JPS62239255A - デ−タ入出力機器選択方式 - Google Patents
デ−タ入出力機器選択方式Info
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- JPS62239255A JPS62239255A JP8315386A JP8315386A JPS62239255A JP S62239255 A JPS62239255 A JP S62239255A JP 8315386 A JP8315386 A JP 8315386A JP 8315386 A JP8315386 A JP 8315386A JP S62239255 A JPS62239255 A JP S62239255A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、中央処理装置に複数のデータ入出力機器を
接続したシステムにおけるデータ入出力機器選択方式に
関するものである。
接続したシステムにおけるデータ入出力機器選択方式に
関するものである。
中央処理装置に複数のデータ入出力機器を接続したシス
テムでは、接続されるデータ入出力機器の種類やその数
に応じて各データ入出力機器のアドレス設定を行う必要
がある。従来そのアドレス設定はシステムを構成する際
にノ＼−ド的に固定していたが、非能率的であるととも
に設定ミスの恐れがある他、システム変更する場合にそ
の都度手作業で設定変更しなければならない欠点があっ
た。
テムでは、接続されるデータ入出力機器の種類やその数
に応じて各データ入出力機器のアドレス設定を行う必要
がある。従来そのアドレス設定はシステムを構成する際
にノ＼−ド的に固定していたが、非能率的であるととも
に設定ミスの恐れがある他、システム変更する場合にそ
の都度手作業で設定変更しなければならない欠点があっ
た。
そこで近年、システムを構成したのちソフトウェアで各
データ入出力機器のアドレスを設定する方法が謀られる
ようになってきている。この方法の場合、システムに接
続されるデータ入出力機器の種類や数に応じて各データ
入出力機器のアドレス設定を行うことが容易である他、
システムの拡張で接続されるデータ入出力機器の数を増
すなどのシステム変更があってもアドレス設定変更が非
密に容易である。
データ入出力機器のアドレスを設定する方法が謀られる
ようになってきている。この方法の場合、システムに接
続されるデータ入出力機器の種類や数に応じて各データ
入出力機器のアドレス設定を行うことが容易である他、
システムの拡張で接続されるデータ入出力機器の数を増
すなどのシステム変更があってもアドレス設定変更が非
密に容易である。
第２図にそのソフトウェアで各データ入出力機器のアド
レス設定を行うシステムの一例を示す。
レス設定を行うシステムの一例を示す。
このシステムでは、中央処理装置ｉ！（ＣＰＵ）２０に
複数のデータ入出力機器２１８〜２Ｌｎがデータバス２
２．アドレスバス２３．および信号線２４を介して接続
されている。各データ入出力機器２１８〜２１ｎには、
信号線２４にディジーチェイン接続された優先度選択回
路２５８〜２５ｎ。
複数のデータ入出力機器２１８〜２Ｌｎがデータバス２
２．アドレスバス２３．および信号線２４を介して接続
されている。各データ入出力機器２１８〜２１ｎには、
信号線２４にディジーチェイン接続された優先度選択回
路２５８〜２５ｎ。
データバス２２に接続されて中央処理装置２０から出力
されるアドレスデータを記憶するアドレスラスタ２６ａ
〜ｂ されて中央処理装置２０から出力されるアドレスデータ
とアドレスジスタ２６ａ〜２６ｎに記憶されたアドレス
データとを比較する比較回路２７ａ〜２７ｎおよびデー
タバス２２に接続され比較回路２７ａ〜２７ｎの出力に
応じて開くデータ入出力ボート２８ａ〜２８ｎが備えら
れている。
されるアドレスデータを記憶するアドレスラスタ２６ａ
〜ｂ されて中央処理装置２０から出力されるアドレスデータ
とアドレスジスタ２６ａ〜２６ｎに記憶されたアドレス
データとを比較する比較回路２７ａ〜２７ｎおよびデー
タバス２２に接続され比較回路２７ａ〜２７ｎの出力に
応じて開くデータ入出力ボート２８ａ〜２８ｎが備えら
れている。
このシステムでは、まず次のようにして各データ入出力
機器２１８〜２１ｎのアドレス設定を行う。最初、優先
度の１番高いデータ入出力機器２１ａの優先度選択回路
２５ａに中央処理装置２０から選択信号が与えられ、次
に中央処理装置ｔ！２０からデータバス２２にデータ入
出力機器２１ａに設定すべきアドレスデータが出力され
る。優先度選択回路２５ａに選択信号が与えられている
間はアドレスジスタ２６ａにデータが記憶可能となり、
前記アドレスデータがアドレスジスタ２６ａに記憶すれ
る。アドレスジスタ２６ａにアドレスデータが記憶され
ると、優先度選択回路２５ａから次のデータ入出力機器
２１ｂの優先度選択回路２５ｂに選択信号が与えられ、
中央処理装置２０からデータ入出力機器２１ｂに設定す
べきアドレスデータがデータバス２２に出力され、アド
レスデータ２６ｂにアドレスデータが記憶される。この
ようにして各データ入出力機８２１ａ〜２１ｎのアドレ
スジスタ２６ａ〜２６ｎにアドレスデータがそれぞれ記
憶されるとアドレス設定動作が終了する。
機器２１８〜２１ｎのアドレス設定を行う。最初、優先
度の１番高いデータ入出力機器２１ａの優先度選択回路
２５ａに中央処理装置２０から選択信号が与えられ、次
に中央処理装置ｔ！２０からデータバス２２にデータ入
出力機器２１ａに設定すべきアドレスデータが出力され
る。優先度選択回路２５ａに選択信号が与えられている
間はアドレスジスタ２６ａにデータが記憶可能となり、
前記アドレスデータがアドレスジスタ２６ａに記憶すれ
る。アドレスジスタ２６ａにアドレスデータが記憶され
ると、優先度選択回路２５ａから次のデータ入出力機器
２１ｂの優先度選択回路２５ｂに選択信号が与えられ、
中央処理装置２０からデータ入出力機器２１ｂに設定す
べきアドレスデータがデータバス２２に出力され、アド
レスデータ２６ｂにアドレスデータが記憶される。この
ようにして各データ入出力機８２１ａ〜２１ｎのアドレ
スジスタ２６ａ〜２６ｎにアドレスデータがそれぞれ記
憶されるとアドレス設定動作が終了する。
上述のアドレス設定動作が終了して、中央処理装置２０
と各データ入出力機器２１８〜２１１１の間でデータの
授受が行われるときは、中央処理袋Ｗ２０からアドレス
バス２３に選択されるべきデータ入出力機器２１８〜２
１ｎのアドレスデータが出力される。そうすると、各デ
ータ入出力Ｖ＆器２１３〜２１ｎの比較回路２７８〜２
７ｎで各アドレスジスタ２６ａ〜２６ｎに記憶されたア
ドレスデータと前記アドレスデータとが比較され、両者
が一致したデータ入出力機器２１８〜２１ｒｌのデータ
入出力ボート２８ａ〜２８ｎと中央処理袋ｆｆ２０との
間のデータ授受が可能になる。
と各データ入出力機器２１８〜２１１１の間でデータの
授受が行われるときは、中央処理袋Ｗ２０からアドレス
バス２３に選択されるべきデータ入出力機器２１８〜２
１ｎのアドレスデータが出力される。そうすると、各デ
ータ入出力Ｖ＆器２１３〜２１ｎの比較回路２７８〜２
７ｎで各アドレスジスタ２６ａ〜２６ｎに記憶されたア
ドレスデータと前記アドレスデータとが比較され、両者
が一致したデータ入出力機器２１８〜２１ｒｌのデータ
入出力ボート２８ａ〜２８ｎと中央処理袋ｆｆ２０との
間のデータ授受が可能になる。
第２図に示した上述のようなシステムでは、アドレスバ
ス２３のビット数によってシステムで設定可能なアドレ
スの数が制限される。したがって、たとえばデータ入出
力機器２１２〜２１ｎに割りあてられたアドレスの数取
上のデータ入出力機器２１８〜２１ｎをシステムに組み
込むことができないため、必要とするデータ人出力ＭＳ
ｔｒ＃２１ ａ〜２１、 ｎの増設ができない場合があ
る。
ス２３のビット数によってシステムで設定可能なアドレ
スの数が制限される。したがって、たとえばデータ入出
力機器２１２〜２１ｎに割りあてられたアドレスの数取
上のデータ入出力機器２１８〜２１ｎをシステムに組み
込むことができないため、必要とするデータ人出力ＭＳ
ｔｒ＃２１ ａ〜２１、 ｎの増設ができない場合があ
る。
この発明の目的は、アドレスをアドレスバスのビット数
より多いビット数で設定することができるデータ入出力
機器選択方式を提供することである。
より多いビット数で設定することができるデータ入出力
機器選択方式を提供することである。
この発明のデータ入出力機器選択方式は、中央処理装置
に複数のデータ入出力機器をデータバスおよびアドレス
バスを介して接続したシステムで、前記中央処理装置が
前記各データ入出力機器に前もってアドレスを設定し、
前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき前記中央処理装置が前記アドレス
を指定して前記複数のデータ入出力機器のうち１つを選
択するデータ入出力機器選択方式において、予め定めた
優先度に従って前記複数のデータ入出力機器のうち１つ
を選択し、前記中央処理装置から出力される前記アドレ
スバスのビット数に等しい第１所定ビット数の第１のア
ドレスデータを前記複数のデータ入出力機器のうち１つ
に記憶する第１アドレス設定動作と、この第１アドレス
設定動作が終了した後前記中央処理装置から出力される
前記データバスのビット数以下の第２所定ビット数の＠
２のアドレスデータを前記ｒｉ数のデータ入出力機器の
うち１つに記憶する第２アドレス設定動作とによって前
記各データ入出力機器のアドレスを前記第１所定ビット
数に前記第２所定ビット′数を加算したビット数で設定
し、前記中央処理装置と前記各データ入出力機器との間
でデータの授受を行うとき、前記中央処理装置が選択す
る前記データ入出力機器の前記第１のアドレスデータを
前記アドレスバスに出力するとともに、前記データ入出
力機器の前記第２のアドレスデータを前記データバスに
出力し、前記アドレスバスに出力された第１のアドレス
データと前記各データ入出力機器に記憶された第１のア
ドレスデータとが一致し、かつ前記データバスに出力さ
れた′Ｎ４２のアドレスデータと前記各データ入出力機
器に記憶された第２のアドレスデータとが一致すること
によって、前記複数のデータ入出力機器のうち１つを選
択することを特徴とするものである。
に複数のデータ入出力機器をデータバスおよびアドレス
バスを介して接続したシステムで、前記中央処理装置が
前記各データ入出力機器に前もってアドレスを設定し、
前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき前記中央処理装置が前記アドレス
を指定して前記複数のデータ入出力機器のうち１つを選
択するデータ入出力機器選択方式において、予め定めた
優先度に従って前記複数のデータ入出力機器のうち１つ
を選択し、前記中央処理装置から出力される前記アドレ
スバスのビット数に等しい第１所定ビット数の第１のア
ドレスデータを前記複数のデータ入出力機器のうち１つ
に記憶する第１アドレス設定動作と、この第１アドレス
設定動作が終了した後前記中央処理装置から出力される
前記データバスのビット数以下の第２所定ビット数の＠
２のアドレスデータを前記ｒｉ数のデータ入出力機器の
うち１つに記憶する第２アドレス設定動作とによって前
記各データ入出力機器のアドレスを前記第１所定ビット
数に前記第２所定ビット′数を加算したビット数で設定
し、前記中央処理装置と前記各データ入出力機器との間
でデータの授受を行うとき、前記中央処理装置が選択す
る前記データ入出力機器の前記第１のアドレスデータを
前記アドレスバスに出力するとともに、前記データ入出
力機器の前記第２のアドレスデータを前記データバスに
出力し、前記アドレスバスに出力された第１のアドレス
データと前記各データ入出力機器に記憶された第１のア
ドレスデータとが一致し、かつ前記データバスに出力さ
れた′Ｎ４２のアドレスデータと前記各データ入出力機
器に記憶された第２のアドレスデータとが一致すること
によって、前記複数のデータ入出力機器のうち１つを選
択することを特徴とするものである。
この発明によれば、予め定めた優先度に従って各データ
入出力機器に第１のアドレス設定動作によってアドレス
バスのビット数に等しい第１所定ビット数の第１のアド
レスデータを記憶するとともに、第２アドレス設定動作
によってデータバスのビット数以下の第２所定ビット数
の第２のアドレスデータを記憶しておくことによって各
データ入出力機器のアドレスを第１所定ビット数に第２
所定ビット数を加算したビット数で設定し、中央処理装
置と各データ入出力機器との間でデータの授受を行うと
き、中央処理装置からアドレスバスに出力された第１の
アドレスデータと前記第１のアドレスデータとが一致し
、かつ中央処理装置からデータバスに出力された第２の
アドレスデータと前記第２のアドレスデータとが一致す
ることによって複数のデータ入出力機器のうち１つを選
択するようにしたので、アドレスをアドレスバスのビッ
ト数より多いビット数で設定することができ〔実施例〕 第１図は、この発明を実施することができる一例のシス
テム構成を示すブロック図である。このシステムでは、
中央処理装置（ＣＰＵ）１にデータバス２．アドレスバ
ス３および信号線４を介して複数のデータ入出力機器４
ａ〜４ｎが接続されている。
入出力機器に第１のアドレス設定動作によってアドレス
バスのビット数に等しい第１所定ビット数の第１のアド
レスデータを記憶するとともに、第２アドレス設定動作
によってデータバスのビット数以下の第２所定ビット数
の第２のアドレスデータを記憶しておくことによって各
データ入出力機器のアドレスを第１所定ビット数に第２
所定ビット数を加算したビット数で設定し、中央処理装
置と各データ入出力機器との間でデータの授受を行うと
き、中央処理装置からアドレスバスに出力された第１の
アドレスデータと前記第１のアドレスデータとが一致し
、かつ中央処理装置からデータバスに出力された第２の
アドレスデータと前記第２のアドレスデータとが一致す
ることによって複数のデータ入出力機器のうち１つを選
択するようにしたので、アドレスをアドレスバスのビッ
ト数より多いビット数で設定することができ〔実施例〕 第１図は、この発明を実施することができる一例のシス
テム構成を示すブロック図である。このシステムでは、
中央処理装置（ＣＰＵ）１にデータバス２．アドレスバ
ス３および信号線４を介して複数のデータ入出力機器４
ａ〜４ｎが接続されている。
各データ入出力機器４ａ〜４ｎには、信号線４にディジ
ーチェーン接続された第１および第２の優先度選択回路
５ａ〜５ｎ、６ａ〜６ｎ、中央処理袋５！’１からデー
タバス２に出力されるアドレスバスのビット数に等しい
第１所定ビット数の第１のアドレスデータを記憶する第
１のアドレスジスタフａ〜７ｎ、中央処理装置ｌからデ
ータバス２に出力されるデータバスのビット数以下の第
２所定ビット数の第２のアドレスデータを記憶する第２
のアドレスラスタ８ａ〜ｂ ジスタフａ〜７ｎに記憶された第１のアドレスデータと
中央処理装置ｌからアドレスバス３に出力される第１の
アドレスデータとを比較する第１の比較回路９ａ〜９ｎ
、第２のアドレスジスタ８ａ〜８ｎに記憶された第２の
アドレスデータと中央処理装置１からデータバス２に出
力される第２のアドレスデータとを比較する第２の比較
回路１０８〜１０ｎ１第１および第２の比較回路９３〜
９ｎ。
ーチェーン接続された第１および第２の優先度選択回路
５ａ〜５ｎ、６ａ〜６ｎ、中央処理袋５！’１からデー
タバス２に出力されるアドレスバスのビット数に等しい
第１所定ビット数の第１のアドレスデータを記憶する第
１のアドレスジスタフａ〜７ｎ、中央処理装置ｌからデ
ータバス２に出力されるデータバスのビット数以下の第
２所定ビット数の第２のアドレスデータを記憶する第２
のアドレスラスタ８ａ〜ｂ ジスタフａ〜７ｎに記憶された第１のアドレスデータと
中央処理装置ｌからアドレスバス３に出力される第１の
アドレスデータとを比較する第１の比較回路９ａ〜９ｎ
、第２のアドレスジスタ８ａ〜８ｎに記憶された第２の
アドレスデータと中央処理装置１からデータバス２に出
力される第２のアドレスデータとを比較する第２の比較
回路１０８〜１０ｎ１第１および第２の比較回路９３〜
９ｎ。
１０ａ−１ｏｎから出力されるデータ一致信号の論理積
をとるアンドゲートｌｌａ〜ｌｌｎおよびアンドゲート
１ｌａ−１１ｎの論理積が「１」のとき中央処理装置１
とデータバス２を介してデータの授受を行うデータ入出
力ポート１２ａ〜１２ｎが備えられている。
をとるアンドゲートｌｌａ〜ｌｌｎおよびアンドゲート
１ｌａ−１１ｎの論理積が「１」のとき中央処理装置１
とデータバス２を介してデータの授受を行うデータ入出
力ポート１２ａ〜１２ｎが備えられている。
このシステムでは、次に説明する第１アドレス設定動作
と第２アドレス設定動作によって、各データ入出力機器
４ａ〜４ｎのアドレス設定が行われる。
と第２アドレス設定動作によって、各データ入出力機器
４ａ〜４ｎのアドレス設定が行われる。
（第１アドレス設定動作）
まず、中央処理装置１から第１優先度のデータ入出力機
器４ａの第１の優先度選択回路５ａに信号線４を介して
選択信号が与えられる。そうすると第１のアドレスジス
タフａがアドレスデータを記憶することが可能になり、
次に中央処理装置ｉ！１からデータバス２に出力される
第１のアドレスデータがアドレスバスのビット数に等し
い第１所定ビット数の第１のアドレスジスタフａに記憶
される。
器４ａの第１の優先度選択回路５ａに信号線４を介して
選択信号が与えられる。そうすると第１のアドレスジス
タフａがアドレスデータを記憶することが可能になり、
次に中央処理装置ｉ！１からデータバス２に出力される
第１のアドレスデータがアドレスバスのビット数に等し
い第１所定ビット数の第１のアドレスジスタフａに記憶
される。
く第２アドレス設定動作）
第１アドレス設定動作が終了すると、第１の優先度選択
回路５ａから第２の優先度選択回路６ａに信号線４を介
して選択信号が与えられる。そうすると今度は第２のア
ドレスジスタ８ａがアドレスデータを記憶することが可
能になり、次に中央処理装置ｌからデータバスに出力さ
れるアドレスバスのビット数を超える第２所定ビット数
の第２アドレスデータが第２のアドレスジスタ８ａに記
憶される。
回路５ａから第２の優先度選択回路６ａに信号線４を介
して選択信号が与えられる。そうすると今度は第２のア
ドレスジスタ８ａがアドレスデータを記憶することが可
能になり、次に中央処理装置ｌからデータバスに出力さ
れるアドレスバスのビット数を超える第２所定ビット数
の第２アドレスデータが第２のアドレスジスタ８ａに記
憶される。
このように第１優先度のデータ入出力機器４ａのアドレ
ス設定が終了すると第２の優先度選択回路６ａから第２
優先度のデータ入出力機器４ｂの第１の優先度選択回路
に選択信号が与えられ、データ入出力機器４ｂと中央処
理装置１との間で前述したような（第１アドレス設定動
作）が行われ、続いて（第２アドレス設定動作）が行わ
れる。このようにして予め定められた優先度に従い、順
次与データ入出力機器４ａ〜４ｎのアドレスが第１所定
ビット数に第２所定ビット数を付加したとノド数で設定
される。
ス設定が終了すると第２の優先度選択回路６ａから第２
優先度のデータ入出力機器４ｂの第１の優先度選択回路
に選択信号が与えられ、データ入出力機器４ｂと中央処
理装置１との間で前述したような（第１アドレス設定動
作）が行われ、続いて（第２アドレス設定動作）が行わ
れる。このようにして予め定められた優先度に従い、順
次与データ入出力機器４ａ〜４ｎのアドレスが第１所定
ビット数に第２所定ビット数を付加したとノド数で設定
される。
上述のように各データ・入出力機ａ４ａ〜４ｎのアドレ
ス設定が終了すると、次のような動作によって中央処理
装置ｌと各データ入出力ｔｌ＆ａ４ａ〜４ｎの間でデー
タ授受が可能となる。
ス設定が終了すると、次のような動作によって中央処理
装置ｌと各データ入出力ｔｌ＆ａ４ａ〜４ｎの間でデー
タ授受が可能となる。
中央処理装置ｌｔ１と各データ入出力機器４８〜４ｎの
間でデータ授受が行われるときは、まず中央処理装置１
からデータ授受を行うべきデータ入出力機器４ａ〜４ｎ
の第１アドレスデータがアドレスバス３に出力される。
間でデータ授受が行われるときは、まず中央処理装置１
からデータ授受を行うべきデータ入出力機器４ａ〜４ｎ
の第１アドレスデータがアドレスバス３に出力される。
そうすると各データ入出力機器４ａ〜４ｎの第１の比較
回路９ａ〜９ｎでアドレスバス３に出力された第１アド
レスデータと第１のアドレスジスタフａ〜７ｎに記憶さ
れた第１アドレスデータとが比較され、両者が一致する
と第１の比較回路９ａ〜９ｎからアントゲ−Ｈ１ａ〜ｌ
ｉｎの一方入力端にデータ一致信号が与えられる。この
動作が終了すると今度は、中央処理装置１からデータバ
ス２に第２アドレスデータが出力される。そうすると今
度は、第２の比較回路１０８〜Ｉｏｎでデータバス２に
出力された第２アドレスデータと第２のアドレスジスタ
８ａに記憶された第２アドレスデータとが比較され、両
者が一致すると第２の比較回路ＬＯａ＝１Ｏｎがアンド
ゲートｌｌａ〜ｌｌｎの他方入力端にデータ一致信号が
出力される。
回路９ａ〜９ｎでアドレスバス３に出力された第１アド
レスデータと第１のアドレスジスタフａ〜７ｎに記憶さ
れた第１アドレスデータとが比較され、両者が一致する
と第１の比較回路９ａ〜９ｎからアントゲ−Ｈ１ａ〜ｌ
ｉｎの一方入力端にデータ一致信号が与えられる。この
動作が終了すると今度は、中央処理装置１からデータバ
ス２に第２アドレスデータが出力される。そうすると今
度は、第２の比較回路１０８〜Ｉｏｎでデータバス２に
出力された第２アドレスデータと第２のアドレスジスタ
８ａに記憶された第２アドレスデータとが比較され、両
者が一致すると第２の比較回路ＬＯａ＝１Ｏｎがアンド
ゲートｌｌａ〜ｌｌｎの他方入力端にデータ一致信号が
出力される。
上述の動作によって、中央処理装置とデータ授受が行わ
れるべきデータ入出力機器４ａ〜４ｎでは、アンドゲー
トｌｌａ〜ｌｌｎの両入力端にデータ一致信号が与えら
れ、アンドゲートｌｌａ〜ＩＬｎ出力が「１」になるた
め、データ入出力ポ−ト１２ａ〜１２ｎが中央処理装置
１とデータバス２を介してデータ授受を行うことが可能
になる。
れるべきデータ入出力機器４ａ〜４ｎでは、アンドゲー
トｌｌａ〜ｌｌｎの両入力端にデータ一致信号が与えら
れ、アンドゲートｌｌａ〜ＩＬｎ出力が「１」になるた
め、データ入出力ポ−ト１２ａ〜１２ｎが中央処理装置
１とデータバス２を介してデータ授受を行うことが可能
になる。
上述のようにこのシステムでは、アドレスバス３に出力
されるアドレスバスのビット数に等しい第１所定ビット
数の第１のアドレスデータとデータバス２に出力される
データバスのビット数以下の第２所定ビット数の第２の
アドレスデータとで各データ入出力機器４３〜４ｎのア
ドレスが設定され、そのアドレスによってデータ入出力
機器の選択が行われるので、アドレスの数がアドレスバ
ス２のビット数によって制限されなくなる。すなわち、
データバス２に出力される第２のアドレスデータの第２
所定ビット数分だけ従来例よりアドレスの数を増加する
ことができる。
されるアドレスバスのビット数に等しい第１所定ビット
数の第１のアドレスデータとデータバス２に出力される
データバスのビット数以下の第２所定ビット数の第２の
アドレスデータとで各データ入出力機器４３〜４ｎのア
ドレスが設定され、そのアドレスによってデータ入出力
機器の選択が行われるので、アドレスの数がアドレスバ
ス２のビット数によって制限されなくなる。すなわち、
データバス２に出力される第２のアドレスデータの第２
所定ビット数分だけ従来例よりアドレスの数を増加する
ことができる。
またこのシステムでは、たとえば第２のアドレスデータ
を８ピツト構成とし、その下位５ビットをマスクしてお
き、第２の比較回路１０ａ −１ｏｎにおいて上位３ビ
ットのみで第２のアドレスデータの比較を行うようにす
れば、各データ入出力機器４ａ〜４ｎのデータ入出力ボ
ート数が複数である場合において、その下位５ビットを
データ入出力ボート１２ａ〜１２ｎの各ボートのアドレ
スに割り当てることも可能である。
を８ピツト構成とし、その下位５ビットをマスクしてお
き、第２の比較回路１０ａ −１ｏｎにおいて上位３ビ
ットのみで第２のアドレスデータの比較を行うようにす
れば、各データ入出力機器４ａ〜４ｎのデータ入出力ボ
ート数が複数である場合において、その下位５ビットを
データ入出力ボート１２ａ〜１２ｎの各ボートのアドレ
スに割り当てることも可能である。
この発明のデータ入出力機器選択方式によれば、予め定
めた優先度に従って各データ入出力機器に第ｔのアドレ
ス設定動作によってアドレスバスのビット数に等しい第
１所定ビット数の第１のアドレスデータを記憶するとと
もに、第２アドレス設定動作によってデータバスのビッ
ト数以下の第２所定ビット数の第２のアドレスデータを
記憶しておくことによって各データ入出力機器のアドレ
スを第１所定ビット数に第２所定ビット数を加算したビ
ット数で設定し、中央処理設置と各データ入出力機器と
の間でデータの授受を行うとき、中央処理装置からアド
レスバスに出力された第１のアドレスデータと前記第１
のアドレスデータとが一致し、かつ中央処理装置からデ
ータバスに出力された第２のアドレスデータと前記第２
のアドレスデータとが一致することによって複数のデー
タ入出力機器のうち１つを選択するようにしたので、ア
ドレスをアドレスバスのビット数より多いビット数で設
定することができる。
めた優先度に従って各データ入出力機器に第ｔのアドレ
ス設定動作によってアドレスバスのビット数に等しい第
１所定ビット数の第１のアドレスデータを記憶するとと
もに、第２アドレス設定動作によってデータバスのビッ
ト数以下の第２所定ビット数の第２のアドレスデータを
記憶しておくことによって各データ入出力機器のアドレ
スを第１所定ビット数に第２所定ビット数を加算したビ
ット数で設定し、中央処理設置と各データ入出力機器と
の間でデータの授受を行うとき、中央処理装置からアド
レスバスに出力された第１のアドレスデータと前記第１
のアドレスデータとが一致し、かつ中央処理装置からデ
ータバスに出力された第２のアドレスデータと前記第２
のアドレスデータとが一致することによって複数のデー
タ入出力機器のうち１つを選択するようにしたので、ア
ドレスをアドレスバスのビット数より多いビット数で設
定することができる。
第１図はこの発明を実施することができる一例のシステ
ム構成を示すブロック図、第２ｖ！Ｊは従来例を説明す
るためのブロック図である。
ム構成を示すブロック図、第２ｖ！Ｊは従来例を説明す
るためのブロック図である。
Claims (1)
- 【特許請求の範囲】 中央処理装置に複数のデータ入出力機器をデータバスお
よびアドレスバスを介して接続したシステムで、前記中
央処理装置が前記各データ入出力機器に前もってアドレ
スを設定し、前記中央処理装置と前記各データ入出力機
器との間でデータの授受を行うとき前記中央処理装置が
前記アドレスを指定して前記複数のデータ入出力機器の
うち１つを選択するデータ入出力機器選択方式において
、予め定めた優先度に従って前記複数のデータ入出力機
器のうち１つを選択し、前記中央処理装置から出力され
る前記アドレスバスのビット数に等しい第１所定ビット
数の第１のアドレスデータを前記複数のデータ入出力機
器のうち１つに記憶する第１アドレス設定動作と、この
第１アドレス設定動作が終了した後前記中央処理装置か
ら出力される前記データバスのビット数以下の第２所定
ビット数の第２のアドレスデータを前記複数のデータ入
出力機器のうち１つに記憶する第２アドレス設定動作と
によって前記各データ入出力機器のアドレスを前記第１
所定ビット数に前記第２所定ビット数を加算したビット
数で設定し、 前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき、前記中央処理装置が選択する前
記データ入出力機器の前記第１のアドレスデータを前記
アドレスバスに出力するとともに、前記データ入出力機
器の前記第２のアドレスデータを前記データバスに出力
し、前記アドレスバスに出力された第１のアドレスデー
タと前記各データ入出力機器に記憶された第１のアドレ
スデータとが一致し、かつ前記データバスに出力された
第２のアドレスデータと前記各データ入出力機器に記憶
された第２のアドレスデータとが一致することによって
、前記複数のデータ入出力機器のうち１つを選択するこ
とを特徴とするデータ入出力機器選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315386A JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315386A JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239255A true JPS62239255A (ja) | 1987-10-20 |
| JPH0734192B2 JPH0734192B2 (ja) | 1995-04-12 |
Family
ID=13794289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315386A Expired - Fee Related JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734192B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295627C (zh) * | 2002-01-29 | 2007-01-17 | 中兴通讯股份有限公司 | 一种基于并行总线的模块地址单元 |
-
1986
- 1986-04-10 JP JP8315386A patent/JPH0734192B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295627C (zh) * | 2002-01-29 | 2007-01-17 | 中兴通讯股份有限公司 | 一种基于并行总线的模块地址单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734192B2 (ja) | 1995-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |