JPS61201528A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS61201528A JPS61201528A JP60041808A JP4180885A JPS61201528A JP S61201528 A JPS61201528 A JP S61201528A JP 60041808 A JP60041808 A JP 60041808A JP 4180885 A JP4180885 A JP 4180885A JP S61201528 A JPS61201528 A JP S61201528A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に関する。
従来２この種の通信制御装置は、同期符号フィールドと
送ｐ先局を示す宛先アドレス（以下ＤＡと略す）フィー
ルドおよび送シ出し局を示す発信元アドレス（以下ＳＡ
と略す）フィールドと制御情報を含むデータフィール、
ドとフレームチェックシーケンス（ＦＣＫ ； Ｆｒａ
ｍｅ Ｃｈｅｃｋ ５ｅｑｕｅｎｃｅ ）フィールドか
ら構成される第４図に示すようなフレームの授受を制御
している。伝送路に接続された各局の各通信制御装置は
ネットワーク内で少なくとも１つの個有のアドレスが付
与されておシ２通信制御装置がフレームを伝送路から受
信する場合。
送ｐ先局を示す宛先アドレス（以下ＤＡと略す）フィー
ルドおよび送シ出し局を示す発信元アドレス（以下ＳＡ
と略す）フィールドと制御情報を含むデータフィール、
ドとフレームチェックシーケンス（ＦＣＫ ； Ｆｒａ
ｍｅ Ｃｈｅｃｋ ５ｅｑｕｅｎｃｅ ）フィールドか
ら構成される第４図に示すようなフレームの授受を制御
している。伝送路に接続された各局の各通信制御装置は
ネットワーク内で少なくとも１つの個有のアドレスが付
与されておシ２通信制御装置がフレームを伝送路から受
信する場合。
同期符号によるビットおよびキャラクタ単位の同期化完
了後、受信フレーム中ＯＤＡと自局のアドレスとを比較
し、一致しないときは他局宛のフレームと判断して受信
フレームを廃棄する。一致したときにはこの受信フレー
ムを自局内の主記憶装置（以下、メインメモリと称す）
に転送する。この様子を示す第５図において２通信制御
装置３は。
了後、受信フレーム中ＯＤＡと自局のアドレスとを比較
し、一致しないときは他局宛のフレームと判断して受信
フレームを廃棄する。一致したときにはこの受信フレー
ムを自局内の主記憶装置（以下、メインメモリと称す）
に転送する。この様子を示す第５図において２通信制御
装置３は。
自局アドレスによるＤＡフィルタ３０を通過した伝送路
１からの受信フレームをパス４を介してメインメモリ５
内の共通ラインバッファ領域５０に転送して中央処理装
置（以下、 ＣＰＵと称す）６のソフトウェアに受信完
了を通知する。ソフトウェアは、ラインバッファ領域５
０内の受信フレームのＳＡを識別して、そのＳＡを持つ
局内の機器個有のアプリケーションソフトウェアに対応
してメインメモリ５内に設けた個別バッファ領域５１内
めφにする方式が従来広く採用されている。
１からの受信フレームをパス４を介してメインメモリ５
内の共通ラインバッファ領域５０に転送して中央処理装
置（以下、 ＣＰＵと称す）６のソフトウェアに受信完
了を通知する。ソフトウェアは、ラインバッファ領域５
０内の受信フレームのＳＡを識別して、そのＳＡを持つ
局内の機器個有のアプリケーションソフトウェアに対応
してメインメモリ５内に設けた個別バッファ領域５１内
めφにする方式が従来広く採用されている。
しかしながら、このような方式では、受信局のＤＡが１
つであるため、第３図に示されるように。
つであるため、第３図に示されるように。
１台の通信制御装置３を介して伝送路１と複数の端末装
置７−１〜７−ｎが通信をおこなう場合。
置７−１〜７−ｎが通信をおこなう場合。
個々の端末装置を識別するため、送信局はフレームのデ
ータフィールド中に受信局内の端末装置を指定するため
のアドレス情報を埋め込んで送信する必要があった。ま
た、受信局では２通信制御装置３が受信したフレームを
町旦メインメモリ５の共通のラインバッファ領域５０に
移送し、ソフトウェアによシＳＡ及びデータフィールド
中の端末装置の指定アドレスを識別したのち、共通のラ
インバッファ領域５０から端末装置毎に準備された個別
バッファ領域５１０へ受信フレームを移送しなければな
らなかった。
ータフィールド中に受信局内の端末装置を指定するため
のアドレス情報を埋め込んで送信する必要があった。ま
た、受信局では２通信制御装置３が受信したフレームを
町旦メインメモリ５の共通のラインバッファ領域５０に
移送し、ソフトウェアによシＳＡ及びデータフィールド
中の端末装置の指定アドレスを識別したのち、共通のラ
インバッファ領域５０から端末装置毎に準備された個別
バッファ領域５１０へ受信フレームを移送しなければな
らなかった。
そのだめ、ソフトウェアのオーバーヘッドが増大し、性
能が低下するという欠点がある。また。
能が低下するという欠点がある。また。
共通のラインバッファ領域を設けるため、メインメモリ
の容量が増大するという欠点がある。
の容量が増大するという欠点がある。
本発明の目的は共通バッファ領域を設けずにＤＡ及びＳ
Ａに対応したメインメモリ内−の個別バッファ領域に受
信したフレームを直接転送することにより上述の欠点を
除去し、ソフトウェアの負担軽減および性能向上を達成
できる通信制御装置を提供することにある。
Ａに対応したメインメモリ内−の個別バッファ領域に受
信したフレームを直接転送することにより上述の欠点を
除去し、ソフトウェアの負担軽減および性能向上を達成
できる通信制御装置を提供することにある。
本発明の装置は、伝送路にそれぞれ少なくとも１つの個
有のアドレスを持つ複数の局が接続され該伝送路に宛先
アドレスフィールドおよび発信元アドレスフィールドを
含むフレームを伝送させることにより前記複数の局間で
通信を行う通信ネットワーク内クける前記名局内に設け
られた前記伝送路と主記憶装置間のデータ転送を行なう
通信制御装置において、少なくとも１つの第１のアドレ
スを記憶した第１の記憶手段と、前記伝送路から受信し
たフレーム内の前記宛先アドレスフィールドと前記第１
の記憶手段に記憶した前記少なくとも１つの第１のアド
レスとを比較する第１の比較手段と、少なくとも１つの
第２のアドレスを記憶した第２の記憶手段と、前記伝送
路から受信したフレーム内の前記発信元アドレスフィー
ルドと前記第２の記憶手段に記憶した前記少なくとも１
つの第２のアドレスとを比較する第２の比較手段と。
有のアドレスを持つ複数の局が接続され該伝送路に宛先
アドレスフィールドおよび発信元アドレスフィールドを
含むフレームを伝送させることにより前記複数の局間で
通信を行う通信ネットワーク内クける前記名局内に設け
られた前記伝送路と主記憶装置間のデータ転送を行なう
通信制御装置において、少なくとも１つの第１のアドレ
スを記憶した第１の記憶手段と、前記伝送路から受信し
たフレーム内の前記宛先アドレスフィールドと前記第１
の記憶手段に記憶した前記少なくとも１つの第１のアド
レスとを比較する第１の比較手段と、少なくとも１つの
第２のアドレスを記憶した第２の記憶手段と、前記伝送
路から受信したフレーム内の前記発信元アドレスフィー
ルドと前記第２の記憶手段に記憶した前記少なくとも１
つの第２のアドレスとを比較する第２の比較手段と。
前記第１及び前記第２の比較手段による比較結果の組合
せに基づいて、前記受信したフレームを廃棄したシ、或
いは前記宛先アドレスフィールドと前記発信元アドレス
フィールドの組合せに応じて第３のアドレスを発生し、
該第３のアドレスに対応した前記主記憶装置の記憶場所
へ前記受信したフレームの一部または全部を記憶させる
転送制御手段どを備えている。
せに基づいて、前記受信したフレームを廃棄したシ、或
いは前記宛先アドレスフィールドと前記発信元アドレス
フィールドの組合せに応じて第３のアドレスを発生し、
該第３のアドレスに対応した前記主記憶装置の記憶場所
へ前記受信したフレームの一部または全部を記憶させる
転送制御手段どを備えている。
以下余白
〔作 用〕
このように構成することによシ、受信したクレームの宛
先アドレスフィールドと発信元アドレスフィールドの組
合せに応じて主記憶装置に設けられた個別バッファ領域
へ受信したフレームを転送できる。
先アドレスフィールドと発信元アドレスフィールドの組
合せに応じて主記憶装置に設けられた個別バッファ領域
へ受信したフレームを転送できる。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると２本発明の一実施例は、送受信器２
００を介して伝送路１００に接続され。
００を介して伝送路１００に接続され。
パス４００を介してメインメモリ５００およびＣＰＵ
６００に接続され、 ＣＰＵ ６００の指令のもとに伝
送路１００から複数ビットからなるフレームを受信して
キャラクタに組み立て、パス４００を介してメインメモ
リ５００にＤＭＡ転送するよう動作し、送受信器２００
から信号線３１１に出力される受信信号Ｓ３１．から各
種の受信タイミング信号５３１２を抽出し信号線３１２
に出力する受信クロック回路３０１と、受信信号Ｓ３１
．を受信キャラクタ５３１３をメインメモリ５００に順
次転送するＤＭＡ転送回路３０３と、受信信号５３１１
からＤＡフィールドおよびＳＡフィールドをそれぞれ抽
出・保持するＤＡレノスタ３０４およびＳＡレノスタ３
０５と２通信制御装置３００に予めセットアツプされる
ＤＡおよびＳＡを保有すると共にＤＡとＳＡの組合せに
もとず（ＤＭＡ制御情報を格納するＤＭＡテーブル３０
６と、ＤＡレゾスタ３０４及びＳＡレジスタ３０５に保
持された受信したフレームのＤＡ及びＳＡとＤＭＡテー
ブル３０６に保有されたＤＡ及びＳＡとを比較するため
の比較回路３０７と、受信タイミング信号Ｓ、１□と比
較回路３０７から信号線３１８を介して出力される比較
信号Ｓ３，８によシ通信制御装量３００の一連の受信動
作および受信フレームのＤＭＡ転送を制御する受信制御
回路３０８とから構成される。
６００に接続され、 ＣＰＵ ６００の指令のもとに伝
送路１００から複数ビットからなるフレームを受信して
キャラクタに組み立て、パス４００を介してメインメモ
リ５００にＤＭＡ転送するよう動作し、送受信器２００
から信号線３１１に出力される受信信号Ｓ３１．から各
種の受信タイミング信号５３１２を抽出し信号線３１２
に出力する受信クロック回路３０１と、受信信号Ｓ３１
．を受信キャラクタ５３１３をメインメモリ５００に順
次転送するＤＭＡ転送回路３０３と、受信信号５３１１
からＤＡフィールドおよびＳＡフィールドをそれぞれ抽
出・保持するＤＡレノスタ３０４およびＳＡレノスタ３
０５と２通信制御装置３００に予めセットアツプされる
ＤＡおよびＳＡを保有すると共にＤＡとＳＡの組合せに
もとず（ＤＭＡ制御情報を格納するＤＭＡテーブル３０
６と、ＤＡレゾスタ３０４及びＳＡレジスタ３０５に保
持された受信したフレームのＤＡ及びＳＡとＤＭＡテー
ブル３０６に保有されたＤＡ及びＳＡとを比較するため
の比較回路３０７と、受信タイミング信号Ｓ、１□と比
較回路３０７から信号線３１８を介して出力される比較
信号Ｓ３，８によシ通信制御装量３００の一連の受信動
作および受信フレームのＤＭＡ転送を制御する受信制御
回路３０８とから構成される。
なお２本実施例では、メインメモリ５００の送信キャラ
クタを順次入力して直列信号に変換し。
クタを順次入力して直列信号に変換し。
送受信器２００を介して伝送路１００に送出するための
送信回路は本発明と直接関係しないので省略しである。
送信回路は本発明と直接関係しないので省略しである。
次に動作の詳細を説明する。伝送路１００上を流れる受
信フレームは送受信器２００を介して直列ビット信号の
形で受信信号５３１１として供給される。受信クロック
回路３０１はフレームの先頭の同期符号によシビット同
期およびキャラクタ同期を行い、また、受信信号５３１
１から受信クロックを抽出し、受信動作に必要なシフト
クロックとキャラクタ組立完了を示すクロックとを含む
受信タイミング信号５３１２を発生する。受信タイミン
グ信号Ｓ３，２によシ受信フレームＯＤＡフィールド及
びＳＡフィールドが各々ＤＡレノスタ３０４及びＳＡレ
ジスタ３０５に設定されると、受信制御回路３０８が起
動され、受信制御回路３０８は信号線３１９より出力す
るスキャン信号Ｓ３１．によシＤＭＡテーブル３０６を
スキャンし、あらかじめＤＭＡテーブル３０６に登録さ
れたＤＡとＳＡの１組をテーブル信号Ｓ３，７として順
次ＤＭＡテーブル３０６から信号線３１７に出力させる
。
信フレームは送受信器２００を介して直列ビット信号の
形で受信信号５３１１として供給される。受信クロック
回路３０１はフレームの先頭の同期符号によシビット同
期およびキャラクタ同期を行い、また、受信信号５３１
１から受信クロックを抽出し、受信動作に必要なシフト
クロックとキャラクタ組立完了を示すクロックとを含む
受信タイミング信号５３１２を発生する。受信タイミン
グ信号Ｓ３，２によシ受信フレームＯＤＡフィールド及
びＳＡフィールドが各々ＤＡレノスタ３０４及びＳＡレ
ジスタ３０５に設定されると、受信制御回路３０８が起
動され、受信制御回路３０８は信号線３１９より出力す
るスキャン信号Ｓ３１．によシＤＭＡテーブル３０６を
スキャンし、あらかじめＤＭＡテーブル３０６に登録さ
れたＤＡとＳＡの１組をテーブル信号Ｓ３，７として順
次ＤＭＡテーブル３０６から信号線３１７に出力させる
。
ＤＭＡテーブル３０６の構成を第２図に示す。第２図に
おいて、 ＤＭＡテーブル３０６には当該局中の複数端
末装置を示す複数のＤＡ値Ｄ Ａ （１）〜Ｂ Ａ （
ｎ）と、データリンクの相手局すなわち発信局を示す複
数のＳＡ値Ｓ’Ａ （１） 〜Ｓ Ａ（ｎ）と、これら
各ＤＡ値と各ＳＡ値の組合せによって規定されるメイン
メモリ５００内のバッファ領域５０１への転送開始アド
レスを示すＤＭＡアドレスとが１組になって格納されて
いる。なお、 ＤＭＡ転送が不要の場合にはイネーブル
フラグを“０″′にしておくことによりＤＭＡ転送動作
を禁止するようにすることもできる。
おいて、 ＤＭＡテーブル３０６には当該局中の複数端
末装置を示す複数のＤＡ値Ｄ Ａ （１）〜Ｂ Ａ （
ｎ）と、データリンクの相手局すなわち発信局を示す複
数のＳＡ値Ｓ’Ａ （１） 〜Ｓ Ａ（ｎ）と、これら
各ＤＡ値と各ＳＡ値の組合せによって規定されるメイン
メモリ５００内のバッファ領域５０１への転送開始アド
レスを示すＤＭＡアドレスとが１組になって格納されて
いる。なお、 ＤＭＡ転送が不要の場合にはイネーブル
フラグを“０″′にしておくことによりＤＭＡ転送動作
を禁止するようにすることもできる。
比較回路３０７は受信制御回路３０８から信号線３１９
に出力されるスキャン信号Ｓ３１．に同期して、ＤＡレ
ジスタ３０４及びＳＡレノスタ３０５から信号線３１５
及び３１６に出力される受信したフレームのＤＡ信号Ｓ
及びＳＡ信号Ｓ、１６とＤＭＡテーブル３０６から信
号線３１７に出力されるテーブル信号Ｓ を比較し、比
較結果を比較信号５３１８として信号線３１８に出力し
て受信制御回路３０８へ通知する。もし、 ＤＭＡテー
ブル３０６の全スキャンが終了した時、ＤＡ及びＳＡが
一致しないときには受信制御回路３０８は受信動作を停
止して、この受信したフレームを廃棄する。逆に一致す
れば受信制御回路３０８は受信動作を続行すると同時に
スキャン動作を停止し、一致したＤＭＡテーブル３０６
内のＤＡ値及びＳＡ値に対応するＤＭＡアドレスをＤＭ
Ａテーブル３０６からＤＭＡアドレス信号５３１４とし
て信号線３１４を介してＤＭＡ転送回路３０３へ出力さ
せる。以後、受信制御回路３０８は、受信タイミング信
号５３１２によシ、受信フレームのＳＡフィールド以後
のフィールドを直列並列変換回路３０２で受信キャラク
タ５３１５に組み立てさせ、 ＤＭＡ転送回路３０３は
受信キャラクタ５３１３が確定するたびに、 ＤＭＡア
ドレス信号Ｓ３，４にモトすいてメインメモリ５００の
バッファアドレス値を生成し、このバッファアドレス値
と受信キャラクタＳ とをＤＭＡパス信号”’３２０
として信号群３２０を介してパス４００に出力し、メイ
ンメモリ５００の個別バッファの先頭アドレスに受信キ
ャラクタを書き込み、バッファアドレス値を＋１する。
に出力されるスキャン信号Ｓ３１．に同期して、ＤＡレ
ジスタ３０４及びＳＡレノスタ３０５から信号線３１５
及び３１６に出力される受信したフレームのＤＡ信号Ｓ
及びＳＡ信号Ｓ、１６とＤＭＡテーブル３０６から信
号線３１７に出力されるテーブル信号Ｓ を比較し、比
較結果を比較信号５３１８として信号線３１８に出力し
て受信制御回路３０８へ通知する。もし、 ＤＭＡテー
ブル３０６の全スキャンが終了した時、ＤＡ及びＳＡが
一致しないときには受信制御回路３０８は受信動作を停
止して、この受信したフレームを廃棄する。逆に一致す
れば受信制御回路３０８は受信動作を続行すると同時に
スキャン動作を停止し、一致したＤＭＡテーブル３０６
内のＤＡ値及びＳＡ値に対応するＤＭＡアドレスをＤＭ
Ａテーブル３０６からＤＭＡアドレス信号５３１４とし
て信号線３１４を介してＤＭＡ転送回路３０３へ出力さ
せる。以後、受信制御回路３０８は、受信タイミング信
号５３１２によシ、受信フレームのＳＡフィールド以後
のフィールドを直列並列変換回路３０２で受信キャラク
タ５３１５に組み立てさせ、 ＤＭＡ転送回路３０３は
受信キャラクタ５３１３が確定するたびに、 ＤＭＡア
ドレス信号Ｓ３，４にモトすいてメインメモリ５００の
バッファアドレス値を生成し、このバッファアドレス値
と受信キャラクタＳ とをＤＭＡパス信号”’３２０
として信号群３２０を介してパス４００に出力し、メイ
ンメモリ５００の個別バッファの先頭アドレスに受信キ
ャラクタを書き込み、バッファアドレス値を＋１する。
以下、 ＤＭＡ転送回路３０３は受信キャラクタ５３１
３が確定する毎に上記動作を繰り返して受信キャラクタ
をメインメモリ５００の個別バッファに順次書き込んで
ゆく。受信フレームのフレームチェックシーケンスＦＣ
８が受信されたあと、送受信器２００からの受信信号Ｓ
３４．が消滅するので受信クロック回路３０１はキャリ
ア断によシフレーム受信終了を検知し、受信タイミング
信号５３１２によシ受信制御回路３０＆にフレーム受信
完了を通知する。受信制御回路３０８はＦｅ２によるフ
レームの誤シの有無を検査しく Ｆｅ２による受信フレ
ームのエラーチェック方法は本特許と直接関係しないの
で説明は省略する）、誤りが無ければ受信動作を終了し
て受信クロック回路３０１を次のフレーム受信に備えて
初期化し、また、最終キャラクタ（Ｆｅ２ ）がメイン
メモリ５００へ転送されたのちＤＭＡ転送回路３０３を
停止させて中央処理装置６００へ受信完了（バッファ移
送完了）割込を発生する。なお１本実施例では受信フレ
ームのＤＡフィールドの先頭からＦＣＳフィールドまで
がメインメモリ５００に転送されるようにしたが、受信
制御回路３０８によシＤＡフィールド、ＳＡフィールド
及ヒＦＣＳフィールドを除いたデータフィールドのみを
メインメモリに転送することも可能である。ま入するこ
とにより、受信制御回路のスキャン動作によるＤＡ及び
ＳＡの比較時間による影響を受けないようにすることも
可能である。
３が確定する毎に上記動作を繰り返して受信キャラクタ
をメインメモリ５００の個別バッファに順次書き込んで
ゆく。受信フレームのフレームチェックシーケンスＦＣ
８が受信されたあと、送受信器２００からの受信信号Ｓ
３４．が消滅するので受信クロック回路３０１はキャリ
ア断によシフレーム受信終了を検知し、受信タイミング
信号５３１２によシ受信制御回路３０＆にフレーム受信
完了を通知する。受信制御回路３０８はＦｅ２によるフ
レームの誤シの有無を検査しく Ｆｅ２による受信フレ
ームのエラーチェック方法は本特許と直接関係しないの
で説明は省略する）、誤りが無ければ受信動作を終了し
て受信クロック回路３０１を次のフレーム受信に備えて
初期化し、また、最終キャラクタ（Ｆｅ２ ）がメイン
メモリ５００へ転送されたのちＤＭＡ転送回路３０３を
停止させて中央処理装置６００へ受信完了（バッファ移
送完了）割込を発生する。なお１本実施例では受信フレ
ームのＤＡフィールドの先頭からＦＣＳフィールドまで
がメインメモリ５００に転送されるようにしたが、受信
制御回路３０８によシＤＡフィールド、ＳＡフィールド
及ヒＦＣＳフィールドを除いたデータフィールドのみを
メインメモリに転送することも可能である。ま入するこ
とにより、受信制御回路のスキャン動作によるＤＡ及び
ＳＡの比較時間による影響を受けないようにすることも
可能である。
以上説明したように２本発明には１通信制御装置内にＤ
Ａ及びＳＡの組合せにもとず（ＤＭＡテーブルを保有し
てＤＡとＳＡの組合せによるデータリンクに対応したメ
インメモリの個別バッファへ直接受信フレームをＤＭＡ
転送できるように構成しているので、ソフトウェアによ
るＤＡとＳＡの管理及びバッファ管理のオーバーヘッド
を低減し。
Ａ及びＳＡの組合せにもとず（ＤＭＡテーブルを保有し
てＤＡとＳＡの組合せによるデータリンクに対応したメ
インメモリの個別バッファへ直接受信フレームをＤＭＡ
転送できるように構成しているので、ソフトウェアによ
るＤＡとＳＡの管理及びバッファ管理のオーバーヘッド
を低減し。
性能の向上および記憶容量の低減を達成できるという効
果がある。
果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図に示したＤＭＡテーブルの内容を示す図
、第３図は複数の端末装置を有する伝送路に接続された
局の構成を示すブロック図、第４図は本発明に用いる゛
フレームの構成を示す図、第５図は従来の通信制御装置
の受信動作を説明するための図である。 Ｉｏｏ・・・伝送路、２００・・・送受信器、３００・
・・通信制御装置、４００・・・バス、５００・・・メ
インメモＩＪ 、 ６００・・・中央処理装置、３０１
・・・受信クロック回路、３０２・・・直列並列変換回
路、３０３・・・ＤＭＡ転送回路、３０４・・・ＤＡレ
ジスタ、３０５・・・ＳＡレジスタ、３０６・・・ＤＭ
Ａテーブル、３０７・・・比較回路、３０８・・・受信
制御回路、３１１・・・受信ピット信号線、３１２・・
・受信タイミング信号線。 ３１３・・・受信キャラクタ信号線群、３１４・・・Ｄ
ＭＡアドレス信号線、３１５・・・受信ＤＡ信号線、３
１６・・・受信ＳＡ信号線、３１７・・・テーブル信号
線。 ３１８・・・比較信号線、３１９・・・スキャン信号線
。 ３２０・−・ＤＭＡパス信号線群。 代理人（７７’Ｑ） ４ｆ哩士；九田憲采チー７′ルイ
ｉ号 ＤＭＡ７ドレスイｔＪＳ（）
（−，１アアドレス詣電） 壓２図 第３図 第４図 第５図
、第３図は複数の端末装置を有する伝送路に接続された
局の構成を示すブロック図、第４図は本発明に用いる゛
フレームの構成を示す図、第５図は従来の通信制御装置
の受信動作を説明するための図である。 Ｉｏｏ・・・伝送路、２００・・・送受信器、３００・
・・通信制御装置、４００・・・バス、５００・・・メ
インメモＩＪ 、 ６００・・・中央処理装置、３０１
・・・受信クロック回路、３０２・・・直列並列変換回
路、３０３・・・ＤＭＡ転送回路、３０４・・・ＤＡレ
ジスタ、３０５・・・ＳＡレジスタ、３０６・・・ＤＭ
Ａテーブル、３０７・・・比較回路、３０８・・・受信
制御回路、３１１・・・受信ピット信号線、３１２・・
・受信タイミング信号線。 ３１３・・・受信キャラクタ信号線群、３１４・・・Ｄ
ＭＡアドレス信号線、３１５・・・受信ＤＡ信号線、３
１６・・・受信ＳＡ信号線、３１７・・・テーブル信号
線。 ３１８・・・比較信号線、３１９・・・スキャン信号線
。 ３２０・−・ＤＭＡパス信号線群。 代理人（７７’Ｑ） ４ｆ哩士；九田憲采チー７′ルイ
ｉ号 ＤＭＡ７ドレスイｔＪＳ（）
（−，１アアドレス詣電） 壓２図 第３図 第４図 第５図
Claims (1)
- １、伝送路にそれぞれ少なくとも１つの個有のアドレス
を持つ複数の局が接続され該伝送路に宛先アドレスフィ
ールドおよび発信元アドレスフィールドを含むフレーム
を伝送させることにより前記複数の局間で通信を行なう
通信ネットワークにおける前記各局内に設けられた前記
伝送路と主記憶装置間のデータ転送を行なう通信制御装
置において、少なくとも１つの第１のアドレスを記憶し
た第１の記憶手段と、前記伝送路から受信したフレーム
内の前記宛先アドレスフィールドと前記第１の記憶手段
に記憶した前記少なくとも１つの第１のアドレスとを比
較する第１の比較手段と、少なくとも１つの第２のアド
レスを記憶した第２の記憶手段と、前記伝送路から受信
したフレーム内の前記発信元アドレスフィールドと前記
第２の記憶手段に記憶した前記少なくとも１つの第２の
アドレスとを比較する第２の比較手段と、前記第１及び
前記第２の比較手段による比較結果の組合せに基づいて
、前記受信したフレームを廃棄したり、或いは前記宛先
アドレスフィールドと前記発信元アドレスフィールドの
組合せに応じて第３のアドレスを発生し、該第３のアド
レスに対応した前記主記憶装置の記憶場所へ前記受信し
たフレームの一部または全部を記憶させる転送制御手段
とを備えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201528A true JPS61201528A (ja) | 1986-09-06 |
| JPH0521378B2 JPH0521378B2 (ja) | 1993-03-24 |
Family
ID=12618618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041808A Granted JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157144A (ja) * | 1987-07-22 | 1989-06-20 | Mitsubishi Electric Corp | Ｆａコントローラにおける従局へのデータ送信方法 |
| JPH03145238A (ja) * | 1989-10-30 | 1991-06-20 | Aichi Denshi Kk | 映像監視システム及びその端末装置 |
-
1985
- 1985-03-05 JP JP60041808A patent/JPS61201528A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157144A (ja) * | 1987-07-22 | 1989-06-20 | Mitsubishi Electric Corp | Ｆａコントローラにおける従局へのデータ送信方法 |
| JPH0683225B2 (ja) * | 1987-07-22 | 1994-10-19 | 三菱電機株式会社 | Ｆａコントローラにおける従局へのデータ送信方法 |
| JPH03145238A (ja) * | 1989-10-30 | 1991-06-20 | Aichi Denshi Kk | 映像監視システム及びその端末装置 |
| JPH0695680B2 (ja) * | 1989-10-30 | 1994-11-24 | 愛知電子株式会社 | 映像監視システム及びその端末装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521378B2 (ja) | 1993-03-24 |
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