JPH09198201A - 半導体ディスク装置およびその書換回数管理方法 - Google Patents

Abstract

(57)【要約】 【課題】書換回数を記録しているブロック自体の消去発
生頻度の低減を図る。 【解決手段】書換回数記述ブロック内に複数の消去ブロ
ックそれぞれの書換回数を記述するための書換回数テー
ブルが作成される。この書換回数テーブルのページ後半
には消去済み且つ未書き込みの追記領域が確保されてお
り、データ書換が発生する度に、その追記領域に、書き
換えられるブロックを示すブロック番号とその書換回数
を示す書換回数データＬＷＣとを含む書換回数情報が追
記方式で書き込まれる。また、書換回数テーブル上に空
き領域が無くなったときは、その時点でブロック消去を
行うのではなく、書換回数テーブルの内容と追記された
書換回数情報とに基づいて新たな書換回数テーブルを作
成し、この作成した書換回数テーブルを次ページの予備
領域に書き込むことによって、書換回数テーブル自体の
更新も追記方式にて行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体ディスク装
置およびその書換回数管理方法に関し、特に複数の消去
ブロックを含むフラッシュＥＥＰＲＯＭを内蔵した半導
体ディスク装置およびその書換回数管理方法に関する。

【０００２】

【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、２次記憶装置
として磁気ディスク装置を用いていた。磁気ディスク装
置は、記録の信頼性が高い、ビット単価が安いなどの利
点がある反面、装置のサイズが大きい、物理的な衝撃に
弱いなどの欠点を持つ。

【０００３】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発性の半導体メモリであるフラッシュＥＥＰＲ
ＯＭを、従来の磁気ディスク装置などと同様にパーソナ
ルコンピュータなどの２次記憶装置として用いるもので
ある。この半導体ディスク装置には、磁気ディスク装置
の磁気ヘッドや回転ディスクのような機械的な可動部分
を含まないため、物理的な衝撃による誤動作や故障が発
生しにくい。また、装置としてのサイズも小さくなる等
の利点がある。

【０００４】ところで、半導体ディスク装置において
は、フラッシュＥＥＰＲＯＭの書き換え回数が大きくな
ると信頼性の低下、消去・書き込み速度の低下などの不
具合が生じるため、各消去ブロックの書換回数を記録し
て管理する必要がある。

【０００５】一般に、書換回数の記録は、データ書換を
行う消去ブロックと同一ブロック内部の冗長領域に対し
て行われる。

【０００６】しかし、使用するフラッシュＥＥＰＲＯＭ
によっては冗長領域を持たないケースもあり、また冗長
領域を持っているにしても、その冗長領域がＥＣＣ等で
全て使用されており、書換回数の記録のためには使用で
きない場合もある。

【０００７】このため、書換回数はデータ書き換えが発
生するブロックと別なブロックに記録することが好まし
い。但し、その場合には、書換回数が記録されるブロッ
クの書換回数を低く押さえる工夫が必要となる。なぜな
ら、書き換え回数情報を特定のブロックに集中して格納
すると、そのブロックの書き換え回数だけが突出して増
大し、これによってフラッシュＥＥＰＲＯＭの寿命が短
くなるからである。

【０００８】ところが、現実には、書換回数が記録され
るブロックの書換回数を低く押さえるための技術は開発
されておらず、書換回数の管理を専用の消去ブロックで
集中して行うことは出来なかった。

【０００９】

【発明が解決しようとする課題】上述のように、従来の
半導体ディスク装置では、書換回数の管理を専用の消去
ブロックで集中して行うと、そのブロックの書き換え回
数だけが突出して増大することによってフラッシュＥＥ
ＰＲＯＭの寿命低下を引き起こすため、書換回数の管理
を専用の消去ブロックで集中して行うことは出来なかっ
た。

【００１０】この発明はこのような点に鑑みてなされた
ものであり、書換回数を記録しているブロック自体の消
去発生頻度をそれ以外の他の一般のブロックと同程度以
下に押さえられるようにし、書換回数の管理を専用の消
去ブロックで集中して行うことが可能な半導体ディスク
装置およびその書換回数管理方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】この発明は、複数の消去
ブロックを含むフラッシュＥＥＰＲＯＭを内蔵し、ホス
ト装置からのディスクアクセス要求に応じて前記フラッ
シュＥＥＰＲＯＭをアクセスする半導体ディスク装置に
おいて、前記複数の消去ブロックそれぞれの書換回数を
記述するための書換回数テーブルを前記複数の消去ブロ
ックの中の所定の消去ブロック上に作成する手段と、前
記各消去ブロックの書き換えが発生される度、その書き
換えられた消去ブロックを示すブロック番号とその書換
回数を示す書換回数データとを含む書換回数情報を、前
記書換回数テーブル上の記憶領域の中で消去済み且つ未
書き込みの空き領域に追記する書換回数情報追記手段と
を具備し、書換回数を記録するための専用の消去ブロッ
クを使用して前記複数の消去ブロックそれぞれの書換回
数を管理できるようにしたことを特徴とする。

【００１２】この半導体ディスク装置においては、書換
回数を記録するための専用の消去ブロック内部に複数の
消去ブロックそれぞれの書換回数を記述するための書換
回数テーブルが作成される。この書換回数テーブルには
消去済み且つ未書き込みの空き領域が確保されており、
データ書換が発生する度に、その空き領域に、書き換え
られた消去ブロックを示すブロック番号とその書換回数
を示す書換回数データとを含む書換回数情報が追記方式
で書き込まれる。従って、書換回数テーブルに空き領域
が無くなるまでは、書換回数を記録するための専用の消
去ブロックに対する消去動作は発生しない。よって、書
換回数を記録しているブロック自体の消去発生頻度を低
く押さえられるようになり、書換回数の管理を専用の消
去ブロックで集中して効率良く行うことが可能となる。

【００１３】また、書換回数テーブル上に空き領域が無
くなったときは、その時点で専用ブロックの消去を行う
のではなく、書換回数テーブルの内容と追記された書換
回数情報とに基づいて新たな書換回数テーブルを作成
し、この作成した書換回数テーブルを、専用ブロック上
の記憶領域の中で消去済み且つ未書き込みの空き領域に
追記することが好ましい。このように、書換回数情報だ
けでなく、書換回数テーブル自体の更新も追記方式にて
行うことにより、さらに専用ブロックの消去発生頻度を
低く押さえることが可能となる。

【００１４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。

【００１５】図１には、この発明の一実施形態に係わる
半導体ディスク装置の構成が示されている。この半導体
ディスク装置１０は、ハードディスク装置の代替として
パーソナルコンピュータなどのホストシステムに接続さ
れて使用されるものであり、ホストシステムからのディ
スクアクセス要求をフラッシュＥＥＰＲＯＭに対するア
クセス要求にエミュレートして、半導体ディスク装置１
０内蔵のフラッシュＥＥＰＲＯＭをアクセスする。この
半導体ディスク装置１０には、最大１６個のフラッシュ
ＥＥＰＲＯＭチップを搭載することが可能である。これ
らフラッシュＥＥＰＲＯＭは、それぞれＩＣソケットを
介して半導体ディスク装置１０の回路基盤に着脱自在に
実装される。

【００１６】図１においては、１６個のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭ１１−１〜１１−１６が搭載されて
いる状態が示されている。半導体ディスク装置１０に
は、さらに、コントローラ１２、およびＲＡＭ１３が設
けられている。

【００１７】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６は、この半導体ディスク装置１０の記録媒体として
使用されるものであり、ハードディスク装置の磁気記録
媒体に相当する。これらフラッシュＥＥＰＲＯＭ１１−
１〜１１−１６はＮＡＮＤメモリバス１４を介してコン
トローラ１２に接続されている。ＮＡＮＤメモリバス１
４には、８ビット幅のデータバス、および各フラッシュ
ＥＥＰＲＯＭの制御信号端子に接続される各種制御信号
線が定義されている。Ｉ／Ｏデータバスおよび各種制御
信号線は、それぞれフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６のデータ入出力端子Ｉ／Ｏ、および制御信号
入力端子ＣＯＮＴ（コマンドラッチイネーブル端子ＣＬ
Ｅ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネ
ーブル端子ＷＥ、リードイネーブル端子ＲＥなどを含
む）に共通接続されている。

【００１８】さらに、フラッシュＥＥＰＲＯＭ１１−１
〜１１−６とコントローラ１２の間には、チップセレク
ト信号（ＣＳ１〜ＣＳ８）線、およびＲｅａｄｙ／Ｂｕ
ｓｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）がそれぞれチップ
毎に独立して配設されている。

【００１９】これらフラッシュＥＥＰＲＯＭ１１−１〜
１１−６はそれぞれ１６ＭビットのＮＡＮＤ型ＥＥＰＲ
ＯＭであり、図２に示されているように、メモリセルア
レイ１１１とデータレジスタ１１２を備えている。メモ
リセルアレイ１１１は、８Ｋ行×２６４列×８ビットの
ビット構成を有し、５１２個のブロックを有している。
データ消去はこのブロック単位で実行することができ
る。各ブロックは１６ページ（行）から構成されてお
り、各ページは、２５６バイトのデータ記憶領域と８バ
イトの冗長領域を備えている。データの書込みと読み出
しは、２５６＋８バイトのデータレジスタ１１２を介し
てページ単位で実行される。この半導体ディスク装置に
おいては、各ページの冗長領域はＥＣＣや不良セクタ情
報の格納に利用される。また、これら各フラッシュＥＥ
ＰＲＯＭは消去後、書き込みを行う。この書き込みは１
回で行う必要は無く、別な機会に改めて書き込みをする
ことが可能である。従って、消去後、ビットデータがＡ
ＬＬ１になったとすると、データ”１”をデータ”０”
に変えることは、可能である。よって、必要な機会に応
じてビットデータを”１”から”０”に変えることも出
来る。

【００２０】フラッシュＥＥＰＲＯＭ１１−１〜１１−
６はそれぞれライトモード、リードモード、消去モード
などの動作モードを有しており、これら動作モードはコ
ントローラ１２からのコマンドによって指定される。

【００２１】リードモードにおいては、メモリセルアレ
イ１１１からデータレジスタ１１２へのページ単位のデ
ータ転送（ページリード）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページリード動作中であることがコントローラ１
２に通知される。データレジスタ１１２に転送された１
ページ分のデータは、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７か
ら８ビット単位でシリアルに読み出される。１ページ分
のデータのシリアルリードが終了すると、次のページの
ページリードが自動的に実行される。

【００２２】ライトモードにおいては、データレジスタ
１１２からメモリセルアレイ１１１へのページ単位のデ
ータ転送（ページライト）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページライト動作中であることがコントローラ１
２に通知される。

【００２３】消去モードにおいては、コントローラから
のコマンドによって指定された任意のブロックの記憶内
容が一括消去される。

【００２４】半導体ディスク装置１０においては、これ
らフラッシュＥＥＰＲＯＭ１１−１〜１１−６の制御の
ための処理の殆どはファームウェアによって制御され
る。ハードウェアによって実行されるのは、フラッシュ
ＥＥＰＲＯＭへのデータ書込みの際のＥＣＣ生成と、フ
ラッシュＥＥＰＲＯＭからのデータ読み出しの際のＥＣ
Ｃチェックである。

【００２５】次に、半導体ディスク装置１０のディスク
コントローラ１２の構成を説明する。

【００２６】ディスクコントローラ１２は１個のＬＳＩ
によって実現されており、そのＬＳＩチップには、図１
に示されているように、マイクロプロセッサ（ＭＰＵ）
１４、プロセッサバスインタフェース１５、ＲＯＭ１
６、外部バスインタフェース１７、バッファメモリコン
トローラ１８、およびＮＡＮＤバスインタフェース１９
が集積形成されている。

【００２７】マイクロプロセッサ１４は、ＲＯＭ１６に
格納されたファームウェアを実行してこの半導体ディス
ク装置１０全体の動作を制御するものであり、パーソナ
ルコンピュ−タのＣＰＵ１から送られるディスクアクセ
スのためのホストアドレスを、フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６をアクセスするためのメモリアド
レスに変換するアドレス変換処理、フラッシュＥＥＰＲ
ＯＭ１１−１〜１１−１６をリード／ライトアクセスす
るためのアクセス制御処理、フラッシュＥＥＰＲＯＭ１
１−１〜１１−６それぞれのデータ書換回数の管理、お
よびデータ書換回数を平準化するためのスワッピング処
理の制御などを行う。

【００２８】ＲＯＭ１６には、マイクロプロセッサ１４
によって実行されるファームウェア、およびパーソナル
コンピュータのＣＰＵ１によって実行されるオペレーテ
ィングシステムやアプリケーションプログラムなどの各
種プログラムが格納されている。オペレーティングシス
テムやアプリケーションプログラムはＲＯＭ１６内でフ
ァイルとして管理されており、それらプログラムはＣＰ
Ｕ１から半導体ディスク装置１０に対して発行される読
み出し要求に応じてＲＯＭ１６から読み出され、そして
パーソナルコンピュータのメインメモリ３にロードされ
る。

【００２９】ＲＯＭ１６およびフラッシュＥＥＰＲＯＭ
１１−１〜１１−１６には、連続するディスクアドレス
がマッピングされており、ＲＯＭ１６もディスク装置１
０の記憶媒体の一部として利用される。このため、ＲＯ
Ｍ１６に格納されているオペレーティングシステムやア
プリケーションプログラムの読み出しは、ＣＰＵ１から
の読み出し要求が、ある特定の番地を指定している時に
のみ実行され、その他の番地を指定している時はフラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６に対するリード
アクセスが行われる。

【００３０】外部バスインタフェース１７は、ＩＤＥや
ＰＣＭＣＩＡ仕様に準拠したインタフェースであり、パ
ーソナルコンピュータのシステムバス２に接続される。
外部バスインタフェース１７には、ＣＰＵ１との通信の
ためのＩ／Ｏレジスタ群が設けられている。レジスタ群
には、セクタナンバレジスタ１７１、セクタカウントレ
ジスタ１７２、データレジスタ１７３、シリンダレジス
タ１７４、ドライブ／ヘッドレジスタ１７５、コマンド
レジスタ１７６、ステータスレジスタ１７７などが含ま
れている。これらレジスタは、マイクロプロセッサ１４
およびパーソナルコンピュータのＣＰＵ１によってそれ
ぞれリード／ライト可能である。

【００３１】セクタナンバレジスタ１７１には、アクセ
ス先頭位置を指定するセクタ番号がＣＰＵ１によってラ
イトされる。セクタカウントレジスタ１７２には、リー
ド／ライト対象のセクタ数がＣＰＵ１によってライトさ
れる。データレジスタ１７３には、ＣＰＵ１から供給さ
れるライトデータまたは半導体ディスク装置１０から読
み出されるリードデータが設定される。シリンダレジス
タ１７４には、リード／ライト対象のシリンダ番号がＣ
ＰＵ１によってライトされる。ドライブ／ヘッドレジス
タ１７５には、リード／ライト対象のドライブ番号、お
よびヘッド番号がＣＰＵ１によってライトされる。コマ
ンドレジスタ１７６には、半導体ディスク装置１０の動
作を指定するリードコマンドやライトコマンド等がＣＰ
Ｕ１によってライトされる。ステータスレジスタ１７７
には、ＣＰＵ１に通知すべき半導体ディスク装置１０の
各種ステータスがセットされる。

【００３２】バッファメモリコントローラ１８は、ＲＡ
Ｍ１３をアクセス制御するためのものであり、システム
バス２とＲＡＭ１３間のデータ転送などを行う。データ
転送には、システムバス２とＲＡＭ１３間のデータ転送
の他、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６間のデータ転送がある。後者のデータ転送
は、マイクロプロセッサ１４によるムーブストリング命
令の実行によって行われる。

【００３３】ＮＡＮＤバスインタフェース１９は、マイ
クロプロセッサ１４の制御の下にフラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６をアクセス制御するハードウェ
アロジックであり、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間のデータ転送、およびフラッシュＥＥ
ＰＲＯＭとの間の各種制御信号の授受を行う。このＮＡ
ＮＤバスインタフェース１９には、マイクロプロセッサ
１４によってリード／ライト可能なＩ／Ｏレジスタ群２
０と、ＥＣＣ演算回路２１が設けられている。ＥＣＣ演
算回路２１は、ＥＣＣ生成のための演算およびＥＣＣチ
ェックのための演算を行う。

【００３４】Ｉ／Ｏレジスタ群２０には、図３に示され
ているように、ＮＡＮＤチップナンバレジスタ２０１、
ＮＡＮＤデータリード／ライトレジスタ２０２、ＮＡＮ
Ｄチップイネーブル制御レジスタ２０３、ＮＡＮＤコマ
ンドラッチイネーブル制御レジスタ２０４、ＮＡＮＤア
ドレスラッチイネーブル制御レジスタ２０５、ＥＣＣス
タート制御レジスタ２０６、ＥＣＣレディー／ビジース
テータスレジスタ２０７、６個のＥＣＣデータレジスタ
２０９〜２１４、および１６個のＮＡＮＤチップレディ
ー／ビジーステータスレジスタ２１５−１〜２１５−１
６などが含まれている。

【００３５】ＮＡＮＤチップナンバレジスタ２０１は、
どのＮＡＮＤ型フラッシュＥＥＰＲＯＭに対して処理を
実行するかを選択するためのレジスタであり、アクセス
対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭのチップ番号
を示す値がプロセッサ１４によってセットされる。

【００３６】ＮＡＮＤデータリード／ライトレジスタ２
０２は、データバスを介してフラッシュＥＥＰＲＯＭに
対するデータのリード／ライトを行うためのレジスタで
あり、フラッシュＥＥＰＲＯＭに対するコマンドの発
行、アドレスの発行、ステータスデータのリードなどに
使用される。

【００３７】ＮＡＮＤチップイネーブル制御レジスタ２
０３は、フラッシュＥＥＰＲＯＭのチップイネーブル端
子ＣＥを制御するためのレジスタであり、チップセレク
ト信号の発生／非発生を示すフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、ＮＡＮＤバスインタフェース１９は、ＮＡＮ
Ｄチップナンバレジスタ２０１によって選択されたフラ
ッシュＥＥＰＲＯＭのチップイネーブル端子ＣＥをアク
ティブにするためのチップセレクト信号（ＣＳ）を発生
する。

【００３８】ＮＡＮＤコマンドラッチイネーブル制御レ
ジスタ２０４は、フラッシュＥＥＰＲＯＭのコマンドラ
ッチイネーブル端子ＣＬＥを制御するためのレジスタで
あり、コマンドラッチイネルーブル端子ＣＬＥをアクテ
ィブにするか否かを指定するフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、フラッシュＥＥＰＲＯＭのコマンドラッチイ
ネーブル端子ＣＬＥがＮＡＮＤバスインタフェース１９
によってアクティブに設定される。これにより、データ
バスにコマンドが発行されたことが、フラッシュＥＥＰ
ＲＯＭに対して通知される。

【００３９】ＮＡＮＤアドレスラッチイネーブル制御レ
ジスタ２０５は、フラッシュＥＥＰＲＯＭのアドレスラ
ッチイネーブル端子ＡＬＥを制御するためのレジスタで
あり、アドレスラッチイネルーブル端子ＡＬＥをアクイ
ブにするか否かを指定するフラグがプロセッサ１４によ
ってセットされる。ビット０にフラグ“１”がセットさ
れると、フラッシュＥＥＰＲＯＭのアドレスラッチイネ
ーブル端子ＡＬＥがＮＡＮＤバスインタフェース１９に
よってアクティブに設定される。これにより、データバ
スにアドレスが発行されたことが、フラッシュＥＥＰＲ
ＯＭに対して通知される。

【００４０】ＥＣＣスタート制御レジスタ２０６は、Ｅ
ＣＣ演算の実行開始を制御するためのレジスタであり、
ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜１１−
１６との間のデータ転送を開始する前に、ＥＣＣ演算の
実行開始を指定するフラグがプロセッサ１４によってセ
ットされる。フラッシュＥＥＰＲＯＭからＲＡＭ１３へ
のデータ転送を行う時は、ビット０に“１”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、フラッシュＥ
ＥＰＲＯＭから読み出されるデータについてＥＣＣチェ
ックを行う。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへ
のデータ転送を行う時は、ビット０に“０”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、ＲＡＭ１３か
ら転送されるデータについてＥＣＣの生成を行う。

【００４１】ＥＣＣレディー／ビジーステータスレジス
タ２０７は、ＥＣＣ演算回路２１によるＥＣＣ演算（Ｅ
ＣＣ生成またはＥＣＣチェック）が実行中か否かを示す
ステータスレジスタである。ＮＡＮＤバスインタフェー
ス１９は、ＥＣＣ演算実行中であればビット０に“１”
のフラグをセットし、ＥＣＣ演算の実行が終了すると、
ビット０に“０”のフラグをセットする。プロセッサ１
４は、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間における２５６バイトのデータ転送終
了後にレジスタ２０７のフラグを参照してＥＣＣ演算処
理の終了の有無を調べ、そして終了を確認すると、次の
２５６バイトのデータ転送処理を開始する。

【００４２】ＥＣＣデータレジスタ２０９〜２１４は、
６バイトのＥＣＣデータを保持するためのレジスタ群で
ある。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへのデー
タ転送時は、２５６バイトのライトデータに対応する６
バイトまたはそれ以上のＥＣＣデータがＥＣＣ演算回路
２１によって生成され、その生成されたＥＣＣデータが
ＥＣＣデータレジスタ２０９〜２１４にセットされる。
フラッシュＥＥＰＲＯＭからＲＡＭ１３へのデータ転送
時は、ＥＣＣ演算回路２１によって実行されるＥＣＣチ
ェック演算の結果がレジスタ２０９〜２１４にセットさ
れる。このＥＣＣチェック演算は、エラー検出を行うた
めに実行される。このＥＣＣチェック演算においては、
２５６バイトのリードデータに対応する６バイトのＥＣ
Ｃデータが再度生成され、その６バイトのＥＣＣデータ
とフラッシュＥＥＰＲＯＭから実際に読み出された６バ
イトのＥＣＣデータとの比較がバイト単位で行われる。
一致すれば“０”、不一致であれば“１”が対応するレ
ジスタのビット０にセットされる。したがって、エラー
が発生してなければ、ＥＣＣデータレジスタ２０９〜２
１４のビット０にセットされる値は全て“０”となる。

【００４３】ＮＡＮＤチップレディー／ビジーステータ
スレジスタ２１５−１〜２１５−１６は、１６個のフラ
ッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれのレ
ディー／ビジーステータスを保持するレジスタ群であ
り、各レジスタのビット０には対応するフラッシュＥＥ
ＰＲＯＭがレディー状態であるかビジー状態であるかを
示すフラグがＮＡＮＤインタフェース１９によってセッ
トされる。レディー状態ならばフラグ“１”が、ビジー
状態であれはフラグ“０”がセットされる。レディー状
態であるかビジー状態であるかは、フラッシュＥＥＰＲ
ＯＭ１１−１〜１１−１６からそれぞれ独立して入力さ
れるレディー／ビジー信号（Ｒ／Ｂ１〜Ｒ／Ｂ１６）に
よってチップ毎に判定される。

【００４４】図１のＲＡＭ１３はダイナミックＲＡＭか
ら構成されており、その記憶領域の一部はパーソナルコ
ンピュータのＣＰＵ１から転送されるライトデータ、お
よびフラッシュＥＥＰＲＯＭ１１−１〜１１−１６から
読み出されるリードデータを保持するデータバッファ１
３１として使用される。また、ＲＡＭ１３は、マイクロ
プロセッサ１４の作業領域として使用され、ここには、
ホストアドレスをメモリアドレスに変換するためのアド
レス変換テーブル１３２、フラッシュＥＥＰＲＯＭに書
き込むべき１ブロック分のブロックデータの格納位置を
管理するヘッダテーブル１３３、フラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６の書換回数をブロック単位で管
理するための書換回数管理テーブル１３４などが格納さ
れる。

【００４５】次に、図４を参照して、マイクロプロセッ
サ１４によって管理される半導体ディスク装置１０内の
メモリマップについて説明する。

【００４６】マイクロプロセッサ１４が管理するメモリ
アドレス空間には、図示のように、ＲＡＭ領域、ＮＡＮ
Ｄメモリデータ領域、アプリケーションＲＯＭ（ＡＰＬ
−ＲＯＭ）領域、およびファームウェアＲＯＭ（ＦＷ−
ＲＯＭ）領域がマッピングされている。

【００４７】ＲＡＭ領域はＲＡＭ１３をアクセスするた
めのメモリアドレス空間であり、ここにはデータバッフ
ァ１３１などが割り当てられている。

【００４８】ＮＡＮＤメモリデータ領域は、フラッシュ
ＥＥＰＲＯＭ１１−１〜１１−１６をアクセスするため
の２５６バイトのアドレス空間である。フラッシュＥＥ
ＰＲＯＭ１１−１〜１１−１６に対するデータのリード
／ライトアクセスにおいては、マイクロプロセッサ１４
のムーブストリング命令によって２５６バイトのデータ
転送が行われる。このため、この２５６バイトのデータ
転送のために、２５６バイトのアドレス空間がＮＡＮＤ
メモリデータ領域として確保されている。このＮＡＮＤ
メモリデータ領域を使用する事により、データバッファ
１３１とフラッシュＥＥＰＲＯＭ１１−１〜１１−１６
との間のデータ転送は全てファームウェアの処理として
行う事ができる。

【００４９】次に、図５を参照して、フラッシュＥＥＰ
ＲＯＭ１１−１〜１１−１６それぞれのブロックの利用
形態について説明する。

【００５０】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６のブロックはユーザデータの格納だけでなく、これ
らフラッシュＥＥＰＲＯＭを制御するための各種管理情
報の格納にも利用されている。フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６に対するユーザデータと管理情報
の割り当ては以下の通りである。

【００５１】すなわち、チップ番号＃０のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭ１１−１においては、図示のよう
に、５１２個のブロックの中でブロック０〜ブロック４
９９の５００個のブロックは、ユーザデータを格納する
ためのメモリブロックとして利用される。また、ブロッ
ク５００〜５０３は、書き換え回数を記述するための書
き換え回数記述ブロックとして使用される。ブロック５
０４は、チップ内の５１２個のブロックのアドレスやス
ワッピングのために使用する情報などを管理するための
管理情報を記憶するＭＢＩ（Ｍｅｍｏｒｙ Ｂｌｏｃｋ
Ｉｎｆｏｍａｔｉｏｎ）テーブルブロックとしてを利
用される。また、ブロック５０５〜５０９は、メモリブ
ロックおよびＭＢＩテーブルブロックに不良が発生した
時にその代替用の予備ブロックとして使用される。ブロ
ック５１１は半導体ディスク装置１０の構成情報を記憶
するコンフィグブロックとして使用され、ブロック５１
０はコンフィグブロックの代替用の予備ブロックとして
使用される。

【００５２】コンフィグブロックは装置１０全体で１個
だけ存在し、ここには、半導体ディスク装置１０に搭載
されているフラッシュＥＥＰＲＯＭのチップ数や、各フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の存在位置などを示す情報などが管理されている。

【００５３】メモリブロック、書き換え回数記述ブロッ
ク、ＭＢＩテーブルブロック、代替ブロック、コンヒィ
グブロックそれぞれの物理的なブロック構造は図２で説
明した通りであるが、以下、それらブロック内のデータ
格納形式について説明する。

【００５４】図６には、ユーザデータを格納するための
メモリブロックのデータ格納形式が示されている。

【００５５】図２で説明したように、この半導体ディス
ク装置１０で使用されるＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭは１６Ｍビットのチップであり、各ブロックは、ペ
ージ０からページ１５までの１６ページから構成されて
いる。各ページは、２５６バイトのデータ領域と８バイ
トの冗長領域とから構成されている。

【００５６】一般に、ホストシステムによるディスクア
クセスは５１２バイトのセクタ単位で行われる。この場
合、各ページのデータ領域に格納される２５６バイトの
ユーザデータのサイズは、１セクタ分のユーザデータサ
イズの半分となる。この半導体ディスク装置１０におい
ては、ユーザデータの格納には２５６バイトのデータ領
域だけが使用され、８バイトの冗長領域はユーザデータ
の格納には利用されない。したがって、この半導体ディ
スク装置１０においては、５１２バイトのユーザデータ
は、ブロック内の連続する２ページに亙って格納され
る。このため、１ブロックに格納されるユーザデータ
は、８セクタ分のデータ、例えば、セクタ０からセクタ
７までのデータとなる。

【００５７】すなわち、図５に示されているように、ペ
ージ０にはセクタ０の前半の２５６バイト、ページ１に
はセクタ０の後半の２５６バイト、ページ２にはセクタ
１の前半の２５６バイト、ページ３にはセクタ１の後半
の２５６バイトが格納され、以下同様にして、１／２セ
クタ単位でユーザデータが格納される。

【００５８】ページ０〜１５それぞれの８バイトの冗長
領域は、２バイトの領域と６バイトの領域に分割されて
おり、その６バイトの領域にはＥＣＣが格納される。こ
のＥＣＣは、同一ページのデータ領域に格納されている
２５６バイトのユーザデータに対応するものである。

【００５９】すなわち、ページ０の冗長領域に格納され
ているＥＣＣは、ページ０のデータ領域に格納されてい
る２５６バイトのユーザデータから生成されたものであ
り、同様に、ページ１の冗長領域に格納されているＥＣ
Ｃは、ページ１のデータ領域に格納されている２５６バ
イトのユーザデータから生成されたものである。

【００６０】このように、この半導体ディスク装置１０
においては、５１２バイトのセクタ単位ではなく２５６
バイトのページ単位でＥＣＣが生成され、演算対象のデ
ータ列とＥＣＣとが同一ページに格納される。このた
め、たとえ、図示のようにフラッシュＥＥＰＲＯＭの複
数ページそれぞれの同一ビット位置に不良セルが発生す
るというエラーが発生しても、ＥＣＣの演算対象となる
データ列に含まれる不良セルは１つだけとなる。したが
って、データ回復能力の高い複雑なＥＣＣ演算式を利用
することなく通常の簡単なＥＣＣ演算によってエラー検
出および訂正を行うことが可能となる。

【００６１】また、ページ１の冗長領域の残りの２バイ
トには、セクタ０のセクタステータス情報として、ＢＡ
Ｄセクタ情報、およびＥＣＣエラー情報が格納されてい
る。

【００６２】ＢＡＤセクタ情報は、そのセクタ０が不良
セクタか否かを示すステータス情報である。同様に、ペ
ージ３、ページ５、……ページ１５それぞれの冗長領域
の残りの２バイトにも、セクタ１、セクタ２、……セク
タ７それぞれに対応するＢＡＤセクタ情報が格納されて
いる。これらＢＡＤセクタ情報は、半導体ディスク装置
１０のホストシステムであるパーソナルコンピュータ
が、半導体ディスク装置１０をフォーマッティングする
ためのフォーマットコマンドを実行する時に、そのパー
ソナルコンピュータのＣＰＵ１によって与えられる。

【００６３】ＥＣＣエラー情報は、そのセクタに対する
ＥＣＣエラー発生の有無を示すステータス情報である。
このＥＣＣエラー情報は、例えば、パーソナルコンピュ
ータがＷＲＩＴＥ ＬＯＮＧコマンドによるデータ書込
みを行った場合においてＥＣＣエラーとなるバーストエ
ラーなどのエラ−が発生した時に、パーソナルコンピュ
ータのＣＰＵ１によって与えられる。

【００６４】次に、図７を参照して、ＭＢＩテーブルブ
ロックのデータ格納形式を説明する。

【００６５】ＭＢＩテーブルブロックは、ページ０から
ページ１５までの１６ページを含む１個のブロックから
構成されている。各ページは、２５６バイトのデータ領
域と８バイトの冗長領域とから構成されている。８バイ
トの冗長領域のうちの後の６バイトには、そのページの
データ領域に格納されている２５６バイトのデータに対
応するＥＣＣが格納されている。また、冗長領域の先頭
の２バイトは未使用である。

【００６６】ＭＢＩテーブルブロックのデータ領域に
は、図示のように、アドレス変換テーブル、ＵＷＣテー
ブル、およびスワップオーダーテーブルが格納されてい
る。

【００６７】ＭＢＩテーブルブロックにおけるアドレス
変換テーブルは、チップ内のブロック０〜５１１の物理
ブロックアドレス０〜５１１を、シリンダ番号、ヘッド
番号およびセクタ番号によって規定されるホストアドレ
スに変換するためのアドレス変換情報を保持する。ホス
トアドレスは、物理ブロックアドレス順に格納されてい
る。

【００６８】ここで、ＭＢＩテーブルブロックにおける
ホストアドレスの値としては、ホストシステムから与え
られるシリンダ番号、ヘッド番号およびセクタ番号その
ものではなく、それらシリンダ番号、ヘッド番号および
セクタ番号から計算されたホスト論理アドレスが使用さ
れる。

【００６９】このホスト論理アドレスは、フラッシュＥ
ＥＰＲＯＭ１１−１〜１１−１６に設けられる全セクタ
（＝８×５１２×１６セクタ）に対して“０”から順に
連続するセクタ番号を割り当てた場合のセクタの通し番
号である。したがって、ホスト論理アドレスのビット幅
は、１６ビットとなる。しかし、このＭＢＩテーブルブ
ロックのアドレス変換テーブルで管理されるアドレス変
換情報は、１セクタ単位では無く、１ブロックに含まれ
るセクタ数である８セクタ単位でアドレス変換を行うた
めのものであるので、実際には、１６ビットのホスト論
理アドレスのなかの上位１３ビットだけがテーブル上に
格納されている。

【００７０】ＵＷＣテーブルは、チップ内の５１２個の
ブロックそれぞれの書換回数を示す書換回数データの上
位ビット部から構成されるＵＷＣ（ＵＰＰＥＲ ＷＲＩ
ＴＥＣＯＵＮＴ）データを保持する。ＵＷＣデータは１
６ビット幅を有しており、このＵＷＣデータと下位１０
ビットのＬＷＣ（ＬＯＷ ＷＲＩＴＥ ＣＯＵＮＴ）デ
ータとを合わせると、最大で６４００万回数の書換まで
カウントする事ができる。ＵＷＣデータの値は、対応す
るＬＷＣデータに桁上がりが発生する度、つまり１０２
４回の書換が発生する度に、＋１カウントアップされ
る。

【００７１】これらアドレス変換テーブルおよびＵＷＣ
テーブルは、図示のように、ＭＢＩテーブルブロックの
ページ５からページ１２のデータ領域に格納されてい
る。アドレス変換テーブルおよびＵＷＣテーブルは、装
置起動時、つまり半導体ディスク装置１０のパワーオン
時に、ＲＡＭ１３に転送されて、それぞれアドレス変換
テーブル１３２および書換回数管理テーブル１３４とし
て常駐される。

【００７２】スワップオーダーテーブルは、ブロック入
れ替えのためのスワッピング操作の際にマイクロプロセ
ッサ１４によって参照されるテーブルであり、スワッピ
ング先のブロック（被スワップブロック）を示すブロッ
クアドレスを、優先度順（ＵＷＣデータの値が小さい
順）に保持している。スワップオーダーテーブルは、図
示のように、ＭＢＩテーブルブロックのページ１３から
ページ１５のデータ領域に格納されている。スワップオ
ーダーテーブルは、ＲＡＭ１３には常駐されず、ブロッ
ク入れ替えの検討時、つまりＬＷＣデータからＵＷＣデ
ータへの桁上がり発生時に、ＲＡＭ１３に転送されてマ
イクロプロセッサ１４によって参照される。

【００７３】図８には、アドレス変換テーブルとＵＷＣ
テーブルの構成が示されている。

【００７４】図示のように、ホストアドレスとＵＷＣデ
ータの格納領域はそれぞれ２バイトのデータサイズを有
している。ここで、ホストアドレスは前述したように１
３ビットであるので、２バイトの格納領域の上位３ビッ
ト（ビット１５〜ビット１３）は使用されない。ホスト
アドレスとＵＷＣデータは、物理ブロックアドレス順に
交互に配置されている。

【００７５】すなわち、ＭＢＩテーブルブロックにおけ
るページ５の２５６バイトのデータ領域には、その先頭
から順に、物理ブロックアドレス０に対応するホストア
ドレス、物理ブロックアドレス０に対応するＵＷＣデー
タ、物理ブロックアドレス１に対応するホストアドレ
ス、物理ブロックアドレス１に対応するＵＷＣデータと
いった順番で、ホストアドレスとＵＷＣデータが６４個
のブロック（ブロック０〜ブロック６３）分格納されて
いる。

【００７６】同様にして、ページ１２の２５６バイトの
データ領域には、その先頭から順に、物理ブロックアド
レス４４８に対応するホストアドレス、物理ブロックア
ドレス４４８に対応するＵＷＣデータ、物理ブロックア
ドレス４４９に対応するホストアドレス、物理ブロック
アドレス４４９に対応するＵＷＣデータといった順番
で、ホストアドレスとＵＷＣデータが６４個のブロック
（ブロック４４８〜ブロック５１１）分格納されてい
る。

【００７７】図９には、スワップオーダーテーブルの構
成が示されている。

【００７８】スワップオーダーテーブルは、ブロック０
からブロック２５５までの前半の２５６個のブロックに
対応する第１オ−ダーテーブルと、ブロック２５６から
ブロック５１１までの後半の２５６個のブロックに対応
する第２オ−ダーテーブルとに分割されている。

【００７９】第１オーダーテーブルにおいて、その先頭
の２バイトの領域（アドレス８００ｈ，８０１ｈ）に
は、ブロック０からブロック２５５の中の最小のＵＷＣ
の値が格納されている。

【００８０】次の１バイト（アドレス８０２ｈ）には、
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。

【００８１】さらに、次の１バイト（アドレス８０３
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。ここで、“最小ＵＷＣ＋１”と
は、あくまでも最小ＵＷＣに１を加えた値を示してお
り、最小ＵＷＣの次に小さなＵＷＣを示すものではな
い。最小ＵＷＣ＋１の値を持つブロック総数がゼロとな
る場合もある。

【００８２】以降、アドレス８０４ｈ〜８７Ａｈには、
最小ＵＷＣ＋２の値を持つブロック総数を示すデータか
ら最小ＵＷＣ＋１２０の値を持つブロック総数を示すデ
ータが順次格納される。

【００８３】アドレス８７Ｃｈ〜８７Ｆｈには、ＭＢＩ
テーブルブロック自体の書換回数を示すデータなどが格
納される。

【００８４】アドレス８８０ｈ〜９７Ｆｈには、本来の
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレス８８０ｈには、ブロック０〜ブ
ロック２５５の中で最優先度の被スワップ対象のブロッ
クを示す値として、最小ＵＷＣの値を有するブロックの
物理ブロックアドレスが格納されている。最小ＵＷＣの
値を有するブロックが複数存在する場合には、物理ブロ
ックアドレスが最も後ろのブロックから順に優先順位が
高くなる。以下、同様にして、アドレス８８１ｈから９
７Ｆｈに、優先度順にスワップ対象ブロックのブロック
アドレスが格納される。

【００８５】次に、第２オーダーテーブルについて説明
する。

【００８６】第２オーダーテーブルおいて、その先頭の
２バイトの領域（アドレス９８０ｈ，９８１ｈ）には、
ＭＢＩテーブルブロック、代替ブロック、コンヒィグブ
ロックを除き、ブロック２５６からブロック５１１の中
の最小のＵＷＣの値が格納されている。すなわち、代替
ブロック等は書換回数が全く進行していないので、それ
らブロックの書き替え回数は無視される。また、実際に
代替が発生した場合は、その代替ブロックのＵＷＣデー
タの値は、その代替ブロックの実際の書換回数ではな
く、代替元、つまり欠陥ブロックのＵＷＣを譲り受ける
こととする。これは、スワッピング操作の多発による性
能低下を防止するためである。もし、代替ブロックの実
際のＵＷＣデータの値をそのまま採用すると、書換回数
の値が突出して小さなブロックがいきなり登場すること
になり、その代替ブロックをスワッピング被対象とする
スワッピング操作が何度も発生されてしまうことにな
る。

【００８７】次の１バイト（アドレス９８２ｈ）には、
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。

【００８８】さらに、次の１バイト（アドレス９８３
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。以降、アドレス９８４ｈ〜９ＦＡ
ｈには、最小ＵＷＣ＋２の値を持つブロック総数を示す
データから最小ＵＷＣ＋１２０の値を持つブロック総数
を示すデータが順次格納される。

【００８９】アドレスＡ００ｈ〜ＡＦＦｈには、本来の
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレスＡ００ｈには、ブロック２５６
〜ブロック５１１の中で最優先度の被スワップ対象のブ
ロックを示す値として、最小ＵＷＣの値を有するブロッ
クの物理ブロックアドレスが格納されている。最小ＵＷ
Ｃの値を有するブロックが複数存在する場合には、物理
ブロックアドレスが最も後ろのブロックから順に優先順
位が高くなる。以下、同様にして、アドレスＡ０１ｈか
らＡＦＦｈに、優先度順にスワップ対象ブロックのブロ
ックアドレスが格納される。

【００９０】このように、スワップオーダーテーブルに
おいては、スワッピング先となるブロックがその優先度
順に格納されている。このため、このスワップオーダー
テーブルを参照する事により、マイクロプロセッサ１４
は、ＵＷＣデータのソーティングを行うことなく、スワ
ッピング先を特定する事が可能となる。

【００９１】図１０には、コンヒィグブロックのデータ
格納形式が示されている。

【００９２】コンヒィグブロックは、ページ０からペー
ジ１５までの１６ページを含む１個のブロックから構成
されている。各ページは、２５６バイトのデータ領域と
８バイトの冗長領域とから構成されている。８バイトの
冗長領域のうちの６バイトには、そのページのデータ領
域に格納されている２５６バイトのデータに対応するＥ
ＣＣが格納されている。また、冗長領域の残りの２バイ
トは未使用である。

【００９３】コンヒィグブロックのデータ領域には、図
示のように、コンヒィグ情報、ＣＩＳ情報、ドライブＩ
Ｄ情報が格納されている。

【００９４】コンヒィグ情報は、この半導体ディスク装
置１０に搭載されているフラッシュＥＥＰＲＯＭのチッ
プ数、同時書込み可能な最大チップ数、各チップにおけ
るＭＢＩテーブルブロックの存在位置を示す物理ブロッ
クアドレスなどを定義する。このコンヒィグ情報は半導
体ディスク装置１０のパワーオン時にマイクロプロセッ
サ１４によって参照され、そのコンヒィグ情報に従った
初期設定処理が行われる。

【００９５】ＣＩＳ情報は、半導体ディスク装置１０を
ＰＣＭＣＩＡ仕様のカードとして使用する場合に、ホス
トシステムに通知されるカード属性情報である。このカ
ード属性情報には、メモリチップの種類、容量、アクセ
スタイムなどの物理的仕様に関する情報と、このカード
がディスク装置であることなどを示す用途に関する情報
が定義されている。このＣＩＳ情報は、半導体ディスク
装置１０のパワーオン時に、マイクロプロセッサ１４に
よってＲＡＭ１３に転送される。ＲＡＭ１３に転送され
たＣＩＳ情報は、ホストシステムからの所定番地の読み
出し要求に応答してホストシステムに転送される。

【００９６】ドライブＩＤ情報は、半導体ディスク装置
１０のドライブ構成を示す情報であり、ここには、内蔵
フラッシュＥＥＰＲＯＭに論理的に割り当てられる総セ
クタ数、シリンダ数、ヘッド数、１トラック当たりのセ
クタ数などが定義されている。このドライブＩＤ情報
は、ホストシステムからのドライブ識別コマンドに応答
して、マイクロプロセッサ１４によってホストシステム
に転送される。

【００９７】このように、この実施例においては、ユー
ザデータを格納するためのメモリブロックだけでなく、
管理情報格納のために使用されるＭＢＩテーブルブロッ
クやコンヒィグブロックにおいても、各ページの冗長領
域には、そのページのデータ領域に格納されるデータに
対応したＥＣＣが格納されている。したがって、これら
ＭＢＩテーブルブロックおよびコンヒィグブロックにお
いても、データ回復能力の高い複雑なＥＣＣ演算式を利
用することなく通常の簡単なＥＣＣ演算によってエラー
検出および訂正を行うことが可能となる。

【００９８】次に、図１１を参照して、書き換え回数記
述ブロックを説明する。

【００９９】最初に書換回数を記述する書き換え回数テ
ーブルの構成について説明する。

【０１００】書き換え回数テーブル１個で３２個のブロ
ックの書換回数を記述する。１個の書換回数記述用のブ
ロックに４個の書き換え回数テーブルが含まれる。従っ
て、１個の書換回数記述ブロックで１２８個のブロック
の書換回数が管理される。

【０１０１】１個のチップには４個の書換回数記述ブロ
ックが用意されているので、合計５１２個のブロックの
書換回数が管理できる。

【０１０２】書き換え回数テーブル１個は１ページの大
きさを持つ。書き換え回数テーブルは、図１１に示され
ているように、以下の形式で作成される。図１１は、ブ
ロック番号５００の書き換え回数記述ブロックの例であ
る。

【０１０３】ＰＡＧＥ ０ ；ブロックアドレス
（０〜３１）に対応するテーブル ＰＡＧＥ １〜３ ；上記テーブルの予備（最初は消去
状態） ＰＡＧＥ ４ ；ブロックアドレス（３２〜６３）
に対応するテーブル ＰＡＧＥ ５〜７ ；上記テーブルの予備（最初は消去
状態） ＰＡＧＥ ８ ；ブロックアドレス（６４〜９５）
に対応するテーブル ＰＡＧＥ ９〜１１；上記テーブルの予備（最初は消去
状態） ： ： ： ： 図１２には、書換回数テーブルのデータ形式が示されて
いる。各テーブル内のデータ形式は、以下の通りであ
る。

【０１０４】ページ前半の０〜１２７バイト；ブロック
アドレスに対応する書換回数テーブル（４バイト×３２
ブロック） ４バイトの情報は物理ブロックに対応して順次並べられ
る。即ち、最初の４バイトはブロック０のＬＷＣ情報、
次の４バイトはブロック１のＬＷＣ情報である。また、
４バイトは１＋３バイトに分割され、１バイトは該当ブ
ロックの情報がそこに存在するかどうかの判断に使用さ
れ、３バイトは各対応ブロックのＬＷＣの値が格納され
る。ここで、上記１バイトの該当ブロックの情報がそこ
に存在するかどうかは、上位２ビットを使用して以下の
表される。

【０１０５】０１；使用中 ００；使用済み（該当情報は既に、ここには存在しな
い。） ページ後半の１２８〜２５５バイト；追記される書換回
数テーブル 追記単位は４バイトであり、３２回の追記ができる。４
バイトは１＋３バイトと分割され、１バイトの情報はそ
こに有効情報が存在するかどうか、及び本ページに属す
る３２ブロックの内、どこのブロックの情報を示すかが
格納される。３バイトはＬＷＣの格納に利用される。

【０１０６】ここで、上記１バイトの有効情報がそこに
存在するかどうかは、上位２ビットを使用し、以下の様
に表される。

【０１０７】１１；未使用 ０１；使用中 ００；使用済み（該当情報は既に、ここには存在しな
い。） 一方、上記１バイトの中の、「３２ブロックの内、どこ
のブロックの情報を示すか」は、下位５ビットを使用し
てブロックアドレスを表現すれば良い。

【０１０８】次に、図１３を参照して、書換回数テーブ
ルのデータ更新の原理について説明する。

【０１０９】各ブロックの書き換えが実行される都度、
その書き換え回数を管理している書換回数テーブルのデ
ータは更新される。書換回数を管理している消去ブロッ
クには前述したように４個の書換回数テーブルが含ま
れ、また、個々の書換回数テーブル全体をデータ更新し
て書き写すための、予備領域が各書換回数テーブルに３
つ設けられている。その個々の書換回数テーブルは、初
期状態では、ディフォルトで書換回数を管理されている
各ブロックの物理アドレスとの対応が決定づけられてい
る情報記述位置に各ブロックの書き換え回数が記述され
る。これが、個々の書換回数テーブルの前半部に相当す
る。また、個々の書換回数テーブル内には初期状態では
空き領域（消去済み且つ未書き込み）が追記エリアとし
て併設されている。

【０１１０】データ更新に際しては、書換回数テーブル
内の空き領域に書換回数が更新されるブロックのアドレ
スを特定する情報と、書き換え回数とがセットで書き込
まれる。

【０１１１】データ更新が進行し、テーブル内の空き領
域が無くなると（図１１のＴ１）、テーブル内データを
再度整理し、初期状態のテーブル内容と追記された情報
とに基づいて、新たな書換回数テーブルがページ１の予
備領域に作成される（図１１のＴ１’）。この場合、書
換が発生していないブロックに対応するＬＷＣの値は新
規テーブルでもそのまま使用され、書換が発生したブロ
ックに対応するＬＷＣの値は追記情報の値を用いて元の
テーブルの値から更新される。データ更新が進行し、ペ
ージ１のテーブル内の空き領域が無くなると（図１１の
Ｔ２）、テーブル内データを再度整理し、ページ１のテ
ーブルの初期状態の内容と追記された情報とに基づい
て、新たな書換回数テーブルがページ２の予備領域に作
成される（図１１のＴ２’）。この様に、書換回数テー
ブル内での追記だけでなく、書換回数テーブル自体も追
記方式で更新される。

【０１１２】次に、図１４のフローチャートを参照し
て、書換回数テーブルの更新処理の具体的な手順につい
て説明する。

【０１１３】まず、各書換回数記述ブロックのページ
０，４，８，１３それぞれの前半の１２８バイトに、そ
のページに対応する管理対象ブロックそれぞれのＬＷＣ
を書き込み、書換回数テーブルを作成する（ステップＳ
１１）。

【０１１４】次に、ユーザデータの書き込み要求などに
よって消去ブロックの書換が必要になると（ステップＳ
１２）、その書き換え対象ブロックに対応する書換回数
記述ブロックの書換回数テーブルが読み出され、書き換
え対象ブロックに対応する書換回数情報が有効か否かが
調べられる（ステップＳ１３）。これは、書換回数が記
録されていた４バイトの内の１バイトの「該当ブロック
に関するデータがそこに存在するか？」を示す情報を参
照することによって行われる。書換回数情報が有効であ
れば、その書換回数テーブルに使用可能な追記エリア、
すなわち消去済み且つ未書き込みの空き領域があるか否
かが調べられる（ステップＳ１４）。

【０１１５】追記エリアが残っている場合には、書換回
数テーブル前半に記録されていた元の書換回数情報の無
効化と、追記エリアへの書換回数情報の追記が行われる
（ステップＳ１５）。ここでは、書換回数テーブル前半
に記録されていた元の書換回数情報の４バイトの内の１
バイトの上位２ビットが”０１”から”００”に書き直
される。また、ページ後半の４バイトの空き領域に、ブ
ロックアドレス、及び＋１カウントアップされたＬＷＣ
が追記される。

【０１１６】この場合、追記される書換回数情報の４バ
イトの内の１バイトの「有効情報がそこに存在するか＆
ブロックアドレス」は、上位２ビットが”１１”から”
０１”に書き換えられ、「有効情報が存在する」ことを
示すようになる。

【０１１７】書換回数テーブル内部に追記エリアが残っ
ていない場合には、その書換回数テーブルに対応する予
備エリアが残っているか否かが調べられる（ステップＳ
１６）。予備エリアが残っている場合は、そのページが
管理している３２ブロックについて書換回数データを整
理して、次ページに新たな書換回数テーブルを作成する
（ステップＳ１７）。この場合、そのページの後半は追
記領域として空けておく。なお、各テーブルについて、
現在の使用中のページの位置を示すポインタはＰｏｗｅ
ｒＯｎ時にテーブル状態を調べて生成し、ＲＡＭ上にテ
ーブルとして保持しても良いし、書換回数テーブルのデ
ータ更新の都度、そのテーブル状態を調べることによ
り、決定しても良い。また、使用を開始していないペー
ジの「該当ブロックに関するデータがそこに存在するか
？」の情報は消去のままなので”１１”であり、使用を
開始している場合は”０１”、もしくは”００”である
ので、どのページまで使用しているかの区分は可能とな
る。

【０１１８】一方、予備エリアが残っていない場合に
は、その書換回数記述ブロックの消去が行われ（ステッ
プＳ１８）、そしてページ０，４，８，１３それぞれの
前半の１２８バイトに、そのページに対応する管理対象
ブロックそれぞれのＬＷＣを書き込み、書換回数テーブ
ルが作り直される（ステップＳ１９）。

【０１１９】また、ステップＳ１３で、書き換え対象ブ
ロックに対応する書換回数情報が有効でないことが検出
された場合には、その書換回数テーブルに使用可能な追
記エリア、すなわち消去済み且つ未書き込みの空き領域
があるか否かが調べられる（ステップＳ２０）。追記エ
リアが残っていれば、書き換え対象ブロックに対応する
現状の追記情報の４バイトの内の１バイトの「有効情報
がそこに存在するか？＆ブロックアドレス」の上位２ビ
ットを”０１”から”００”に書き換え、「有効情報が
存在しない」ことを示すようにする。そして、ページ後
半の４バイトの空き領域に、ブロックアドレス、及び＋
１カウントアップされたＬＷＣが追記される（ステップ
Ｓ２１）。

【０１２０】以上を繰り返すと、予備ページが１個のテ
ーブルに付き３ページあるので１個のテーブルに付き３
２×４＝１２８回のユーザブロックの書換が可能とな
る。

【０１２１】ここで、書換回数を記録しているブロック
と、一般のユーザデータが書き込まれるブロックの書換
回数の進行速度を評価する。

【０１２２】書換回数を記録しているブロックはその管
理下に１２８ブロックを持つ。従って、書換回数を記録
しているブロックのデータ更新は、ユーザブロックの１
２８倍の頻度で発生する。しかし、書換回数を記録して
いるブロックの書換が発生するのは同ブロックのデータ
更新が１２８回〜５１２回の間に１回となる。ここで、
１２８回というのは、ブロック内の４個のテーブルの内
１個が管理しているユーザブロックに書換が集中した場
合である。また、５１２回というのは、ブロック内の４
個のテーブルが管理しているユーザブロックに書換が均
等に分散した場合である。

【０１２３】従って、この実施形態の書換回数管理方法
によれば、書換回数を記録しているブロックの書換頻度
は、一般のブロックと同レベル以下であり、そこに書換
が集中することはない。

【０１２４】次に、図１５を参照して、ＲＡＭ１３に設
けられるアドレス変換テーブル１３２の構成について説
明する。

【０１２５】このアドレス変換テーブル１３２は、シリ
ンダ番号、ヘッド番号およびセクタ番号によって規定さ
れるホストアドレスを、フラッシュＥＥＰＲＯＭ１１−
１〜１１−１１６をアクセスするための物理メモリアド
レスに変換するためのものであり、このアドレス変換テ
ーブル１３２はフラッシュＥＥＰＲＯＭ１１−１〜１１
−１１６それぞれのＭＢＩテーブルブロックのアドレス
変換情報に基づいて生成される。

【０１２６】このアドレス変換テーブル１３２において
は、ホストアドレスとしては１３ビットのブロックセク
タアドレスが使用される。このブロックセクタアドレス
は、前述したように、シリンダ番号、ヘッド番号および
セクタ番号から計算されたセクタの通し番号を示すホス
ト論理アドレス（１６ビット）の中の上位１３ビットか
ら構成される。また、物理メモリアドレスは、４ビット
のチップ番号アドレスと、９ビットのチップ内物理ブロ
ックアドレスから構成される。４ビットのチップ番号ア
ドレスは、チップ番号＃０のフラッシュＥＥＰＲＯＭ１
１−１からチップ番号＃１５のフラッシュＥＥＰＲＯＭ
１１−６までの１６個のチップのうちの１つを指定す
る。９ビットのチップ内物理ブロックアドレスは、チッ
プ番号アドレスによって指定されたチップ内のブロック
０〜ブロック５１１の５１２個のブロックの中の１つを
指定する。物理メモリアドレス（チップ番号アドレス、
チップ内物理ブロックアドレス）は、ホストアドレス順
に格納されている。

【０１２７】次に、図１６を参照して、アドレス変換テ
ーブル１３２を利用したアドレス変換動作の原理を説明
する。

【０１２８】まず、ホストシステムから指定されたシリ
ンダ番号、ヘッド番号およびセクタ番号は、マイクロプ
ロセッサ１４によって実行されるファームウェアによっ
て１６ビット幅のホスト論理アドレスに変換される。次
いで、その１６ビット幅のホスト論理アドレスの上位１
３ビットから成るブロックセクタアドレスをインデック
スとしてアドレス変換テーブル１３２が検索され、ブロ
ックセクタアドレスに対応する４ビット幅のチップ番号
アドレス、および９ビット幅の物理ブロックアドレスが
決定される。

【０１２９】チップ番号アドレスは、チップ選択のため
に、ファームウェアによってＮＡＮＤバスインタフェー
ス１９のＮＡＮＤチップナンバレジスタ２０１にセット
される。また、９ビットの物理ブロックアドレスには、
１６ビット幅のホスト論理アドレスの下位３ビットから
成るブロック内セクタアドレスと、１ビット幅の偶数／
奇数ページ指定アドレスと、８ビット幅のカラムアドレ
スがＮＡＮＤバイインタフェース１９内で付加されて、
２０ビット幅のメモリアドレス（Ａ２０−Ａ０）が生成
される。このメモリアドレス（Ａ２０−Ａ０）は、アド
レス指定のために、ＮＡＮＤバスインタフェース１９の
ＮＡＮＤデータリード／ライトレジスタ２０２にセット
される。ユーザデータをリード／ライトするためにホス
トシステムによって実行される半導体ディスク装置１０
のアクセスはセクタ単位で行われるので、通常、１ビッ
ト幅の偶数／奇数ページ指定アドレス（Ａ８）と、８ビ
ット幅のカラムアドレス（Ａ７−Ａ０）はどちらもオー
ル“０”である。

【０１３０】次に、図１７のフローチャートを参照し
て、ホストシステムからライトコマンドが発行された際
に実行される図１の半導体ディスク装置１０全体のライ
ト制御動作を説明する。このライト制御動作は、前述し
た各種の管理情報テーブルを利用する事によって行われ
る。

【０１３１】ホストシステムが外部バスインタフェース
１７のコマンドレジスタ１７６にライトコマンドをセッ
トすると、マイクロプロセッサ１４によって実行される
ファームウェアは、まず、そのライトコマンドを受け付
ける（ステップＡ７１）。次いで、ファームウェアは、
ホストシステムからデータバッファ１３１へのライトデ
ータの転送を開始する（ステップＡ７２）。このデータ
転送は、外部バスインタフェース１７のデータレジスタ
１７３を介して実行される。

【０１３２】ホストシステムによる半導体ディスク装置
１０のアクセスはセクタ単位で行われるので、データバ
ッファ１３１には少なくとも１セクタ分のライトデータ
が格納される。

【０１３３】次いで、ファームウェアは、ホストシステ
ムによって指定されたディスクアクセスのためのホスト
アドレス、つまり、セクタ番号、シリンダ番号、および
ヘッド番号をセクタナンバレジスタ１７１、シリンダレ
ジスタ１７４、およびドライブ／ヘッドレジスタ１７５
からそれぞれ読取り、それをフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６をアクセスするためのアドレスに変
換する（ステップＡ７３）。このアドレス変換処理にお
いては、図１６で説明したように、アドレス変換テーブ
ル１３２が利用される。このアドレス変換テーブル１３
２のアドレス変換情報は、装置１０の起動時において、
フラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれ
からリードしたアドレス変換テーブルのアドレス変換情
報に基づいて構築されたものである。

【０１３４】アドレス変換処理の結果、ライトアクセス
対象のチップ番号、およびライトアクセス対象チップ内
のメモリアドレス（Ａ２０−Ａ０）が求められる。

【０１３５】次に、ファームウェアは、メモリアドレス
（Ａ２０−Ａ０）の上位９ビット（Ａ２０−Ａ１２）で
指定されるライトアクセス対象のブロック（以下、ライ
トブロックと称する）に対する１ブロック分のライトデ
ータを作成するための処理（ステップＡ７４〜Ａ７８）
に進む。

【０１３６】ここでは、ファームウェアは、まず、ライ
トブロック用のヘッダテーブルエリアをＲＡＭ１３上に
確保する（ステップＡ７４）。次に、ファームウェア
は、書換回数記述ブロックからＬＷＣデータをリードす
る（ステップＡ７５）。この後、ファームウェアは、ラ
イトブロックに“巻き添え消去”データが存在するか否
かを調べる（ステップＡ７６）。ここで、“巻き添え消
去”データとはライトブロックに存在するデータの中で
ホストシステムによって書換が要求されてないデータを
意味する。このため、ライトブロック内の全てのページ
に対する書込みが要求された場合には“巻き添え消去”
データは存在しないが、ライトブロック内の途中のぺー
ジから書込みが開始される場合や、ライトデータのデー
タレングスが１ブロック（８セクタ）よりも少ない場合
などには“巻き添え消去”データが存在する事になる。

【０１３７】“巻き添え消去”データが存在する場合に
は、ファームウェアは、コマンド“００ｈ”を用いたリ
ードサイクルを実行することによって、ライトブロック
から“巻き添え消去”データを含むページをリードする
（ステップＡ７７）。この“巻き添え消去”データを含
むページは、ＲＡＭ１３の空きエリアやデータバッファ
１３１に格納される。

【０１３８】次いで、ファームウェアは、リードした
“巻き添え消去”データのＲＡＭ１３上の格納位置を示
すＲＡＭアドレスと、ホストシステムからのライトデー
タが格納されているＲＡＭ１３上の格納位置を示すＲＡ
Ｍアドレスとに基づいて、ライトブロックに書き込むべ
き１ブロック分のブロックデータに対応するヘッダテー
ブルを作成する。

【０１３９】すなわち、ファームウェアは、実際にデー
タを結合して１ブロック分のブロックデータを生成する
のではなく、“巻き添え消去”データのＲＡＭ１３上の
アドレスとライトデータのデータバッファ１３１上のア
ドレスとをページ番号順に整列して保持するヘッダテー
ブル１３３を作成し、これによって仮想的なブロックデ
ータを構築する（ステップＡ７８）。

【０１４０】次いで、ファームウェアは、書換回数記述
ブロックからリードしたＬＷＣデータの値を＋１カウン
トアップして書換回数テーブルの更新を行う（ステップ
Ａ７９，Ａ７９ａ）。この更新処理の手順は図１４で説
明したとおりである。

【０１４１】もしＬＷＣデータの値に桁上り（キャリ
ー）が発生しなければ、ファームウェアは、ライトブロ
ックに対するライトアクセス処理を実行する（ステップ
Ａ８０，Ａ８１）。

【０１４２】このライトアクセス処理では、まず、ライ
トブロックに対してブロックイレーズサイクルが実行さ
れて、ライトブロックの内容が全て消去される。次い
で、ライトブロックの全ページに対してプログラムサイ
クルが実行される。このプログラムサイクルでは、ファ
ームウェアは、ヘッダテーブル１３３に保持されている
アドレス順にＲＡＭ１３から２５６バイト単位で１ブロ
ック分のデータを読み出し、それをフラッシュＥＥＰＲ
ＯＭに転送する。このように、ヘッダテーブル１３３を
利用することにより、ファームウェアはライトデータと
“巻き添え消去”データとを区別することなくデータ転
送を行う事ができる。

【０１４３】転送される各２５６バイトのデータにはＮ
ＡＮＤバスインタフェース１９によって自動的にＥＣＣ
データが付加され、それがライト対象フラッシュＥＥＰ
ＲＯＭのライトブロックの対応するページに書き込まれ
る。

【０１４４】一方、ＬＷＣデータの値に桁上りが発生し
た場合には、ファームウェアは、スワッピング操作を実
行するか否かを検討するために、以下の処理を行う。

【０１４５】すなわち、ファ−ムウェアは、まず、ライ
ト対象のフラッシュＥＥＰＲＯＭからＭＢＩテーブルブ
ロックをリードする（ステップＡ８２）。リードされた
ＭＢＩテーブルブロックの内容は、ＲＡＭ１３の空きエ
リアに格納される。

【０１４６】次いで、ファ−ムウェアは、リードしたＭ
ＢＩテーブルブロックを検索してライトブロックに対応
するＵＷＣデータを検出し、そのＵＷＣデータの値を更
新、つまり＋１カウントアップする（ステップＡ８
３）。ＭＢＩテーブルブロックにおいては、図８で説明
したように、ＵＷＣデータは物理ブロックアドレス順に
整列されて保持されている。このため、ファームウェア
は、ライトブロックを示す物理ブロックアドレスをイン
デックスとして利用する事により、ライトブロックに対
応するＵＷＣデータを容易に見つける事ができる。

【０１４７】更新されたＵＷＣデータの値は、ＭＢＩテ
ーブルブロックと書換回数管理テーブル１３４双方に反
映される。

【０１４８】この後、ファームウェアは、更新されたラ
イトブロックのＵＷＣデータの値をライト対象チップの
最小ＵＷＣデータの値、および他の各チップの最小ＵＷ
Ｃデータの値と、順次比較する（ステップＡ８４）。

【０１４９】ライト対象チップの最小ＵＷＣデータの値
としては、ライト対象チップからリードしたＭＢＩテー
ブルブロック内のスワップオーダテーブルに保持されて
いる最小ＵＷＣデータの値が利用される。これにより、
ＲＡＭ１３上の書換回数管理テーブル１３４をＵＷＣデ
ータの小さい順にソーティングするといった処理を行う
ことなく、ライト対象チップの最小ＵＷＣデータの値を
容易に知るができる。

【０１５０】また、他の各チップの最小ＵＷＣデータの
値としては、ＲＡＭ１３上の書換回数管理テーブル１３
４の値が利用される。この書換回数管理テーブル１３４
の値を利用することにより、ライト対象チップ以外の他
の全てのチップそれぞれからＭＢＩテーブルブロックを
順次リードする必要が無くなり、効率の良いスワッピン
グ検討処理が実現される。

【０１５１】次いで、ステップＡ８４の比較結果に基づ
き、ファームウェアは、ライトブロックの更新されたＵ
ＷＣデータとライト対象チップの最小ＵＷＣデータとの
値の差が予め決められたしきい値（α）以上であるか否
かを調べ（ステップＡ８５）、その差がα以上であれ
ば、ライト対象チップ内でのスワッピング操作を行う
（ステップＡ８６）。

【０１５２】このチップ内スワッピング操作において
は、ファームウェアは、まず、ライト対象チップから被
スワッピング対象のブロックをリードする。この場合、
被スワッピング対象のブロックは最小ＵＷＣの値を持つ
ブロックであり、このブロックの物理ブロックアドレス
は、ステップＡ８２でリードしたＭＢＩテーブルブロッ
クに含まれているスワップオーダーテーブル上の被スワ
ッピング優先度ＮＯ．１ブロック番号によって指定され
る。したがって、ファームウェアは、ＵＷＣデータのソ
ーティングを行うこと無く、被スワッピング対象のブロ
ックを簡単に決定でき、またその被スワッピング対象の
ブロックの物理ブロックアドレスを認識する事ができ
る。

【０１５３】次に、ファームウェアは、ライトブロック
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２とライト対象チップからリードしたＭ
ＢＩテーブルブロック双方のアドレス変換情報が更新さ
れる。

【０１５４】次に、ファームウェアは、ライト対象フラ
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象ブロック間の記憶内容の入れ替えのために、
ＲＡＭ１３上に吸い上げた被スワッピングブロックの内
容をライト対象フラッシュＥＥＰＲＯＭのライトブロッ
クに書き込むためのライトアクセスと、フラッシュＥＥ
ＰＲＯＭの被スワッピングブロックにＲＡＭ１３上の１
ブロック分のライトデータを書き込むためのライトアク
セスを行う。この後、ファームウェアは、ライト対象フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の更新のために、ライト対象フラッシュＥＥＰＲＯＭに
おけるＭＢＩテーブルブロックにＲＡＭ１３上の更新さ
れたＭＢＩテーブルブロックの内容を書き込むためのラ
イトアクセスを行う。これら３回のライトアクセスは、
それぞれステップＡ８１で説明した場合と同様の形態で
実行される。

【０１５５】次に、ステップＡ８６においてライトブロ
ックの更新されたＵＷＣデータとライト対象チップの最
小ＵＷＣデータとの値の差がα未満であった場合の処理
について説明する。

【０１５６】この場合、ファームウェアは、ライトブロ
ックの更新されたＵＷＣデータと他のいずれかのチップ
の最小ＵＷＣデータとの値の差が予め決められたしきい
値（α＋β）以上であるか否かを調べ（ステップＡ８
７）、その差がα＋β以上であれば、ライト対象チップ
とその最小ＵＷＣデータの値を持つチップとの間でのス
ワッピング操作を行う（ステップＡ８８）。

【０１５７】このチップ間に亙るスワッピング操作にお
いては、ファームウェアは、まず、被スワッピング対象
のブロックを持つチップからＭＢＩテーブルブロックを
ＲＡＭ１３上にリードし、そのＭＢＩテーブルブロック
に含まれているスワップオーダーテーブル上の被スワッ
ピング優先度ＮＯ．１ブロック番号を認識する。

【０１５８】次いで、ファームウェアは、被スワッピン
グ優先度ＮＯ．１ブロック番号が示す物理ブロックアド
レスを用いて、その被スワッピング対象チップから被ス
ワッピング対象ブロックをリードする。

【０１５９】次に、ファームウェアは、ライトブロック
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２と、ライト対象チップからリードした
ＭＢＩテーブルブロックと、被スワッピング対象チップ
からリードしたＭＢＩテーブルブロックのそれぞれのア
ドレス変換情報が更新される。

【０１６０】次に、ファームウェアは、ライト対象フラ
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象チップの被スワッピング対象ブロック間の記
憶内容の入れ替えのために、ＲＡＭ１３上に吸い上げた
被スワッピングブロックの内容をライト対象フラッシュ
ＥＥＰＲＯＭのライトブロックに書き込むためのライト
アクセスと、被スワッピング対象フラッシュＥＥＰＲＯ
Ｍの被スワッピングブロックにＲＡＭ１３上の１ブロッ
ク分のライトデータを書き込むためのライトアクセスを
行う。この後、ファームウェアは、ライト対象フラッシ
ュＥＥＰＲＯＭ被スワッピング対象フラッシュＥＥＰＲ
ＯＭそれぞれのＭＢＩテーブルブロックを更新するため
に、ライト対象フラッシュＥＥＰＲＯＭにおけるＭＢＩ
テーブルブロックにＲＡＭ１３上の更新されたＭＢＩテ
ーブルブロックの内容を書き込むためのライトアクセス
と、被スワッピング対象フラッシュＥＥＰＲＯＭにおけ
るＭＢＩテーブルブロックにＲＡＭ１３上の更新された
ＭＢＩテーブルブロックの内容を書き込むためのライト
アクセスとを行う。これら４回のライトアクセスは、そ
れぞれステップＡ８１で説明した場合と同様の形態で実
行される。

【０１６１】このように、スワッビング操作はチップ
内、又はチップ間で実行され、チップ間スワッピングの
場合はチップ内スワッピングの場合よりも、リードアク
セス操作およびライトアクセス操作がそれぞれ１回ずつ
多く必要となる。

【０１６２】しかしながら、この実施形態では、スワッ
ピングを行うか否かを決定するためのしきい値（α＋
β）は、チップ内のスワッピング操作を行う場合のしき
い値（α）よりも大きな値に設定されているので、チッ
プ内スワッピングに比べチップ間スワッピングの発生頻
度を抑制する事ができる。よって、チップ間スワッピン
グ操作の多発による性能低下を防止する事ができる。

【０１６３】ステップＡ８５，およびＡ８７で共に置き
換え回数の差が所定のしきい値よりも小さい場合には、
ファームウェアは、ステップＡ８３で更新されたＵＷＣ
データを含むＭＢＩテーブルブロックをライト対象のフ
ラッシュＥＥＰＲＯＭに書き込むためのライトアクセス
を行い（ステップＡ８９）、次いで、ライトブロックに
対するライトアクセス処理を実行する。これらライトア
クセスは、それぞれステップＡ８１で説明した場合と同
様の形態で実行される。

【０１６４】以上のように、ＬＷＣデータの桁上がりが
発生しない場合にはスワッピング処理の検討がなされず
に直ぐにライトアクセスが行われるので、桁上がりが発
生した場合よりもデータ書込みに要する全体の時間を短
縮する事ができる。

【０１６５】ＬＷＣデータの値はライトアクセスの度に
その初期値から＋１ずつカウントアップされ、そして１
Ｋ回に達した時に桁上がりが発生する。このため、ディ
スク製造時や出荷時においてフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６に含まれる全てのブロックに書き込
むＬＷＣデータの初期値としては、同一の値ではなく、
それぞれ異なる離散的な値を利用することが好ましい。
この場合、連続ブロックに対するライトアクセスが継続
的に発生したとしても桁上がりが発生する時期がブロッ
ク毎にずれるので、桁上りに起因するスワッピングの検
討処理およびスワッピング処理が集中して発生するとい
う事態を防止する事ができる。

【０１６６】以上説明したように、この実施形態におい
ては、書換回数を記録するための専用の書換回数記述ブ
ロック内に複数の消去ブロックそれぞれの書換回数を記
述するための書換回数テーブルが作成される。この書換
回数テーブルには消去済み且つ未書き込みの空き領域が
確保されており、データ書換が発生する度に、その空き
領域に、書き換えられるブロックを示すブロック番号と
その書換回数を示す書換回数データとを含む書換回数情
報が追記方式で書き込まれる。従って、書換回数テーブ
ルに空き領域が無くなるまでは、書換回数記述ブロック
に対する消去動作は発生しない。また、書換回数テーブ
ル上に空き領域が無くなったときは、その時点でブロッ
ク消去を行うのではなく、書換回数テーブルの内容と追
記された書換回数情報とに基づいて新たな書換回数テー
ブルを作成し、この作成した書換回数テーブルを書換回
数記述ブロック上の予備領域に書き込むことによって、
書換回数テーブル自体の更新も追記方式にて行っている
ので、さらに書換回数記述ブロックの消去発生頻度を低
く押さえることが可能となる。

【０１６７】なお、この実施形態では、書換回数記述ブ
ロックの書換回数テーブルにＬＷＣを記録したが、書換
回数記憶領域は３バイトあるのでそこにＵＷＣ＋ＬＷＣ
を書き込むようにしてもよい。

【０１６８】また、この実施形態では、書換回数の記録
および管理を全てマイクロプロセッサによって実行させ
たが、マイクロプロセッサを持たないフラッシュメモリ
カードの場合には、そのカードを制御するソフトウェア
であるフラッシュメモリカードドライバによって前述の
書換回数の記録および管理を行えばよい。この場合の構
成例を図１８に示す。

【０１６９】フラッシュメモリカード１１ＡはＪＥＩＤ
Ａ／ＰＣＭＣＩＡに準拠した物理的および電気的仕様を
持つＰＣカードであり、他のＰＣカード１２Ａと同様
に、パーソナルコンピュータのＰＣカードホストアダプ
タ１３Ａが提供するカードスロットに取り外し自在に装
着される。

【０１７０】フラッシュメモリカード１１Ａの認識およ
びアクセスは、パーソナルコンピュータのシステムメモ
リにロードされて実行されるフラッシュメモリカードド
ライバ１４Ａ、カードサービス１５Ａ、ソケットサービ
ス１６Ａ、およびメモリテクノロジトライバ１７Ａなど
によって制御される。フラッシュメモリカードドライバ
１４Ａは、フラッシュメモリカード１１Ａに対応したデ
バイスドライバプログラムであり、ＪＥＩＤＡ／ＰＣＭ
ＣＩＡで規定されているクライアントドライバとして使
用される。このフラッシュメモリカードドライバ１４Ａ
は、オペレーティングシステム１８Ａやアプリケーショ
ンプログラム１９Ａからのコマンドをフラッシュメモリ
カード１１Ａ用のコマンド（ページライトコマンド、ペ
ージリードコマンド、ブロックイレーズコマンドなど）
に変換して、フラッシュメモリカード１１Ａをアククセ
ス制御する。

【０１７１】また、フラッシュメモリカードドライバ１
４Ａは、フラッシュメモリカード１１Ａの信頼性を向上
させるために、前述した書換回数の記録および管理機能
や、不良ブロックの代替機能などを有している。

【０１７２】カードサービス１５Ａ、ソケットサービス
１６Ａ、およびメモリテクノロジドライバ１７Ａは、そ
れぞれＪＥＩＤＡ／ＰＣＭＣＩＡによって規定されたド
ライバプログラム群であり、ＰＣカードのリソース管
理、ＰＣカード認識などに利用される。

【０１７３】フラッシュメモリカード１１Ａは、パーソ
ナルコンピュータの２次記憶装置として利用されるＰＣ
カードであり、アトリビュートメモリ１１１Ａと、コモ
ンメモリ１１２Ａを内蔵している。これらメモリは、前
述のフラッシュＥＥＰＲＯＭによって構成されている。

【０１７４】

【発明の効果】以上説明したように、この発明によれ
ば、書換回数を記録しているブロック自体の消去発生頻
度をそれ以外の他の一般のブロックと同程度以下に押さ
えられるようになり、書換回数の管理を専用の消去ブロ
ックで集中して効率的に行うことが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係る半導体ディスク装
置の構成を示すブロック図。

【図２】図１の半導体ディスク装置において使用される
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を示す図。

【図３】図１の半導体ディスク装置に設けられているＩ
／Ｏレジスタ群を示す図。

【図４】図１の半導体ディスク装置におけるメモリマッ
プの一例を示す図。

【図５】図１の半導体ディスク装置に設けられたフラッ
シュＥＥＰＲＯＭ内の複数ブロックそれぞれの利用形態
を示す図。

【図６】図５に示したブロックの中でユーザデータの格
納に使用されるメモリブロックのデータ格納形式を示す
図。

【図７】図５に示したブロックの中でメモリブロック管
理情報の格納に使用されるＭＢＩテーブルブロックのデ
ータ格納形式を示す図。

【図８】図７のＭＢＩテーブルブロックに格納されるア
ドレス変換およびＵＷＣテーブルの内容を示す図。

【図９】図７のＭＢＩテーブルブロックに格納されるス
ワップオーダーテーブルの内容を示す図。

【図１０】図５に示したブロックの中で図１の半導体デ
ィスク装置のコンヒィグ情報の格納に使用されるコンヒ
ィグブロックのデータ格納形式を示す図。

【図１１】図５に示したブロックの中で図１の半導体デ
ィスク装置の書換回数の記録に使用される書換回数記述
ブロックのデータ格納形式を示す図。

【図１２】図１１の書換回数記述ブロックに作成される
書換回数テーブルのデータ形式を示す図。

【図１３】図１２の書換回数テーブルの更新処理の原理
を説明するための図。

【図１４】図１２の書換回数テーブルの更新処理の手順
を示すフローチャート。

【図１５】図１の半導体ディスク装置のＲＡＭ上に設け
られるアドレス変換テーブルの構成を示す図。

【図１６】図１５のアドレス変換テーブルを利用したホ
ストアドレスからメモリアドレスへの変換処理の原理を
説明するための図。

【図１７】図１の半導体ディスク装置においてホストシ
ステムからのライト要求を受信してからフラッシュＥＥ
ＰＲＯＭをライトアクセスするまでに実行される書き込
み処理の手順を説明するフローチャート。

【図１８】図１の半導体ディスク装置の他の構成の一例
を示す図。

【符号の説明】

１０…半導体ディスク装置、１１−１〜１１−１６…Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭ、１２…コントロー
ラ、１３…ＲＡＭ、１４…マイクロプロセッサ、１６…
ＲＯＭ、１７…外部バスインタフェース、１９…ＮＡＮ
Ｄバスインタフェ−ス、２１…ＥＣＣ演算回路、１３１
…データバッファ、１３２…アドレス変換テーブル、１
３３…ヘッダテーブル。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の消去ブロックを含むフラッシュＥ
   ＥＰＲＯＭを内蔵し、ホスト装置からのディスクアクセ
   ス要求に応じて前記フラッシュＥＥＰＲＯＭをアクセス
   する半導体ディスク装置において、 前記複数の消去ブロックそれぞれの書換回数を記述する
   ための書換回数テーブルを前記複数の消去ブロックの中
   の所定の消去ブロック上に作成する手段と、 前記各消去ブロックの書き換えが発生される度、その書
   き換えられた消去ブロックを示すブロック番号とその書
   換回数を示す書換回数データとを含む書換回数情報を、
   前記書換回数テーブル上の記憶領域の中で消去済み且つ
   未書き込みの空き領域に追記する書換回数情報追記手段
   とを具備し、 書換回数を記録するための専用の消去ブロックを使用し
   て前記複数の消去ブロックそれぞれの書換回数を管理で
   きるようにしたことを特徴とする半導体ディスク装置。
2. 【請求項２】 前記書換回数テーブル上に前記空き領域
   が無くなったとき、前記書換回数テーブルの内容と前記
   追記された書換回数情報とに基づいて新たな書換回数テ
   ーブルを作成し、この作成した書換回数テーブルを、前
   記所定の消去ブロック上の記憶領域の中で消去済み且つ
   未書き込みの空き領域に追記する書換回数テーブル追記
   手段をさらに具備することを特徴とする請求項１記載の
   半導体ディスク装置。
3. 【請求項３】 複数の消去ブロックを含むフラッシュＥ
   ＥＰＲＯＭを内蔵し、ホスト装置からのディスクアクセ
   ス要求に応じて前記フラッシュＥＥＰＲＯＭをアクセス
   する半導体ディスク装置において、 前記複数の消去ブロックを複数のグループに分割し、グ
   ールプ毎に、そのグループに属する消去ブロックそれぞ
   れの書換回数を記述するための書換回数テーブルを互い
   に異なる消去ブロック上に作成する手段と、 前記各消去ブロックの書き換えが発生される度、その書
   き換えられた消去ブロックを示すブロック番号とその書
   換回数を示す書換回数データとを含む書換回数情報を、
   前記書き換えられた消去ブロックが属するグループに対
   応する書換回数テーブル上の記憶領域の中で消去済み且
   つ未書き込みの空き領域に追記する書換回数情報追記手
   段とを具備し、 書換回数を記録するための専用の複数の消去ブロックを
   使用して前記複数の消去ブロックそれぞれの書換回数を
   管理できるようにしたことを特徴とする半導体ディスク
   装置。
4. 【請求項４】 前記書換回数テーブル上に前記空き領域
   が無くなったとき、前記書換回数テーブルの内容と前記
   追記された書換回数情報とに基づいて新たな書換回数テ
   ーブルを作成し、この作成した書換回数テーブルを、前
   記空き領域が無くなった書換回数テーブルが作成されて
   いる消去ブロック上の記憶領域の中で消去済み且つ未書
   き込みの空き領域に追記する書換回数テーブル追記手段
   をさらに具備することを特徴とする請求項３記載の半導
   体ディスク装置。
5. 【請求項５】 複数の消去ブロックを含むフラッシュＥ
   ＥＰＲＯＭを内蔵した半導体デイスク装置の書換回数を
   管理する書換回数管理方法において、 前記複数の消去ブロックそれぞれの書換回数を記述する
   ための書換回数テーブルを前記複数の消去ブロックの中
   の所定の消去ブロック上に作成し、 前記各消去ブロックの書き換えが発生される度、その書
   き換えられた消去ブロックを示すブロック番号とその書
   換回数を示す書換回数データとを含む書換回数情報を、
   前記書換回数テーブル上の記憶領域の中で消去済み且つ
   未書き込みの空き領域に追記し、 書換回数を記録するための専用の消去ブロックを使用し
   て前記複数の消去ブロックそれぞれの書換回数を管理で
   きるようにしたことを特徴とする書換回数管理方法。
6. 【請求項６】 前記書換回数テーブル上に前記空き領域
   が無くなったとき、前記書換回数テーブルの内容と前記
   追記された書換回数情報とに基づいて新たな書換回数テ
   ーブルを作成し、この作成した書換回数テーブルを、前
   記所定の消去ブロック上の記憶領域の中で消去済み且つ
   未書き込みの空き領域に追記することを特徴とする請求
   項４記載の書換回数管理方法。
7. 【請求項７】 複数の消去ブロックを含むフラッシュＥ
   ＥＰＲＯＭを内蔵した半導体デイスク装置の書換回数を
   管理する書換回数管理方法において、 前記複数の消去ブロックを複数のグループに分割し、グ
   ールプ毎に、そのグループに属する消去ブロックそれぞ
   れの書換回数を記述するための書換回数テーブルを互い
   に異なる消去ブロック上に作成し、 前記各消去ブロックの書き換えが発生される度、その書
   き換えられた消去ブロックを示すブロック番号とその書
   換回数を示す書換回数データとを含む書換回数情報を、
   前記書き換えられた消去ブロックが属するグループに対
   応する書換回数テーブル上の記憶領域の中で消去済み且
   つ未書き込みの空き領域に追記し、 書換回数を記録するための専用の複数の消去ブロックを
   使用して前記複数の消去ブロックそれぞれの書換回数を
   管理できるようにしたことを特徴とする書換回数管理方
   法。
8. 【請求項８】 前記書換回数テーブル上に前記空き領域
   が無くなったとき、前記書換回数テーブルの内容と前記
   追記された書換回数情報とに基づいて新たな書換回数テ
   ーブルを作成し、この作成した書換回数テーブルを、前
   記空き領域が無くなった書換回数テーブルが作成されて
   いる消去ブロック上の記憶領域の中で消去済み且つ未書
   き込みの空き領域に追記することを特徴とする請求項７
   記載の書換回数管理方法。