CN109937450B - 用于存储器对准的设备及方法 - Google Patents

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Abstract

本发明包含与存储器对准有关的设备及方法。实例方法包括对基于字节的第一存储器元件及基于字节的第二存储器元件执行对准操作使得所述基于字节的第一存储器元件的填充位在逻辑上邻近所述基于字节的第二存储器元件的填充位且所述基于字节的第一存储器元件的数据位在逻辑上邻近所述基于字节的第二存储器元件的数据位。

Description

用于存储器对准的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，涉及与存储器对准有关的设备及方法。
背景技术
存储器装置通常提被供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在不供电时保持所存储的数据而提供持久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等。
电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，其可用于通过对数据(例如，一或多个操作数)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR)及反转(invert/inversion)逻辑运算执行指令。举例来说，功能单元电路可用于经由数种逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。
将指令提供到功能单元电路以供执行可涉及电子系统中的数个组件。指令可例如通过处理资源执行，例如控制器及/或主机处理器。数据(例如，将对其执行指令的操作数)可被存储于功能单元电路可存取的存储器阵列中。指令及数据可从存储器阵列检索且在功能单元电路开始对数据执行指令之前被定序及/或缓冲。此外，因为不同类型的操作可通过功能单元电路在一或多个时钟循环中执行，所以指令及数据的中间结果也可被定序及/或缓冲。
在许多例子中，处理资源(例如，处理器及/或相关联的功能单元电路)可在存储器阵列外部，且数据经由处理资源与存储器阵列之间的总线被存取以执行一组指令。可改进存储器中处理(PIM)装置中的处理性能，其中处理器可在存储器内部及/或附近实施(例如，直接在与存储器阵列相同的芯片上)，这可减小处理时间且还可节省电力。各种存储器装置(例如存储器中处理装置)的阵列及/或子阵列之间及之内的数据移动可影响处理时间及/或电力消耗。
附图说明
图1A到1C是说明根据本发明的数个实施例的将具有基于字节的对准的存储器分配重新对准到具有非基于字节的对准的存储器分配的过程的示意图。
图2是根据本发明的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
图3是说明根据本发明的数个实施例的具有可选择逻辑运算选择逻辑的感测电路的示意图。
图4展示根据本发明的数个实施例的可与数据左移位相关联的信令。
具体实施方式
数个实施例包含一种用于对准基于字节的存储器元件使得在对数据值执行逻辑运算之前对应于数据值的数据位在逻辑上邻近的方法。
在对准存储器的一些方法中，架构及操作系统(OS)可在指令集架构(ISA)及应用程序二进制接口(ABI)中导出基于字节的寻址构造。如果存储器元件被定义为具有对应于数据值的数据位数量，其中存储器元件的位长度不等于字节的整数数量，那么OS可通过将位添加到存储器元件补齐存储器元件，使得位长度等于字节的整数数目。因此，存储器请求可基于基于字节的对准进行。然而，在富有表现力的存储器装置中，例如PIM装置，在非基于字节的对准中操作数据可能是有用的。此非基于字节的对准可改进整体处理性能且减少数据移动要求。另外，非基于字节的对准可允许优化编译器及运行时间系统以生成指令来对准非基于字节的存储器元件的数据位以进行随后算术、逻辑及组合运算。当主机维持存储器元件的基于字节的对准时，此类操作可在存储器内部执行。根据本发明的数个实施例，程序员可使用C或C++兼容编译器可理解的语言扩展来构造用于异构架构的可移植代码。
本文揭示的实施例可包含可利用与一系列算术、移位及/或旋转操作组合的基于字节的对准以使基于字节的存储器元件在其相应位寻址边界上对准的方法。
本发明的数个实施例可提供相较于一些先前方法(例如具有外部处理器(例如，定位在存储器阵列外部的处理资源，例如在单独集成电路芯片上)的先前PIM装置及系统)的与执行数据移动操作相关联的经改进并行性、经增加速度及/或经减小电力消耗。举例来说，数个实施例可提供在移位寄存器上移动数据同时执行计算功能，例如(举例来说)整数加、减、乘、除及CAM(内容可寻址存储器)功能而无需经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路。此类计算功能可包含执行数个逻辑运算(例如，逻辑功能，例如AND、OR、NOT、NOR、NAND、XOR等)。然而，实施例不限于这些实例。例如，执行逻辑运算可包含执行数个非布尔逻辑运算，例如比较、销毁等。
在本发明的以下详细描述中，参考形成其一部分且其中通过说明展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构变化。如本文使用，“数个”特定事物可指代此类事物中的一或多者(例如，数个存储器阵列可指代一或多个存储器阵列)。“多个”希望指代此类事物中的一者以上。
本文的图遵循编号惯例，其中第一数字或前几个数字对应于图号且剩余数字识别图式中的元件或组件。如应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以便提供本发明的数个额外实施例。另外，如应了解，图中提供的元件的比例及相对尺度希望说明本发明的某些实施例，且不应以限制意义来理解。
术语“对准操作”是指能够在存储器分配内移动位的操作。对准操作的实例包含移位操作及旋转操作。根据本发明，可对存储于存储器单元阵列中的位执行旋转操作，使得位在旋转操作期间保持在芯片上。
基于字节的存储器元件的旋转操作可将至少最高有效位(MSB)或至少最低有效位(LSB)从基于字节的存储器元件的一个端移动到另一端，就好像基于字节的存储器元件的所述端是耦合在一起一样。旋转操作也可将基于字节的存储器元件的其它位挪开，使得至少所述MSB或LSB可被移动到另一端。因此，旋转操作包含“其它位”的移位操作且包含至少所述MSB或LSB的复制操作、移位操作及反向复制操作，如下文更详细描述。旋转操作可依据旋转操作的定向描述(例如，左旋转操作或右旋转操作)。举例来说，左旋转操作可包含将逻辑定位在基于字节的存储器元件的左端(例如，MSB或LSB)处的位移动到基于字节的存储器元件的右端及将剩余位移位到左端。作为实例，如果是一个字节(例如，八个位)长的基于字节的存储器元件左旋转两个位，那么基于字节的存储器元件的最左两个位变为基于字节的存储器元件的最右两个位。剩余六个位左移位两个位，使得基于字节的存储器元件占据相同的逻辑空间。相比之下，右旋转操作可包含将逻辑定位在基于字节的存储器元件的右端处的位(例如，MSB或LSB)移动到基于字节的存储器元件的左端及将剩余位移位到右端。
对一个字节长的基于字节的存储器元件执行向左移位两个位的移位操作会导致最左的两个位被在逻辑上邻近其的两个位覆写。移位操作还会导致最右的两个位保持相同或用其它数据覆写。执行旋转操作的一个益处可为：信息不会像在移位操作中那样因为位被移动而丢失且不会被覆写。
图1A到1C是说明根据本发明的数个实施例的将具有基于字节的对准的存储器分配重新对准到具有非基于字节的对准的存储器分配的过程的示意图。图1A说明具有基于字节的对准的存储器分配。图1B说明重新对准存储器分配的过程中的中间步骤。图1C说明具有非基于字节的对准的存储器分配。
图1A包含：基于字节的第一存储器元件130，其包括数据部分120(“第一数据部分120”)及填充部分121(“第一填充部分121”)；基于字节的第二存储器元件132，其包括数据部分122(“第二数据部分122”)及填充部分123(“第二填充部分123”)；及基于字节的第三存储器元件134，其包括数据部分124(“第三数据部分124”)及填充部分125(“第三填充部分125”)。术语“数据部分”是指一或多个数据位，其是对应于数据值的位。术语“填充部分”是指一或多个填充位，其是插入到存储器元件中以增补存储器元件中的数据位的位，使得存储器元件中的位(数据及填充)总数量等于字节的整数数目。
图1A将基于字节的存储器元件130、132及134展示为被后填充，使得填充部分121、123及125在逻辑上是在其相应数据部分120、122及124的右侧。基于字节的存储器元件130、132及134也可被前填充，与被后填充相反，使得填充部分121、123及125在逻辑上是在其相应数据部分120、122及124的左侧。基于字节的第一存储器元件130、基于字节的第二存储器元件132及基于字节的第三存储器元件134在一起可包括存储器分配136。存储器分配的基于字节的存储器元件，例如基于字节的存储器元件130、132及134可为均质的，使得基于字节的存储器元件中的每一者包括相同数据位数量及相同填充位数量。然而，不同分配的基于字节的存储器元件可具有不同数据位及/或填充位数量。
图1B展示重新对准存储器分配136的过程中的中间步骤。在对第一填充部分121及第一数据部分122进行左旋转操作之后，在逻辑上邻近第二数据部分122的数据位的第一填充部分121的填充位现在在逻辑上邻近第二填充部分123的填充位。第二数据部分122已左移位，使得第二数据部分122的数据位现在在逻辑上邻近第一数据部分120的数据位。第二数据部分122已右移位等于第一填充部分121的位数量的位数量。如本文使用，“在逻辑上邻近”是指一位相对于另一位的概念位置，使得两个位被并排定位。在物理上，在逻辑上邻近的两个位被存储于阵列中在物理上邻近彼此的两个存储器单元中。
图1C说明具有非基于字节的对准的存储器分配136。在对第一填充部分121、第二填充部分123及第三数据部分124进行左旋转操作之后，在逻辑上邻近第三数据部分124的数据位的第二填充部分123的填充位现在在逻辑上邻近第三填充部分125的填充位。在逻辑上邻近的第一填充部分121及第二填充部分123的填充位保持在逻辑上邻近。第三数据部分124已左移位等于第一填充部分121的位数量与第二填充部分123的位数量的和的不同位数量。因此，第三数据部分124的数据位现在在逻辑上邻近第二数据部分122的数据位。
尽管在图1A到1C中展示三个基于字节的存储器元件，但存储器分配136可包括任何数目个基于字节的存储器元件。举例来说，基于字节的存储器元件的数目可为用户定义的存储器分配136的长度。在一些实施例中，存储器分配中的基于字节的存储器元件的数目可由在存储器装置内被同时操作的数据位数目定义。举例来说，如果每一基于字节的存储器元件包含30个数据位，且存储器装置一次操作150个位，那么存储器分配可包含五个基于字节的存储器元件。在包括三个以上基于字节的存储器元件的存储器分配136中，可在一系列旋转操作中执行额外旋转操作直到存储器分配136的全部数据位都在逻辑上邻近彼此且存储器分配136的全部填充位都在逻辑上邻近彼此。
非基于字节的对准在PIM装置上可为有用的，这是因为PIM装置可经配置以对并非是字节的整数数目的一定量的数据执行逻辑运算。如果数据被存储于物理邻近的存储器单元中，PIM装置就可更有效地操作数据(例如，无需必须处理分离数据位的填充位)。因此，可仅对基于字节的存储器元件的数据位执行逻辑运算。因此，根据本发明的数个实施例，在逻辑运算之前，可执行将具有基于字节的对准的存储器分配重新对准到具有非基于字节的对准的存储器分配的过程。在逻辑运算之后，可执行将具有非基于字节的对准的存储器分配重新对准到具有基于字节的对准的存储器分配的过程(例如，关于图1A到1C的上述过程可反转)。即，存储器分配可返回到基于字节的对准，尽管数据位的值可能已根据逻辑运算改变。
为了最小化用于将存储器分配(或其部分)从基于字节的对准重新对准到具有非基于字节的对准的存储器分配(或其部分)的旋转操作数量，可响应于存储器元件被后填充，使用一系列左旋转操作，或可响应于存储器元件被前填充，使用一系列右旋转操作。旋转操作方向与存储器分配的前或后填充之间的对应性允许执行少一个旋转操作(与替代方案相比)，这是因为最后一存储器元件的填充部分已经在存储器分配的末端。举例来说，在图1A到1C中，未操作第三填充部分125，这是因为第三填充部分125已经在存储器分配136的末端。
可用数学方法表达根据本发明的数个实施例的用于存储器元件对准的方法。对于给定存储器分配，每一数据部分可包含相同数据位数量(b)，其不等于字节的整数数量。填充位可被添加到数据位，使得基于字节的存储器元件中的位的总数量(B)等于字节的整数数量。位的总数量(B)因此包含数据位及填充位。添加到非基于字节的存储器元件的填充位的数量可能是最不需要的，使得B是字节的整数数目。举例来说，如果b是三十个位，那么可添加两个填充位，使得B是三十二个位。经受对准操作的存储器元件被循序地编号，从零开始，其中N表示指派到存储器元件的数目。
参考回图1A到1C，假设数据部分120、122及124各自表示三十个数据位(b＝30)且填充部分121、123及125各自表示两个填充位(B＝32)。还假设基于字节的存储器元件130、132及134被循序地编号，以基于字节的存储器元件130开始(N130＝0；N132＝1；N134＝2)。作为旋转操作的部分，为实现非基于字节的对准，对应存储器元件(N)的数据部分应移位的位数量可表达为QN，其中：
QN＝(B-b)×N (1)
参考图1A，对于基于字节的第一存储器元件130的第一数据部分对于基于字节的第二存储器元件132的第二数据部分/>且对于基于字节的第三存储器元件134的第三数据部分/>为了实现图1B中说明的存储器元件对准，第二数据部分122可左移位两个位作为第一左旋转操作的部分。为了实现图1C中说明的存储器元件对准，第三数据部分124可左移位四个位作为第二左旋转操作的部分。尽管图1A到1C说明包含三个基于字节的存储器元件的实例，但实施例不限于此，因为表达式(1)可用于任何数目个基于字节的存储器元件。
根据本发明的数个实施例的用于存储器对准的方法可包含：从主机(其可类同于图2中说明的主机210)接收包含多个基于字节的存储器元件的存储器分配的基于字节的存储器元件的数据的逻辑地址；将所述逻辑地址转译成物理地址；及经由感测电路(其可类同于图2中说明的感测电路270)对所述物理地址处的数据执行逻辑运算。如本文使用，“逻辑地址”是指基于字节的地址，而“物理地址”是指对应于特定存储器单元的基于位的地址。所述逻辑地址可基于多个基于字节的存储器元件中的每一者的数据位的数量、所述多个基于字节的存储器元件中的每一者的填充位的数量及从所述存储器分配的起点到逻辑地址的基于字节的存储器元件的数量经转译成物理地址。
转译所述逻辑地址可包含以等于所述填充位的数量乘以从所述存储器分配的所述起点到所述逻辑地址的所述基于字节的存储器元件的数量的值调整所述逻辑地址。在执行逻辑运算之后，可用填充位数量填充数据且经填充数据可被发送到主机。可在运行时间定义存储器分配。定义所述存储器分配可包含在所述存储器分配的所述基于字节的存储器元件中的每一者中接收用户定义的数据位数量。定义所述存储器分配可包含接收用户定义的存储器分配的长度。
图2是根据本发明的数个实施例的呈包含存储器装置278的计算系统200形式的设备的框图。如本文使用，也可单独地将存储器装置278、存储器阵列271及/或感测电路270视作一“设备”。
计算系统200包含主机210，其耦合(例如，连接)到包含存储器阵列271的存储器装置278。主机210可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器读卡器以及各种其它类型的主机。主机210可包含系统母板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。系统200可包含单独的集成电路或主机210及存储器装置278两者都可在同一集成电路上。系统200可为例如服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图2中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可实施于非冯·诺依曼架构(例如，图灵(Turing)机)中，其可能不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为了清楚起见，系统200已经简化以集中于与本发明特定相关的特征。存储器阵列271可为混合存储器立方体(HMC)、计算存储器，例如存储器中处理随机存取存储器(PIMRAM)阵列，其可包含(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列的一或多者。存储器阵列271可包括布置于通过存取线耦合的行及通过感测线耦合的列中的存储器单元，所述存取线在本文可称为字线或选择线，所述感测线在本文可称为数据线或数字线。尽管在图2中展示单个存储器阵列271，但实施例不限于此。例如，存储器装置278可包含数个存储器阵列271(例如，DRAM单元、NAND快闪存储器单元等的数个库)。
存储器装置278可包含地址电路242以锁存通过输入/输出“I/O”电路244(例如，经由局部I/O线及全局I/O线被提供到外部ALU电路及DRAM DQ)经由I/O总线275(例如，数据总线及/或地址总线)提供的地址信号。可由行解码器246及列解码器272接收及解码地址信号以存取存储器阵列271。可使用感测电路270通过感测感测线上的电压及/或电流变化从存储器阵列271读取数据。感测电路270可读取及锁存来自存储器阵列271的一页(例如，行)数据。I/O电路244可用于经由I/O总线275与主机210进行双向数据通信。写入电路248可用于将数据写入到存储器装置278。控制器240解码由控制总线274从主机210提供的信号。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用于控制对存储器阵列271执行的操作，包含数据读取、数据写入及数据擦除操作。在各种实施例中，控制器240负责执行来自主机210的指令及定序对存储器阵列271的存取。控制器240可为状态机(例如，呈专用集成电路(ASIC)形式的硬件及/或固件)、定序器或某种其它类型的控制器。控制器240可通过控制起始时钟信号的位置及/或时间来控制例如时钟信号生成。举例来说，如本文更详细描述，控制器240可与移位寄存器通信，所述移位寄存器可包括数个感测放大器及/或计算组件以提供时钟信号来移位数据。
感测电路270可与存储器阵列271的感测线有间距地形成。举例来说，存储器阵列单元可具有特定单元大小(例如，4F2或6F2，其中“F”是对应于所述单元的特征大小)。在数个实施例中，对应于感测电路270的感测组件(例如，相应感测放大器与计算组件对)形成与阵列的感测线有相同的间距地形成且可经操作以执行各种计算功能。例如，如果感测线间距是3F，感测组件的晶体管就可安装在相同3F间距内。相比之下，与各种PIM系统的ALU电路相关联的装置(例如，逻辑门)可能不能与感测线有间距地形成，例如，与本发明的数个实施例相比，这可增加芯片大小及/或存储器密度。
因而，在数个实施例中，无需存储器阵列271及感测电路270外部的电路来执行计算功能，这是因为感测电路270可执行适当的逻辑运算以执行此类计算功能而无需使用外部处理资源。在数个实施例中，感测电路270可经操作为数个1位处理资源，其中耦合到存储器阵列271的相应列的感测组件用作相应1位处理元件。因此，感测电路270可用于至少在某一程度上互补及/或取代外部处理资源，例如主机210的ALU电路。
根据本发明的实施例可包括经由包括存储器单元阵列、耦合到所述阵列的感测电路及控制器的设备执行关于图1A到1C描述的将具有基于字节的对准的存储器分配重新对准到具有非基于字节的对准的存储器分配的过程，所述存储器单元阵列可类同于图2中所说明的存储器阵列271，所述感测电路可类同于图2中所说明的感测电路270，所述控制器可类同于图2中所说明的控制器240。控制器240可耦合到存储器阵列271。控制器240可经配置以操作感测电路270以移动存储于阵列中的基于字节的第一存储器元件的填充位及移动存储于阵列中的基于字节的第二存储器元件的数据位。因此，所述基于字节的第一存储器元件的数据位及所述基于字节的第二存储器元件的所述数据位中的一者可被存储于存储器阵列271中在物理上邻近的存储器单元中。控制器240可进一步经配置以操作感测电路270移动基于字节的存储器元件的填充位及基于字节的第二存储器元件的填充位及移动基于字节的第三存储器元件的数据位。因此，所述基于字节的第二存储器元件的不同数据位及所述基于字节的第三存储器元件的所述数据位的一者可被存储于存储器阵列271中在物理上邻近的存储器单元中。控制器240可经配置以操作感测电路270以在执行逻辑运算之后移动填充位及移动数据位，使得数据位中的一者与字节边界对准。
感测电路270可包含与存储器阵列271的一对互补感测线有间距的计算组件。控制器240可经配置以操作计算组件对存储于存储器阵列271中在物理上邻近的存储器单元中的数据位执行逻辑运算。
控制器可导致在无需由主机210进行任何额外动作的情况下执行重新对准存储器分配的过程。从主机210的角度，不会改变基于字节的存储器元件的对准。控制器240可导致在没有来自OS的输入及/或无需OS意识到存储器内部发生的对准操作的情况下执行对准操作。根据本发明，控制器240响应于对存储于多个基于字节的存储器元件中的数据执行逻辑运算的指令，可导致在存储器阵列271中的多个基于字节的存储器元件上执行对准操作，使得多个基于字节的存储器元件的数据位被存储于在物理上邻近的存储器单元中。控制器240可导致在对准操作之后对存储于存储器阵列271中的数据位执行逻辑运算。控制器240可导致在存储器阵列271中执行重新对准操作以在于存储器阵列271中执行逻辑运算之后将数据位返回到基于字节的对准。
存储器装置278可为PIM装置。感测电路270还可包括计算组件，其可类同于下文关于图3所描述的计算组件331。下文进一步描述实例感测电路270。例如，在数个实施例中，感测电路270可包括数个感测放大器及数个计算组件，其可用作且可在本文中称为累加器，且可用于执行逻辑运算(例如，对与互补数字线相关联的数据执行逻辑运算)。在至少一个实施例中，对应于计算组件的存储位置(例如，锁存器)可包括移位寄存器的至少一部分。
在数个实施例中，感测电路270可用于使用存储于存储器阵列271中的数据作为输入执行逻辑运算及将逻辑运算的结果存储回到存储器阵列271而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，各种计算功能可使用感测电路270执行且在感测电路270内执行而非由感测电路外部的处理资源执行(例如，由与主机210相关联的处理器及/或定位在存储器装置278上(例如，控制器240上或其它地方)的其它处理电路，例如ALU电路)(或与其相关联地)执行。
在各种先前方法中，与操作数相关联的数据(例如)可经由感测电路从存储器读取且经由I/O线(例如，经由局部I/O线及/或全局I/O线)被提供到外部ALU电路。外部ALU电路可包含数个寄存器且可使用操作数执行计算功能，且结果可经由I/O线被传送回到阵列。相比之下，在本发明的数个实施例中，感测电路270经配置以对存储于存储器阵列271中的数据执行逻辑运算及将结果存储回到存储器阵列271而无需启用耦合到感测电路270的I/O线(例如，局部I/O线)。感测电路270可与存储器阵列271的一对互补感测线有间距地形成。
因而，在数个实施例中，不需要存储器阵列271及感测电路270外部的电路来执行计算功能，这是因为感测电路270可执行适当的逻辑运算以执行此类计算功能而无需使用外部处理资源。因此，感测电路270可用于至少在某一程度上补充及/或取代此外部处理资源(或此外部处理资源的至少带宽消耗)。
然而，在数个实施例中，感测电路270可用于执行除了由外部处理资源(例如主机210)执行的逻辑运算外的逻辑运算(例如，执行指令)。例如，主机210及/或感测电路270可限于执行仅某些逻辑运算及/或某一数目个逻辑运算。
启用I/O线可包含启用(例如，接通)晶体管，其具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极。然而，实施例不限于不启用I/O线。例如，在数个实施例中，感测电路270可用于执行逻辑运算而无需启用阵列的列解码线；然而，局部I/O线可经启用以便将结果传送到合适的位置而非传送回到存储器阵列271(例如，传送到外部寄存器)。
图3是说明根据本发明的数个实施例的具有可选择逻辑运算选择逻辑的感测电路的示意图。图3展示耦合到相应互补感测线对305-1及305-2的数个感测放大器306及经由通过门307-1及307-2耦合到感测放大器306的对应数目个计算组件331。通过门307-1及307-2的栅极可受逻辑运算选择逻辑信号PASS控制。举例来说，逻辑运算选择逻辑313的输出可耦合到通过门307-1及307-2的栅极。计算组件331可与存储器阵列的一对互补感测线305-1及305-2有间距。
根据图3中说明的实施例，计算组件331可包括经配置以左移位及右移位数据值的可加载移位寄存器的相应级(例如，移位单元)。根据一些实施例，计算组件331可具有双向移位能力。根据本发明的各种实施例，计算组件331可包括经配置以在多个方向(例如右及左)上移位的可加载移位寄存器(例如，其中每一计算组件331用作相应移位级)。根据本发明的各种实施例，计算组件331可包括经配置以在一个方向上移位的可加载移位寄存器的相应级。可加载移位寄存器可耦合到互补感测线对305-1及305-2，其中每一级的节点“ST2”耦合到传递真数据值的感测线(例如，DIGIT(n))且其中每一级的节点“SF2”耦合到传递互补(例如，假)数据值的感测线(例如，DIGIT(n)_)。
根据一些实施例且如图3中说明，移位寄存器的每一计算组件331(例如，级)包括一对右移位晶体管381及386、一对左移位寄存器389及390及一对反相器387及388。信号“PHASE 1R”、“PHASE 2R”、“PHASE 1L”及“PHASE 2L”可施加到相应控制线382、383、391及392以与根据本文描述的实施例执行逻辑运算及/或移位数据相关联地启用/停用对应计算组件331的锁存器上的反馈。下文关于图4进一步描述移位数据(例如，从特定计算组件331到邻近计算组件331)的实例。
存储器单元可耦合到互补感测线对305-1及305-2中的每一者。计算组件331可经配置以在已如关于图1A到1C描述那样执行对准操作之后对存储于耦合到互补感测线对305-1及305-2的存储器单元中的数据值执行逻辑运算。
可加载移位寄存器的计算组件331包括：第一右移位晶体管381，其具有耦合到第一右移位信号控制线“PHASE 1R”382的栅极；及第二右移位晶体管386，其具有耦合到第二右移位信号控制线“PHASE 2R”383的栅极。可加载移位寄存器中的每一级的节点“ST2”耦合到第一反相器387的输入。节点“SF1”处的第一反相器387的输出耦合到第二右移位晶体管386的一个源极/漏极，且第二右移位晶体管386的另一源极/漏极耦合到节点“SF2”处的第二反相器388的输入。节点“ST1”处的第二反相器388的输出耦合到第一右移位晶体管381的一个源极/漏极，且第一右移位晶体管381的另一源极/漏极耦合到邻近计算组件331的在节点“ST2”处的第一反相器的输入。
感测放大器306可耦合到相应互补感测线对305-1及305-2，且对应计算组件331经由相应通过门307-1及307-2耦合到感测放大器306。通过门307-1及307-2的栅极可受可从逻辑运算选择逻辑(为清楚起见未展示)输出的相应逻辑运算选择逻辑信号“Passd”及“Passdb”控制。
第一左移位晶体管389耦合于一个可加载移位寄存器的节点“SF2”与对应于邻近计算组件331的可加载移位寄存器的节点“SF1”之间。第二左移位晶体管390的通道从节点“ST2”耦合到节点“ST1”。第一左移位晶体管389的栅极耦合到第一左移位信号控制线“PHASE 1L”391，且第二左移位晶体管390的栅极耦合到第二左移位信号控制线“PHASE 2L”392。
逻辑运算选择逻辑313包含交换门342以及控制通过门307-1及307-2及交换门342的逻辑。逻辑运算选择逻辑313包含四个逻辑选择晶体管：逻辑选择晶体管362，其耦合于交换晶体管342的栅极与“TF”信号控制线之间；逻辑选择晶体管352，其耦合于通过门307-1及307-2的栅极与“TT”信号控制线之间；逻辑选择晶体管354，其耦合于通过门307-1及307-2的栅极与“FT”信号控制线之间；及逻辑选择晶体管364，其耦合于交换晶体管342的栅极与“FF”信号控制线之间。逻辑选择晶体管362及352的栅极通过隔离晶体管350-1(具有耦合到“ISO”信号控制线的栅极)耦合到真感测线。逻辑选择晶体管364及354的栅极通过隔离晶体管350-2(也具有耦合到“ISO”信号控制线的栅极)耦合到互补感测线。图4说明与使用图3中展示的感测电路执行移位操作相关联的时序图。
相应互补感测线对305-1及305-2上的数据值可通过导致通过门307-1及307-2导通(例如通过导致“Passd”(未展示)控制信号转高)被加载到对应计算组件331(例如，可加载移位寄存器)中。经控制以具有连续性(例如，具有通过通道的电连续性)的栅极是导通的，且在本文可称为OPEN。经控制以不具有连续性的栅极被认为是不导通的，且在本文可称为CLOSED。例如，连续是指其中栅极是导通的低电阻状况。数据值可通过感测放大器306使对应计算组件331超功率(例如，覆写计算组件331中的现存数据值)及/或通过停用信号控制线“PHASE 1R”382及“PHASE 2R”383被加载到相应计算组件331。第一锁存器(例如，感测放大器)可经配置以在由第一锁存器提供且提供到第二锁存器的电流足以翻转第二锁存器时使第二锁存器(例如，计算组件)超功率。
感测放大器306可经配置以通过将互补感测线对305-1及305-2上的电压驱动到对应于数据值的最大电力供应电压(例如，将互补感测线对305-1及305-2驱动到轨)使计算组件331超功率，这可改变存储于计算组件331中的数据值。根据数个实施例，计算组件331可经配置以将数据值传递到互补感测线对305-1及305-2而无需将互补感测线对305-1及305-2的电压驱动到轨。因而，计算组件331可经配置以不使感测放大器306超功率。举例来说，来自计算组件331的互补感测线对305-1及305-2上的数据值将直到感测放大器被启用才会改变存储于感测放大器306中的数据值。
一旦数据值被加载到可加载移位寄存器的计算组件331中，真数据值通过第一反相器387与互补数据值分离。数据值可通过第一右移位晶体管381及第二右移位晶体管386的交替操作被右移位(例如，右移位到邻近计算组件331)，这可在第一右移位信号控制线“PHASE 1R”382及第二右移位信号控制线“PHASE 2R”383具有彼此异相(例如，非重叠交替的方波彼此异相180度)转高的周期性信号时实现。数据值可被锁存到可加载移位寄存器的对应计算组件331中，同时信号“PHASE 1R”保持为低且“PHASE 2R”保持为高以维持锁存于计算组件331中的数据值。
可对位群组执行旋转操作，例如基于字节的第一存储器元件的填充位及基于字节的第二存储器元件的数据位。基于字节的第一及第二存储器元件的位可被存储于耦合到存储器阵列的相同存取线(ROW X)的存储器单元中。举例来说，基于字节的每一存储器元件可被后填充且包括一填充位及七个数据位。填充位可类同于图1中说明的基于字节的第一存储器元件130的第一填充部分121。七个数据位可类同于图1中说明的基于字节的第二存储器元件132的第二数据部分122。
旋转操作可包含将填充位从ROW X中的第一存储器单元复制到耦合到不同存取线(ROW Y)但耦合到与第一存储器单元相同的感测线(相同列中)的第二存储器单元。可如下那样将填充位从第一存储器单元复制到第二存储器单元。信号可被施加到对应于ROW X的存取线以存取(例如，选择)第一存储器单元。接着，感测放大器306被启用，这响应于存储于第一存储器单元中的填充值将互补感测线305-1及305-2驱动到适当的轨电压(例如，VDD及GND)。接着，填充值被锁存于感测放大器306中。在填充位被锁存于感测放大器306中之后，其可通过启用感测放大器306及将信号施加到对应于ROW Y的存取线被传送到第二存储器单元。如上文描述，旋转操作可包含填充位的复制操作、移位操作及反向复制操作。将填充位从第一存储器单元复制到第二存储器单元包括旋转操作的第一复制操作。
在将填充位从第一存储器单元复制到第二存储器单元之后，填充位可右移位七次(对应于七个数据位)且被存储回到耦合到与耦合到第一及第二存储器单元的感测线不同的感测线的第三存储器单元中的ROW Y中。下文描述用于执行数个右移位的信令。而且，在将填充位从第一存储器单元复制到第二存储器单元之后，七个数据位可在ROW X内左移位一次(对应于一个填充位)。下文描述用于执行数个左移位的信令。在移位七个数据位之后，填充位可从ROW Y中的第三存储器单元被复制到耦合到与第三存储器单元相同(在相同列中)的感测线的ROW X中的第四存储器单元。将填充位从第三存储器单元复制到第四存储器单元包括上文描述的旋转操作的反向复制操作。
图4展示根据本发明的数个实施例的可与位的左移位相关联的信令。举例来说，所述信令可与位从计算组件331到邻近计算组件331的第一左移位相关联，如图3中说明。图4包含对应于可施加到图3中展示的对应信号控制线“PHASE 1R”382、“PHASE 2R”383、“PHASE1L”391及“PHASE 2L”392的信号的波形。
图4中展示的实例说明两个左移位使得存储于对应于列“n”的计算组件331中的值(例如，数据位或填充位)被左移位到对应于列“n-1”的计算组件331。在时间T0处，启用信号控制线“PHASE 2R”383及“PHASE 2L”392”。在时间T0处启用信号控制线“PHASE 2R”383及“PHASE 2L”392启用计算组件331的锁存器上的反馈，使得计算组件331中的值被锁存于其中。如展示，在时间T1处，信号控制线“PHASE 2R”383及“PHASE 2L”392被停用，这停用计算组件331的锁存器上的反馈，如上文描述。接着，在时间T2处启用信号控制线“PHASE 1L”391且在时间T3处停用信号控制线“PHASE 1L”391。启用信号控制线“PHASE 1L”391导致第一左移位晶体管389导通，这导致来自节点“SF1”的值向左移动到节点“SF2”。接着，在时间T4处启用信号控制线“PHASE 2L”392且在时间T5处停用信号控制线“PHASE 2L”392。启用信号控制线“PHASE 2L”392导致第二左移位晶体管390导通，这导致节点“ST2”处的值向左移动到节点“ST1”，借此完成从对应于列“n”的计算组件331到对应于列“n-1”的计算组件331的左移位。
上述序列(例如，启用/停用信号控制线“PHASE 1L”391且随后启用/停用信号控制线“PHASE 2L”392)可经重复以实现所要数目个左移位。例如，在此实例中，第二左移位通过在时间T6处启用信号控制线“PHASE 1L”391且在时间T7处停用信号控制线“PHASE 1L”391来执行。随后，在时间T8处启用信号控制线“PHASE 2L”392以完成第二左移位。在第二左移位之后，信号控制线“PHASE 2L”392保持被启用且信号控制线“PHASE 2R”383在时间T9处被启用，使得反馈被启用以将值锁存于计算组件331锁存器中。
尽管图4中未展示，但可执行数个右移位。为了执行第一右移位，在时间T2处启用信号控制线“PHASE 1R”382且在时间T3处停用信号控制线“PHASE 1R”382。启用信号控制线“PHASE 1R”382导致第一右移位晶体管381导通，这导致节点“SF1”处的值向右移动到右邻近计算组件331的节点“ST2”。接着，在时间T4处启用信号控制线“PHASE 2R”382且在时间T5处停用信号控制线“PHASE 2R”382。启用信号控制线“PHASE 2R”383导致第二右移位晶体管386导通，这导致来自节点“SF1”的值向右移动到右节点“SF2”，从而完成右移位。
上述序列(例如，启用/停用信号控制线“PHASE 1R”382且随后启用/停用信号控制线“PHASE 2R”383)可经重复以实现所要数目个右移位。例如，在此实例中，第二右移位通过在时间T6处启用信号控制线“PHASE 1R”382且在时间T7处停用信号控制线“PHASE 1R”382来执行。随后，在时间T8处启用信号控制线“PHASE 2R”383以完成第二右移位。在第二右移位之后，信号控制线“PHASE 1R”382保持被停用，信号控制线“PHASE 2R”383保持被启用，且信号控制线“PHASE 2L”383(例如，在时间T9处)被启用，使得反馈被启用以将值锁存于计算组件331锁存器中。
尽管本文已说明及描述特定实施例，所属领域的一般技术人员应了解，实现相同结果计算的布置可代替展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调试或变化。应理解，以说明性方式且非限制性方式进行上文描述。所属领域的技术人员在审阅上文描述之后应明白上文实施例的组合及本文未明确描述的其它实施例。本发明的一或多个实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求有权获得的等效物完整范围确定本发明的一或多个实施例的范围。
在前述具体实施方式中，出于简化本发明的目的，一些特征被一起分组在单个实施例中。本发明的此方法不应被解译为反映本发明的所揭示实施例必须使用比每一权利要求中明确所述的更多的特征的意图。而是，如所附权利要求书反映，本发明标的物在于少于所揭示单个实施例的所有特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求书自身独立作为单独实施例。

Claims (16)

1.一种用于存储器对准的方法，其包括：
对从基于字节的对准到非基于字节的对准的存储器分配(136)的基于字节的第一存储器元件(130)及基于字节的第二存储器元件(132)执行对准操作，
其中所述基于字节的第一及第二存储器元件各自包含具有至少一个数据位(120、122)及至少一个填充位(122、123)的至少一个字节，
其中所述基于字节的对准包含所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)在所述存储器分配的字节边界处在逻辑上邻近于所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)，且
其中所述非基于字节的对准包含：
在逻辑上邻近于所述基于字节的第二存储器元件(132)的所述至少一个填充位(123)的所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)；
在不同于字节边界的所述存储器分配(136)的位置处在逻辑上邻近于所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)的所述基于字节的第一存储器元件(130)的所述至少一个数据位(120)；
将逻辑上邻近的位存储在存储器单元阵列(271)的物理上邻近的存储器单元中。
2.根据权利要求1所述的方法，其中执行所述对准操作包括对所述基于字节的第一存储器元件(130)的所述至少一个填充位(120)及所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)执行旋转操作。
3.根据权利要求2所述的方法，其中执行所述旋转操作包括响应于所述基于字节的第一及第二存储器元件被后填充，对所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)及所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)执行左旋转操作。
4.根据权利要求2所述的方法，其中执行所述旋转操作包括响应于所述基于字节的第一及第二存储器元件被前填充，对所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)及所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)执行右旋转操作。
5.根据权利要求2所述的方法，其中执行所述旋转操作进一步包括将所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)移位等于所述基于字节的第一存储器元件(130)的填充位(121)数量的位数量。
6.根据权利要求1到5中任一权利要求所述的方法，其进一步包括对基于字节的第三存储器元件(134)执行所述对准操作使得：
所述基于字节的第二存储器元件(132)的所述至少一个填充位(123)在逻辑上邻近所述基于字节的第三存储器元件(134)的填充位(125)；且
所述基于字节的第三存储器元件(134)的数据位(124)在逻辑上邻近所述基于字节的第二存储器元件(132)的不同数据位(122)。
7.根据权利要求1到5中任一权利要求所述的方法，其进一步包括对基于字节的第三存储器元件执行所述对准操作使得：
所述基于字节的第二存储器元件(132)的不同填充位(123)在逻辑上邻近所述基于字节的第三存储器元件(134)的填充位(125)；且
所述基于字节的第三存储器元件(134)的数据位(124)在逻辑上邻近所述基于字节的第二存储器元件(132)的不同数据位(122)。
8.根据权利要求7所述的方法，其中执行所述对准操作包括：
对所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)及所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)执行第一旋转操作；及
对所述基于字节的第一及第二存储器元件(130、132)的所述填充位(121、123)及所述基于字节的第三存储器元件(134)的所述数据位(124)执行第二旋转操作。
9.根据权利要求8所述的方法，其中执行所述第二旋转操作进一步包括将所述基于字节的第三存储器元件(134)的所述数据位(124)移位等于所述基于字节的第一及第二存储器元件(130、132)的所述填充位(121、123)的总数量的位数量。
10.根据权利要求1到5中任一权利要求所述的方法，其进一步包括在执行所述对准操作之后经由耦合到所述阵列(271)的感测电路(270)对所述基于字节的第一及第二存储器元件(130、132)的所述数据位(120、122)执行逻辑运算。
11.根据权利要求10所述的方法，其进一步包括在执行所述逻辑运算之后执行重新对准操作以将所述基于字节的第一及第二存储器元件(130、132)的所述数据位(120、122)返回到所述基于字节的对准。
12.一种用于存储器对准的设备，其包括：
存储器单元阵列(271)；
感测电路(270)，其耦合到所述阵列；及
控制器(240)，其耦合到所述阵列，其中所述控制器经配置以操作所述感测电路以：
移动包含具有存储于所述阵列中的至少一个数据位(120)及至少一个填充位(121)的至少一个字节的存储器分配(136)的基于字节的第一存储器元件(130)的填充位；及
移动包含具有存储于所述阵列中的至少一个数据位(122)及至少一个填充位(123)的至少一个字节的所述存储器分配的基于字节的第二存储器元件(132)的数据位，使得所述基于字节的第一及第二存储器元件(130、132)的对准从基于字节的对准转变成非基于字节的对准，
其中在所述基于字节的对准中，所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)在所述存储器分配的字节边界处在逻辑上邻近于所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)，且
其中在所述非基于字节的对准中，所述基于字节的第一存储器元件(130)的所述至少一个数据位(120)和所述基于字节的第二存储器元件(132)的所述至少一个数据位(122)在除字节边界之外的所述存储器分配的位置处在逻辑上邻近，并被存储于所述阵列的在物理上邻近的存储器单元中。
13.根据权利要求12所述的设备，其中所述控制器(240)进一步经配置以操作所述感测电路(270)以：
移动所述基于字节的第一存储器元件(130)的所述至少一个填充位(121)及所述基于字节的第二存储器元件(132)的填充位(123)；及
移动基于字节的第三存储器元件(134)的数据位(124)，使得所述基于字节的第二存储器元件(132)的不同数据位及所述基于字节的第三存储器元件(134)的所述数据位(124)中的一者被存储于所述阵列(271)的在物理上邻近的存储器单元中。
14.根据权利要求12到13中任一权利要求所述的设备，其中所述感测电路(270)包括计算组件(331)，其与所述阵列(271)的一对互补感测线(305-1、305-2)有间距。
15.根据权利要求12到13中任一权利要求所述的设备，其中所述控制器(240)进一步经配置以操作所述感测电路(270)的计算组件(331)对存储于所述阵列(271)的在物理上邻近的存储器单元中的所述数据位(120、122、124)执行逻辑运算。
16.根据权利要求12到13中任一权利要求所述的设备，其中所述控制器(240)进一步经配置以：
在使用所述感测电路执行逻辑运算之后，操作所述感测电路(270)执行以下操作：
移动所述填充位(121、123、125)；及
移动所述数据位(120、122、124)，使得所述数据位中的一者与所述字节边界对准。
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