CN110175133B - 存储装置及其操作方法 - Google Patents

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Abstract

本发明可以提供一种存储装置及其操作方法。一种操作存储器控制器的方法，其中存储器控制器被包括在用于处理取消映射请求的存储装置中，可包括从主机接收取消映射请求，该取消映射请求用于请求删除取消映射地址的地址映射信息；将取消映射地址和预先存储的取消映射模式数据存储在随机存取存储器(RAM)中；以及响应于输入的针对取消映射地址的读取请求，将取消映射模式数据输出至主机。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2018年2月21日提交的申请号为10-2018-0020726的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储装置以及操作该存储装置的方法。
背景技术
存储装置在诸如计算机、智能电话或平板电脑的主机装置的控制下存储数据。存储装置的示例包括将数据存储在磁盘中的硬盘驱动器(HDD)以及将数据存储在半导体存储器，特别是非易失性存储器中的固态硬盘(SSD)或存储卡。
存储装置可以包括存储数据的存储器装置以及控制将数据存储在存储器装置中的存储器控制器。存储器装置可以是易失性存储器或非易失性存储器。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。
发明内容
本公开的各个实施例涉及一种存储装置以及操作该存储装置的方法，该存储装置处理取消映射请求。
本公开的实施例可以提供一种操作存储器控制器的方法。该方法可以包括：从主机接收取消映射请求，该取消映射请求用于请求删除取消映射地址的地址映射信息，将取消映射地址和预先存储的取消映射模式数据存储在随机存取存储器(RAM)中，并且响应于正被输入的针对取消映射地址的读取请求，将取消映射模式数据输出至主机。
本公开的实施例可以提供一种操作存储器控制器的方法，该存储器控制器包括写入高速缓存缓冲器，该写入高速缓存缓冲器以地址的输入顺序单独地存储输入的写入请求中的写入地址以及输入的取消映射请求中的取消映射地址。该方法可以包括，从主机接收读取请求，并且当读取请求中的逻辑块地址与取消映射地址中的任意一个相同时，将存储在写入高速缓存缓冲器中的取消映射模式数据输出至主机，其中响应于取消映射请求，取消映射模式数据被与取消映射地址一起存储。
本公开的实施例可以提供一种存储器控制器。存储器控制器可以包括写入高速缓存缓冲器，其被配置成临时存储从主机输入的写入请求中包括的写入地址和写入数据；以及控制器，其被配置成响应于来自主机的取消映射请求，将取消映射地址和预先存储的取消映射模式数据存储在写入高速缓存缓冲器中，其中取消映射请求用于请求删除取消映射地址的地址映射信息。
本公开的实施例可以提供一种存储器控制器。存储器控制器可以包括写入高速缓存缓冲器，其被配置成以地址的输入顺序单独地存储从主机输入的写入请求中的写入地址以及从主机输入的取消映射请求中的取消映射地址，以及控制器，其被配置成响应于从主机接收的、针对作为取消映射地址的逻辑块地址的读取请求，将存储在写入高速缓存缓冲器中的取消映射模式数据输出至主机，其中响应于输入的取消映射请求，取消映射模式数据被与取消映射地址一起存储在写入高速缓存缓冲器中。
本公开的实施例可以提供一种存储器系统。存储器系统可以包括存储器装置；缓冲器，其被配置成缓冲与写入命令相对应的写入地址和写入数据以及与取消映射命令相对应的取消映射地址和取消映射数据；以及控制器，其被配置成：控制存储器装置根据所缓冲的地址存储所缓冲的数据，生成逻辑到物理(L2P)地址映射信息和物理到逻辑(P2L)地址映射信息，并且响应于读取命令，在缓冲器中然后在地址映射信息中搜索读取地址，以根据读取地址从缓冲器和存储装置中的一个读取数据；其中取映射数据是预定的并且对于读取命令的提供者是已知的。
附图说明
图1是示出根据本公开的实施例的存储装置的框图。
图2是示出根据本公开的实施例的存储器控制器处理取消映射请求的方法的示图。
图3是用于解释存储在图2的写入高速缓存缓冲器中的数据的示图。
图4是示出根据本公开的实施例的P2L映射的示图。
图5是示出根据本公开的实施例的L2P映射的示图。
图6是描述根据本公开的实施例的存储器控制器的操作的流程图。
图7是描述根据本公开的实施例的存储器控制器的操作的流程图。
图8是示出图1的存储器装置的结构的示图。
图9是示出图8的存储器单元阵列的实施例的示图。
图10是示出图9的存储块BLK1到BLKz的任意一个存储块BLKa的示例性配置的电路图。
图11是示出图9的存储块BLK1至BLKz的任意一个存储块BLKb的示例性配置的电路图。
图12是示出包括在图8的存储器单元阵列110中的多个存储块BLK1至BLKz的任意一个存储块BLKc的示例性配置的电路图。
图13是示出图1的存储器控制器200的实施例的示图。
图14是示出可以应用根据本公开的实施例的存储装置的存储卡系统的框图。
图15是示出可以应用根据本公开的实施例的存储装置的固态硬盘(SSD)系统的示例的框图。
图16是示出可以应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
本说明书中提供的具体结构性或功能性描述涉及本公开的公开实施例。然而，本发明不限于所公开的实施例。
相反，本发明的各方面可以不同于本文所示出或描述的来配置或布置。因此，本发明应被解释为涵盖不脱离本公开的精神和技术范围的修改、等同方案或替代方案。而且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定是针对相同的实施例。
将理解的是，虽然本文可以使用术语“第一”和/或“第二”来标识各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与其他具有相同或相似名称的另一元件进行区分。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以称为第一元件。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，该元件可直接联接或连接到其它元件，或者可存在一个或多个中间元件。相反，应该理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。其他解释元件之间的关系的表达，诸如“在......之间”、“直接在......之间”、“与......相邻”或“直接相邻”应以相同的方式解释。
本文使用的术语是为了描述特定实施例的目的，而不是意在限制。在本公开中，除非上下文另有明确说明，否则单数形式旨在包括复数形式，反之亦然。将进一步理解的是，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其说明所陈述特征、整数、步骤、操作、元件、组件和/或它们的组合的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合的存在或添加。
除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员所通常理解的含义相同的含义。将进一步理解的是，本文使用的术语应当被解释为具有与其在本说明书和相关技术语境中的含义一致的含义，并且将不以理想化或过于形式化的意义来解释，除非本文中明确地这样定义。
可以省略对本领域技术人员公知的功能和结构的详细描述，以避免使本公开的主题模糊。省略不必要的描述以使本公开的主题清楚。
现在将参照附图更全面地描述本公开的各种实施例，附图中示出了本公开的优选实施例，使得本领域技术人员可以容易地实施本发明。
图1是示出根据本公开的实施例的存储装置的框图。
参照图1，存储装置50可以包括存储器装置100和存储器控制器200。
存储装置50可以是在主机300的控制下存储数据的装置，诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板电脑或车载信息娱乐系统。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每个存储块可以包括多个存储器单元。单个存储块可以包括多个页面。在实施例中，每个页面可以是将数据存储在存储器装置100中的单位或者读取存储在存储器装置100中的数据的单位。存储块可以是擦除数据的单位。
存储器装置100可在存储器控制器200的控制下顺序地或随机地将数据存储在存储块中。在实施例中，存储器装置100可采取许多替代形式，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移力矩RAM(STT-RAM)。
在实施例中，存储器装置100可以被实施为三维(3D)阵列结构。本公开不仅可以应用于电荷存储层由导电浮栅(FG)形成的闪速存储器装置，还可以应用于电荷存储层由绝缘层形成的电荷俘获闪存(CTF)存储器装置。
存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问由地址选择的存储器单元阵列的区域。即，存储器装置100对由地址选择的区域执行与命令相对应的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址选择的区域中的数据。
存储器控制器200可以包括控制部件210、随机存取存储器(RAM)220，主机接口230和存储器控制部件240。
控制部件210可被实施为中央处理单元(CPU)，诸如微控制器单元(MCU)。控制部件210可以使用电路、逻辑、代码或其组合来实施，并且可以控制包括控制部件210的存储装置50的全部操作。当电力被供应至存储装置50时，控制部件210可以运行固件(FW)。当存储器装置100是闪速存储器装置时，控制部件210可以运行诸如闪存转换层(FTL)的固件来控制主机300和存储器装置100之间的通信。
控制部件210可以将从主机300接收的请求中的逻辑块地址(LBA)转换为物理块地址(PBA)。逻辑块地址(LBA)可以是主机300的扇区地址。物理块地址(PBA)可以是与存储器装置100中的存储器单元阵列的特定区域相对应的地址。
控制部件210可以控制存储器装置100，使得响应于从主机300接收的请求执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、物理块地址(PBA)和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址(PBA)。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址(PBA)。
在实施例中，控制部件210可以在不从主机300接收请求的情况下自主地生成编程命令、地址和数据，并且可以将编程命令、地址和数据送至存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供至存储器装置100，以便执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
随机存取存储器(RAM)220可被实施为动态RAM(DRAM)或静态RAM(SRAM)。
RAM 220可以用作控制部件210的工作存储器、高速缓冲存储器或缓冲存储器。在实施例中，RAM 220可以存储由控制部件210运行的固件(FW)。在各种实施例中，固件(FW)也可以被存储在存储器装置100中。RAM 220可以存储由控制部件210处理的数据片段。
在实施例中，控制部件210可以生成或管理地址映射以便将LBA转换为PBA，该地址映射指示关于逻辑块地址(LBA)和物理块地址(PBA)之间的地址映射的信息。在实施例中，地址映射可以包括物理到逻辑(P2L)映射和逻辑到物理(L2P)映射。
可以基于物理块地址(PBA)来创建P2L映射。可以通过使用物理块地址(PBA)作为索引(IDX)来创建P2L映射。P2L映射可以包括关于与索引(IDX)相对应的逻辑块地址(LBA)的信息。在实施例中，可以为存储器装置100中的多个存储块中的每个尚未完成数据存储的开放块创建P2L映射。
可以基于逻辑块地址(LBA)来创建L2P映射。即，可以通过使用逻辑块地址(LBA)作为索引(IDX)来创建L2P映射。L2P映射可以包括关于与索引(IDX)相对应的物理块地址(PBA)的信息。
P2L映射和L2P映射可以具有相同的地址映射信息。即，通过参考P2L映射获取的地址映射信息可以与通过参考L2P映射获取的地址映射信息相同。为了使P2L映射与L2P映射匹配，可以基于P2L映射来更新L2P映射。
在实施例中，RAM 220可以存储P2L映射和L2P映射。在各种实施例中，P2L映射可以被存储在SRAM中，并且L2P映射可以被存储在DRAM中。可选地，地址映射信息可以被存储在存储器装置100中。
主机接口230可以将主机300与存储装置50接口连接。在实施例中，主机接口230可以使用诸如下列的各种通信方法中的至少一种与主机300通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
根据与主机300的主机接口通信方法，存储装置50可以被配置成各种类型的存储装置中的任意一种。例如，存储装置50可以被实施为各种类型的存储装置中的任意一种，例如固态硬盘(SSD)，诸如MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或微型MMC的多媒体卡，诸如SD、迷你-SD或微型-SD的安全数字卡，通用存储总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡式存储装置，外围组件互连(PCI)卡式存储装置，高速PCI(PCI-E)卡式存储装置，标准闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以诸如下列的各种类型的封装形式中的任意一种制造：堆叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储器控制部件240可以在控制部件210的控制下控制存储器装置100。存储器控制部件240也可以被称为“存储器接口”。存储器控制部件240可以将控制信号提供至存储器装置100。控制信号可以包括用于控制存储器装置100的命令、地址、控制信号等。存储器控制部件240可以将数据提供至存储器装置100或者可以被提供有来自存储器装置100的数据。
主机300可以将取消映射请求提供至存储装置50，使得在必要时删除特定逻辑块地址(LBA)或映射到特定逻辑块地址(LBA)的物理块地址(PBA)。由主机300提供至存储装置50的取消映射请求可以包括取消映射命令和取消映射地址，该取消映射地址是地址映射信息待被删除的逻辑块地址(LBA)。
存储装置50可以响应于取消映射请求，从地址映射(即，P2L映射和L2P映射)中删除取消映射地址的地址映射信息。删除地址映射信息可以表示解除取消映射地址和与该取消映射地址相对应的物理块地址(PBA)之间的映射关系。在实施例中，当删除地址映射信息时，存储在相应的物理块地址(PBA)处的数据可以被视为无效数据。
图2是示出根据本公开的实施例的存储器控制器200处理取消映射请求的方法的示图。
参照图1和图2，存储器控制器200可以从主机300接收写入请求。从主机300接收的写入请求可以包括写入数据以及待存储在存储器装置100中的写入数据的逻辑块地址(LBA)。
控制部件210可以将包括在所接收写入请求中的逻辑块地址(LBA)和写入数据存储在写入高速缓存缓冲器中。写入高速缓存缓冲器可以被包括在上面参照图1描述的RAM220中。在实施例中，写入高速缓存缓冲器可被实施为静态随机存取存储器(SRAM)。
当使用了写入高速缓存缓冲器的全部存储空间时，即当写入高速缓存缓冲器中未剩余可用空间时，控制部件210可以将存储在写入高速缓存缓冲器中的数据存储在存储器装置100中。可选地，控制部件210可以响应于从主机300接收的清除(flush)请求，将存储在写入高速缓存缓冲器中的数据存储在存储器装置100中的存储块中。
根据本公开的实施例，当从主机300接收到取消映射请求时，控制部件210可以将所接收的取消映射请求中的取消映射地址、指示相应的请求是取消映射请求的标记以及预先存储的取消映射模式数据存储在写入高速缓存缓冲器中。
在实施例中，取消映射模式数据可以是根据存储装置50的类型而预定义的模式数据。取消映射模式数据可以预先被存储在RAM 220或存储器装置100中。
图2(a)中的写入高速缓存缓冲器存储与写入请求有关的数据片段。在如图2(a)所示的写入高速缓存缓冲器的状态中，在写入请求被存储在写入高速缓存缓冲器中的同时，从主机300接收到取消映射请求。
图2(b)中的写入高速缓存缓冲器指示了接收到与取消映射请求有关的数据的状态。控制部件210可以将所接收的取消映射请求中的取消映射地址、指示相应的请求是取消映射请求的标记以及预先存储的取消映射模式数据存储在写入高速缓存缓冲器中。此处，取消映射地址可以是地址映射信息待被删除的逻辑块地址(LBA)。
图2(c)中的写入高速缓存缓冲器顺序地接收来自主机300的写入请求和取消映射请求，并且充满写入请求和取消映射请求。响应于从主机300接收的清除请求，存储在写入高速缓存缓冲器中的数据可以通过控制部件210而被存储在存储器装置100的存储块中。
将参照图3至图5详细描述根据本公开的实施例的处理取消映射请求的方法。
图3是用于解释存储在图2的写入高速缓存缓冲器中的数据的示图。
参照图3，写入高速缓存缓冲器可以存储与输入的写入请求或取消映射请求有关的数据。例如，写入高速缓存缓冲器可以存储输入的写入请求或取消映射请求中的逻辑块地址(LBA)、待被存储的数据DATA以及指示相应的请求是取消映射请求的标记。
根据存储在写入高速缓存缓冲器中的数据，对LBA1、LBA3、LBA7、LBA0、LBA9和LBA6的请求可以是写入请求。对LBA4和LBA8的请求可以是取消映射请求。
详细地，LBA1可以是对普通数据1的写入请求中的逻辑块地址。LBA3可以是对普通数据2的写入请求中的逻辑块地址，并且LBA7可以是对普通数据3的写入请求中的逻辑块地址。LBA0可以是对普通数据4的写入请求中的逻辑块地址，并且LBA9可以是对普通数据5的写入请求中的逻辑块地址。LBA6可以是对普通数据6的写入请求中的逻辑块地址。
LBA4和LBA8可以是取消映射请求中的取消映射地址。因此，与LBA1、LBA3、LBA7、LBA0、LBA9和LBA6相对应的标记可以处于释放状态。相反，与LBA4和LBA8相对应的标记可以处于设置状态。存储在写入高速缓存缓冲器中的每个标记指示相应的请求是否是取消映射请求。例如，设置标记指示相应的请求是取消映射请求(UNMAP)。
从主机300接收的取消映射请求包括取消映射命令和取消映射地址，该取消映射地址是地址映射信息待被删除的逻辑块地址(LBA)。
因此，当将与取消映射请求有关的数据存储在写入高速缓存缓冲器中时，存储器控制器可以将预先存储的取消映射模式数据(UNMAPDATA)存储在写入高速缓存缓冲器中。在实施例中，取消映射模式数据(UNMAP DATA)可以是根据存储装置的类型而预定义的模式数据。取消映射模式数据可以预先被存储在上面参照图1描述的RAM 220或存储器装置100中。
在实施例中，虽然存储在写入高速缓存缓冲器中的取消映射地址彼此不同，但是其取消映射模式数据片段可以彼此相同。即，对于所有的取消映射地址，取消映射模式数据可以是相同的。
图4是示出根据本公开的实施例的P2L映射的示图。
图5是示出根据本公开的实施例的L2P映射的示图。
参照图4和图5，数据被存储在存储块BLK1、BLK2和BLKx中，每个存储块包括五个页面P1到P5，并且在存储块中处理取消映射请求。但是，这种配置只是示例；应用本公开的存储块的数量或每个存储块中的页面的数量不受图4和图5的实施例的限制。
可以响应于从主机300接收的清除请求来处理存储在写入高速缓存缓冲器中的数据片段。图4示出当存储在写入高速缓存缓冲器中的数据片段被存储在存储器装置100中时，基于P2L映射来映射地址的情况。
参照图4，可以基于物理块地址(PBA)来创建P2L映射。可以通过使用物理块地址(PBA)作为索引(IDX)来创建P2L映射。P2L映射可以包括关于与索引(IDX)相对应的逻辑块地址(LBA)的信息。在实施例中，P2L映射可以包括指示相应的请求是取消映射请求的标记。当标记处于设置状态(UNMAP状态)时，它可能表示相应的请求是取消映射请求，而当标记处于释放状态(MAP状态)时，它可能表示相应的请求不是取消映射请求。
基于P2L映射，LBA1被映射到第一存储块BLK1的第一页面P1，LBA3被映射到第一存储块BLK1的第二页面P2，LBA7被映射到第一存储块BLK1的第四页面P4，LBA0被映射到第一存储块BLK1的第五页面P5。此外，LBA9被映射到第二存储块BLK2的第一页面P1，LBA6被映射到第二存储块BLK2的第二页面P2，LBA2被映射到第二存储块BLK2的第四页面P4，LBA5被映射到第二存储块BLK2的第五页面P5。
上面参照图1描述的存储器控制器200可以控制存储器装置100，使得通过P2L映射中的地址映射，与写入请求相对应的写入数据被存储在相应的物理块地址(PBA)处。
LBA4可以被映射到第一存储块BLK1的第三页面P3，并且LBA8可以被映射到第二存储块BLK2的第三页面P3。但是，由于请求的标记处于设置状态(UNMAP状态)，因此可以看出针对相应LBA的请求是取消映射请求。因此，对于相应的LBA，存储在写入高速缓存缓冲器中的数据可以是取消映射模式数据。
存储器控制器200可以基于P2L映射对LBA4和LBA8执行地址映射，但是可能实际上并不将数据存储在被映射到LBA4和LBA8的PBA处。
参照图5，可以基于逻辑块地址(LBA)来创建L2P映射。即，可以通过使用逻辑块地址(LBA)作为索引(IDX)来创建L2P映射。L2P映射可以包括关于与索引(IDX)相对应的物理块地址(PBA)的信息。
P2L映射和L2P映射可以具有相同的地址映射信息。即，通过参考P2L映射获取的地址映射信息可以与通过参考L2P映射获取的地址映射信息相同。为了使P2L映射与L2P映射匹配，可以基于P2L映射来更新L2P映射。
参照图5，当基于P2L映射来更新L2P映射时，存储器控制器200可以处理针对LBA4和LBA8的取消映射请求，其中在LBA4和LBA8处，图4的P2L映射的标记处于设置状态(UNMAP状态)。详细地，当更新L2P映射时，存储器控制器200可以删除与P2L映射的标记处于设置状态(UNMAP状态)的LBA相对应的物理地址。
图6是示出根据本公开的实施例的存储器控制器200的操作的流程图。
参照图6，结合图1，在步骤S601中，存储器控制器200可以从主机300接收请求。在实施例中，该请求可以是写入请求、读取请求或取消映射请求中的任意一个。
在步骤S603中，存储器控制器200可以确定所接收请求是否是取消映射请求。当在步骤S601中的所接收请求是取消映射请求时(即，步骤S603处为“是”)，进程进行至步骤S605，而当所接收请求不是取消映射请求时(即，步骤S603处为“否”)，进程进行至步骤S607。
在步骤S605中，存储器控制器200可以生成取消映射数据。取消映射数据可以是上述的取消映射模式数据。详细地，取消映射模式数据可以是根据包括存储器控制器200的存储装置的类型而预定义的模式数据。取消映射模式数据可以预先被存储在RAM 220或存储器装置100中。
在步骤S607中，存储器控制器200可以确定所接收请求是否是写入请求。当在步骤S601中的所接收请求是写入请求时(即，在步骤S607处为“是”)，进程进行至步骤S609，而当所接收请求不是写入请求时(即，在步骤S607处为“否”)，进程进行至步骤S611。
在步骤S609中，当所接收请求是取消映射请求时，存储器控制器200可以将取消映射地址、指示相应的请求是取消映射请求的标记，以及生成的取消映射数据存储在写入高速缓存缓冲器中。
在步骤S609中，当所接收请求是写入请求时，存储器控制器200可以将写入请求中的LBA、写入数据以及指示与该LBA相对应的请求不是取消映射请求的标记存储在写入高速缓存缓冲器中。
在步骤S611中，当从主机接收的请求既不是取消映射请求也不是写入请求时，因为所接收请求是读取请求，所以存储器控制器200可以处理所接收请求。
下面将参照图7详细描述处理读取请求的方法，图7是描述根据本公开的实施例的存储器控制器200的操作的流程图。
图7示出了存储器控制器200处理读取请求的的操作。参照图7，在步骤S701中，存储器控制器可以从主机接收读取请求。
读取请求可以包括存储器控制器200所需的逻辑块地址(LBA)。存储器控制器200可以搜索与读取请求中的LBA相对应的数据，以便将与LBA相对应的数据输出至主机300。详细地，与读取请求中的LBA相对应的数据可以处于该数据已经被存储在存储器装置100中的状态，或者处于该数据被输入到存储器控制器200的写入高速缓存缓冲器而未存储在存储器装置100中的状态。
当与读取请求中的LBA相对应的数据已经被存储在存储器装置100中时，LBA将被存储在P2L映射或L2P映射中。可选地，当与读取请求中的LBA相对应的数据处于该数据被输入到存储器控制器200的写入高速缓存缓冲器中的状态时，相应的LBA将被存储在写入高速缓存缓冲器中。
在步骤S703中，存储器控制器200可以搜索写入高速缓存缓冲器以确定读取请求中的LBA是否被存储在写入高速缓存缓冲器中。
在步骤S705中，存储器控制器200可以确定在写入高速缓存缓冲器中是否找到读取请求中的LBA。如果在写入高速缓存缓冲器中找到读取请求中的LBA(即，在步骤S705处为“是”)，则存储器控制器200进行至可以输出存储在写入高速缓存缓冲器中的数据的步骤S713。当在写入高速缓存缓冲器中未找到读取请求中的LBA(即，在步骤S705处为“否”)时，存储器控制器200进行至步骤S707。
在步骤S707中，存储器控制器200可以搜索P2L映射表以确定读取请求中的LBA是否被存储在P2L映射表中。
在步骤S709中，存储器控制器200可以确定在P2L映射表中是否找到读取请求中的LBA。如果在P2L映射表中找到读取请求中的LBA(即，在步骤S709处为“是”)，则存储器控制器200进行至步骤S713，其中在该步骤S713中，可以使用P2L映射表，根据读取请求中的LBA的地址映射信息来获取PBA，并且可以读取在相应的PBA中存储的数据。存储器控制器200可以将读取的数据输出至主机300。当在P2L映射表中未找到读取请求中的LBA(即，在步骤S709处为“否”)时，存储器控制器200进行至步骤S711。
在步骤S711中，存储器控制器200可以在L2P映射表中搜索读取请求中的LBA。此后，存储器控制器200进行至步骤S713。存储器控制器200可以使用L2P映射表，根据读取请求中的LBA的地址映射信息来获取PBA，并且可以读取存储在PBA中的数据。存储器控制器200可以将读取的数据输出至主机300。
根据本公开的实施例，当从主机300接收到取消映射请求时，存储器控制器200可以将取消映射地址、指示相应的请求是取消映射请求的标记以及预先存储的取消映射模式数据存储在写入高速缓存缓冲器中。因此，当在取消映射请求被存储在写入高速缓存缓冲器中的状态下，接收到对取消映射请求中的取消映射地址的读取请求时，存储器控制器200可以以与响应于典型读取请求相同的方式，响应于该读取请求来输出在写入高速缓存缓冲器中存储的取消映射模式数据。即，存储器控制器200可以在没有确定读取请求中的LBA是否是取消映射地址的情况下，以与响应于典型读取请求相同的方式，响应于该读取请求来输出在写入高速缓存缓冲器中存储的取消映射模式数据。
图8是示出图1的存储器装置100的结构的示图。
参照图8，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接至地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接至读取和写入电路123。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元。联接至相同字线的存储器单元被定义为单个页面。即，存储器单元阵列110由多个页面组成。在实施例中，多个存储块BLK1至BLKz中的每一个可以包括一个或多个虚拟单元，一个或多个虚拟单元可以串联地联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的存储器单元中的每一个可以被实施为能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)，或能够存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123以及数据输入/输出电路124。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，使得执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施例中，字线可以包括正常字线和虚拟字线。在实施例中，行线RL还可以包括管道选择线。
地址解码器121被配置成在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置成解码所接收地址ADDR的块地址。地址解码器121响应于解码的块地址从存储块BLK1至BLKz中选择至少一个存储块。地址解码器121被配置成解码所接收地址ADDR的行地址。地址解码器121可以响应于所解码的行地址，通过将从电压发生器122供应的电压施加到至少一个字线WL来选择所选择存储块的至少一个字线。
在编程操作期间，地址解码器121可以将编程电压施加到所选择字线，并将电平低于编程电压的电平的通过电压施加到未选择字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择字线，并将高于验证电压的验证通过电压施加到未选择字线。
在读取操作期间，地址解码器121可将读取电压施加到所选择字线，并将高于读取电压的通过电压施加到未选择字线。
在实施例中，可以基于存储块对存储器装置100执行擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并响应于解码的块地址来选择单个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择存储块联接的字线。
在实施例中，地址解码器121可以被配置成解码所接收地址ADDR的列地址。解码的列地址(DCA)可以被传输至读取和写入电路123。在示例性实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压发生器122被配置成使用提供至存储器装置100的外部供应电压来生成多个电压。电压发生器122在控制逻辑130的控制下操作。
在实施例中，电压发生器122可以通过调节外部供应电压来生成内部供应电压。由电压发生器122生成的内部供应电压用作存储器装置100的操作电压。
在实施例中，电压发生器122可以使用外部供应电压或内部供应电压生成多个电压。电压发生器122可以被配置成生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压、多个选择读取电压以及多个取消选择(unselect)读取电压。
例如，电压发生器122可以包括用于接收内部供应电压的多个泵送电容器(pumping capacitors)，并且可以在控制逻辑130的控制下通过选择性地激活泵送电容器来生成多个电压。
所生成的电压可以由地址解码器121被供应至存储器单元阵列110。
读取和写入电路123包括第一至第m页面缓冲器PB1至PBm，第一至第m页面缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm联接至存储器单元阵列110。第一至第m页面缓冲器PB1至PBm在控制逻辑130的控制下而操作。
第一至第m页面缓冲器PB1至PBm与数据输入/输出电路124进行数据通信。在编程操作期间，第一至第m页面缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL来接收待被存储的数据DATA。
在编程操作期间，当编程脉冲被施加至每个所选择字线时，第一至第m页面缓冲器PB1至PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据传输至所选择的存储器单元。基于传输的数据，对所选择页面中的存储器单元进行编程。联接至施加有编程许可电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接至施加有编程禁止电压(例如，供应电压)的位线的存储器单元的阈值电压可以保持。在编程验证操作期间，第一至第m页面缓冲器可以通过位线BL1至BLm从所选择存储器单元读取页面数据。
在读取操作期间，读取和写入电路123可以通过位线BL从所选择页面中的存储器单元读取数据DATA，并且可以将读取的数据DATA输出至数据输入/输出电路124。
在擦除操作期间，读取和写入电路123可以允许位线BL浮置(float)。在实施例中，读取和写入电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接至第一至第m页面缓冲器PB1至PBm。数据输入/输出电路124在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括用于接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中的第一至第m页面缓冲器PB1至PBm接收的数据输出至外部控制器。
控制逻辑130可以联接至地址解码器121、电压发生器122、读取和写入电路123以及数据输入/输出电路124。控制逻辑130可以控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置接收的命令CMD来操作。
图9是示出图8的存储器单元阵列的实施例的示图。
参照图9，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维(3D)结构。每个存储块包括堆叠在衬底上的多个存储器单元。这些存储器单元沿正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下面将参照图10和图11详细描述每个存储块的结构。
图10是示出图9的存储块BLK1到BLKz的任意一个存储块BLKa的电路图。
参照图10，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成“U”型。在存储块BLKa中，m个单元串沿行方向(即正(+)X方向)布置。在图10中，两个单元串被示出为沿列方向(即正(+)Y方向)布置。然而，该图示是为了便于描述而做出，并且应当理解的是，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以对每个单元串设置用于提供沟道层的柱(pillar)。在实施例中，可以对每个单元串设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在同一行中的单元串的源极选择晶体管联接至沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接至不同的源极选择线。在图10中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地联接至单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp被顺序地布置在负(-)Z方向上并且串联地连接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn被顺序地沿+Z方向布置并且串联地连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。
每个单元串的管道晶体管PT的栅极联接至管线PL。
每个单元串的漏极选择晶体管DST连接在相应的位线和存储器单元MCp+1至MCn之间。沿行方向的单元串联接至沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
沿列方向布置的单元串联接至沿列方向延伸的位线。在图10中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。
沿行方向布置的单元串中的、联接至相同字线的存储器单元构成单个页面。例如，在第一行中的单元串CS11至CS1m中的、联接至第一字线WL1的存储器单元构成单个页面。在第二行中的单元串CS21至CS2m中的、联接至第一字线WL1的存储器单元构成另一单个页面。可以通过选择漏极选择线DSL1和DSL2中的任意一个来选择沿单个行方向布置的单元串。可以通过选择字线WL1至WLn中的任意一个而从所选择单元串中选择单个页面。
在实施例中，可以设置偶数位线和奇数位线，来代替第一至第m位线BL1至BLm。此外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的、偶数编号单元串可以分别联接至偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的、奇数编号单元串可以分别联接至奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可以用作虚拟存储器单元。例如，设置一个或多个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，设置一个或多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当设置较多的虚拟存储器单元时，虽然存储块BLKa的操作可靠性被提高，但存储块BLKa的大小被增加。当设置较少的存储器单元时，虽然存储块BLKa的大小减小，但存储块BLKa的操作可靠性可能劣化。
为了高效地控制虚拟存储器单元，虚拟存储器单元中的每一个可具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对所有或一些虚拟存储器单元执行编程操作。当在已执行编程操作之后的情况下执行擦除操作时，虚拟存储器单元的阈值电压控制被施加到与各个虚拟存储器单元联接的虚拟字线的电压，因此虚拟存储器单元可具有所需的阈值电压。
图11是示出图9的存储块BLK1至BLKz的任意一个存储块BLKb的示例的电路图。
参照图11，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿正Z(+Z)方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中衬底位于存储块BLKb的下方。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。沿相同行布置的单元串的源极选择晶体管联接至相同源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管联接至第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同地联接至单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn串联地连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST连接在相应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接至沿行方向延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接至第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图11的存储块BLKb具有与图10的存储块BLKa类似或等同的电路。
在实施例中，可以设置偶数位线和奇数位线，来代替第一至第m位线BL1至BLm。此外，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数编号的单元串可以分别联接至偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数编号单元串可以分别联接至奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可以用作虚拟存储器单元。例如，设置一个或多个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，提供一个或多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当设置较多的虚拟存储器单元时，虽然存储块BLKb的操作可靠性被提高，但存储块BLKb的大小被增加。当设置较少的存储器单元时，虽然存储块BLKb的大小减小，但存储块BLKb的操作可靠性可能劣化。
为了高效地控制虚拟存储器单元，虚拟存储器单元中的每一个可具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对所有或一些虚拟存储器单元执行编程操作。当在已执行编程操作之后的情况下执行擦除操作时，虚拟存储器单元的阈值电压控制施加到与各个虚拟存储器单元联接的虚拟字线的电压，因此虚拟存储器单元可具有所需的阈值电压。
图12是示出图8的存储器单元阵列110中的多个存储块BLK1至BLKz的任意一个存储块BLKc的示例的电路图。
参照图12，存储块BLKc可以包括多个串SR。多个串SR可以分别联接至多个位线BL1至BLn。每个串SR可以包括源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST。
每个串SR中的源极选择晶体管SST可以联接在存储器单元MC和公共源极线CSL之间。多个串SR的源极选择晶体管SST可以共同地联接至公共源极线CSL。
每个串SR中的漏极选择晶体管DST可以联接在存储器单元MC和对应的位线BL之间。多个串SR的漏极选择晶体管DST可以分别联接至多个位线BL1至BLn。
在每个串SR中，可以在源极选择晶体管SST和漏极选择晶体管DST之间设置多个存储器单元MC。在每个串SR中，存储器单元MC可以彼此串联地联接。
在串SR中，被设置为在距公共源极线CSL的相同顺序位置处的存储器单元MC可以共同地联接至单个字线。多个串SR的存储器单元MC可以联接至多个字线WL1至WLm。
在存储块BLKc中，可以基于存储块执行擦除操作。当基于存储块执行擦除操作时，可以响应于单个擦除请求同时擦除存储块BLKc中的所有存储器单元MC。
图13是示出图1的存储器控制器200的实施例的示图。
存储器控制器1000联接至主机和存储器装置。响应于从主机接收的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可以被配置成控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置和主机之间的接口。存储器控制器1000可以运行固件以用于控制存储器装置。
参照图13，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误检查和校正单元(ECC)部件1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以提供在存储器控制器1000的部件之间的通道。
处理器1010可以控制存储器控制器1000的全部操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且还通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以通过将存储器缓冲器1020用作工作存储器、高速缓冲存储器或缓冲存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表来接收LBA并将LBA转换为PBA。通过FTL执行的地址映射方法的示例可以根据映射单位而包括各种方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。随机化数据可以作为待被存储的数据被提供至存储器装置，并且可以被编程在存储器单元阵列中。
在读取操作期间，处理器可以将从存储器装置接收的数据去随机化。例如，处理器1010可以使用去随机化种子将从存储器装置接收的数据去随机化。去随机化数据可以被输出至主机。
在实施例中，处理器1010可以运行软件或固件以执行随机化和去随机化操作。
在实施例中，处理器1010可以用作上面参照图1描述的控制部件210。
存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC部件1030可以执行错误校正。ECC部件1030可以基于待通过存储器接口1060而被写入到存储器装置的数据来执行错误校正码(ECC)编码。经ECC编码的数据可以通过存储器接口1060被传输至存储器装置。ECC部件1030可以基于通过存储器接口1060而从存储器装置接收的数据来执行ECC解码。在示例中，可以包括ECC部件1030作为存储器接口1060的部件。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如下列的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道将命令、地址和数据传输到存储器装置/从存储器装置接收命令、地址和数据。
在实施例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050，这些部件可以被单独设置或者将这些部件的功能分布在存储器控制器1000内。
在实施例中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器装置(例如，ROM)加载代码。在实施例中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
在实施例中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置成在存储器控制器1000中传送数据，并且控制总线可以被配置成在存储器控制器1000中传送诸如命令或地址的控制信息。数据总线和控制总线可以彼此隔离，使得既不彼此干扰也不彼此影响。数据总线可以联接至主机接口1040、缓冲器控制电路1050、ECC部件1030和存储器接口1060。控制总线可以联接至主机接口1040，处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图14是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
参照图14，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接至存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以在存储器装置2200和主机之间提供接口。存储器控制器2100可以运行固件以用于控制存储器装置2200。存储器控制器2100可以与上面参照图1描述的存储器控制器200相同的方式实施。
在实施例中，存储器控制器2100可以包括诸如RAM、处理器、主机接口、存储器接口和ECC部件的部件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于具体通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如下列的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一个来定义。
在实施例中，存储器装置2200可被实施为诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器，相变RAM(PRAM)、电阻式RAM(ReRAM)，铁电RAM(FRAM)、自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以配置诸如以下的存储卡:PC卡(个人计算机存储卡国际协会：PCMCIA)、标准闪存卡(CF)，智能媒体卡(SM或SMC)，记忆棒，多媒体卡(MMC、RS-MMC、微型MMC或eMMC)，SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
图15是示出可以应用根据本公开的实施例的存储装置的固态硬盘(SSD)系统的示例的框图。
参照图15，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行上面参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以基于主机3100和SSD 3200的接口。例如，信号SIG可以由诸如下列的各种接口中的至少一种来限定：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)接口。
辅助电源3230可以通过电源连接器3002联接至主机3100。可以为辅助电源3230供应来自主机3100的电力PWR并且可以对辅助电源3230充电。当未平稳地执行来自主机3100的电力供应时，辅助电源3230可以对SSD 3200供应电力。在实施例中，辅助电源3230可以在SSD 3200内部。可替换地，辅助电源3230可以在SSD 3200外部。例如，辅助电源3230可以被设置在主板中并且可以将辅助电力提供至SSD 3200。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图16是示出可以应用根据本公开的实施例的存储装置的用户系统的框图。
参照图16，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行用户系统4000、操作系统(OS)或用户程序中的部件。在实施例中，应用处理器4100可以包括用于控制用户系统4000中的部件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠式封装(POP)来封装，然后可以被设置为单个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储在存储模块4400中的数据传送至应用处理器4100。在实施例中，存储模块4400可以被实施为非易失性半导体存储器装置，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以被设置为诸如用户系统4000的存储卡或外部驱动器的可移除存储介质(即，可移除驱动器)。
在实施例中，存储模块4400可以包括多个非易失性存储器装置，每个非易失性存储器装置可以与上面参照图8至图12描述的存储器装置相同的方式操作。存储模块4400可以与上面参照图1描述的存储装置50相同的方式操作。
用户接口4500可以包括将数据或指令输入到应用处理器4100或将数据输出至外部装置的接口。在实施例中，用户接口4500可以包括诸如以下的一个或多个用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机。
根据本公开的实施例，当从主机接收到取消映射请求时，存储器控制器可以将取消映射地址、指示相应的请求是取消映射请求的标记以及预先存储的取消映射模式数据存储在写入高速缓存缓冲器中。因此，当随后接收到对取消映射地址的读取请求时，存储器控制器可以以与响应于典型读取请求相同的方式，响应于该读取请求来输出在写入高速缓存缓冲器中存储的取消映射模式数据。
根据本公开，提供了一种存储装置和操作该存储装置的方法，该存储装置处理取消映射请求。
虽然已经公开了本公开的实施例，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，本公开的范围由所附权利要求和权利要求的等同方案限定，而不是由前面的描述限定。
在以上讨论的实施例中，可以选择性地执行或跳过步骤。另外，可以以与本文所公开的顺序不同的顺序执行每个实施例中的步骤。一般而言，所公开的实施例旨在帮助本领域技术人员更清楚地理解本公开，而不是限制本公开的范围。
已经参考附图描述了本公开的实施例。说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制其主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍落入如所附权利要求及其等同物中限定的本公开的精神和范围内。

Claims (11)

1.一种操作存储器控制器的方法，包括：
从主机接收取消映射请求，所述取消映射请求包括取消映射地址，所述取消映射地址指示地址映射信息待被删除的逻辑块地址；
将所述取消映射地址和预先存储的取消映射模式数据存储在随机存取存储器，即RAM中；以及
响应于输入的针对所述取消映射地址的读取请求，将所述取消映射模式数据输出至所述主机。
2.根据权利要求1所述的方法，其中所述随机存取存储器是静态随机存取存储器，即SRAM。
3.根据权利要求1所述的方法，其中根据所述存储器控制器和所述主机之间的通信接口，所述取消映射模式数据具有不同的模式数据片段。
4.根据权利要求1所述的方法，其中所述取消映射模式数据被预先存储在所述随机存取存储器中。
5.根据权利要求1所述的方法，其中所述随机存取存储器存储标记，所述标记指示已经输入针对所述取消映射地址的取消映射请求。
6.一种操作存储器控制器的方法，所述存储器控制器包括写入高速缓存缓冲器，所述写入高速缓存缓冲器以地址的输入顺序单独地存储输入的写入请求中的写入地址以及输入的取消映射请求中的取消映射地址，所述方法包括：
从主机接收读取请求；以及
当所述读取请求中的逻辑块地址与所述取消映射地址中的任意一个相同时，将存储在所述写入高速缓存缓冲器中的取消映射模式数据输出至所述主机，
其中响应于所述取消映射请求，将所述取消映射模式数据与所述取消映射地址一起存储，并且
其中所述取消映射地址中的每一个指示地址映射信息待被删除的逻辑块地址。
7.一种存储器控制器，包括：
写入高速缓存缓冲器，临时存储从主机输入的写入请求中包括的写入地址和写入数据；以及
控制器，响应于来自所述主机的取消映射请求，将取消映射地址和预先存储的取消映射模式数据存储在所述写入高速缓存缓冲器中，所述取消映射请求包括取消映射地址，所述取消映射地址指示地址映射信息待被删除的逻辑块地址。
8.根据权利要求7所述的存储器控制器，其中所述写入高速缓存缓冲器是随机存取存储器，即RAM。
9.根据权利要求7所述的存储器控制器，其中根据所述存储器控制器和所述主机之间的通信接口，所述取消映射模式数据具有不同的模式数据片段。
10.根据权利要求7所述的存储器控制器，其中所述取消映射模式数据被预先存储在由所述存储器控制器控制的存储器装置中。
11.根据权利要求7所述的存储器控制器，其中所述写入高速缓存缓冲器存储标记，所述标记指示已经输入针对所述取消映射地址的取消映射请求。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110413211B (zh) * 2018-04-28 2023-07-07 伊姆西Ip控股有限责任公司 存储管理方法、电子设备以及计算机可读介质
KR20200085967A (ko) * 2019-01-07 2020-07-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
US11216218B2 (en) * 2019-07-15 2022-01-04 Micron Technology, Inc. Unmap data pattern for coarse mapping memory sub-system
US20230342077A1 (en) * 2020-08-25 2023-10-26 Micron Technology, Inc. Unmap backlog in a memory system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477612B1 (en) * 2000-02-08 2002-11-05 Microsoft Corporation Providing access to physical memory allocated to a process by selectively mapping pages of the physical memory with virtual memory allocated to the process
CN102053796A (zh) * 2009-11-10 2011-05-11 群联电子股份有限公司 闪存储存系统、闪存控制器与数据处理方法
CN105607867A (zh) * 2014-11-14 2016-05-25 爱思开海力士有限公司 使用主装置和从装置的重复删除
CN105868122A (zh) * 2016-03-28 2016-08-17 深圳市硅格半导体股份有限公司 快闪存储设备的数据处理方法及装置
CN107003942A (zh) * 2014-10-27 2017-08-01 桑迪士克科技有限责任公司 对用于增强存储设备的性能和持久性的解除映射命令的处理

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559980A (en) * 1993-03-18 1996-09-24 Lucent Technologies Inc. Method and apparatus for detecting references to deallocated memory in a dynamic memory allocation system
US8996768B2 (en) * 2012-05-31 2015-03-31 Sandisk Technologies Inc. Method and storage device for assessing execution of trim commands
TWI486767B (zh) * 2012-06-22 2015-06-01 Phison Electronics Corp 資料儲存方法、記憶體控制器與記憶體儲存裝置
US8924664B2 (en) 2012-12-13 2014-12-30 Infinidat Ltd. Logical object deletion
TWI514142B (zh) 2013-11-26 2015-12-21 Synology Inc 儲存系統及其控制方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477612B1 (en) * 2000-02-08 2002-11-05 Microsoft Corporation Providing access to physical memory allocated to a process by selectively mapping pages of the physical memory with virtual memory allocated to the process
CN102053796A (zh) * 2009-11-10 2011-05-11 群联电子股份有限公司 闪存储存系统、闪存控制器与数据处理方法
CN107003942A (zh) * 2014-10-27 2017-08-01 桑迪士克科技有限责任公司 对用于增强存储设备的性能和持久性的解除映射命令的处理
CN105607867A (zh) * 2014-11-14 2016-05-25 爱思开海力士有限公司 使用主装置和从装置的重复删除
CN105868122A (zh) * 2016-03-28 2016-08-17 深圳市硅格半导体股份有限公司 快闪存储设备的数据处理方法及装置

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