TW201205580A - Nonvolatile semiconductor memory device - Google Patents

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201205580 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種具有一可變記憶胞電阻Rcell的非揮發 性半導體記憶體裝置，其中該可變記憶胞電阻Rcell之兩個 電極之間之電荷放電的一速率根據儲存資訊之邏輯值而不 同。 【先前技術】 已知其中施加一預充電電壓至一位元線且讀出預充電電 壓之放電之速率之一差的一非揮發性記憶體裝置。 可應用此一讀出方法之一非揮發性半導體記憶體裝置以 一（快閃）EEPRPM為代表。 同時，一變阻型記憶體裝置正作為可以高速重寫資料的 一非揮發性記憶體裝置而吸引人們的注意，以取代一 FG型 (快閃）EEPROM。 對於一變阻型記憶體裝置，已知其中當導電離子輸入至 一可變記憶胞電阻Rcell内之一導電膜或從該導電膜輸出 時，一電阻變化會對應於記憶體之一狀態的一所謂 ReRAM(舉例而言，參看 Technical DigestlEDM 2007，第783-786 頁，K. Aratani 等人之「A Novel Resistance Memory with High Scalability and Nanosecond Switching，」）o 正為確保ReRAM之重寫特性、保持特性及類似特性的可 靠性之一目的且為將ReRAM應用至多值記憶體而考慮如在 普通快閃記憶體中寫入與擦除時執行確認讀出的一系統 (舉例而言，參看曰本專利特許公開案第2002-260377號、 151775.doc 201205580 第20〇5-51〇〇〇5號及第2004-164766號（下文稱為專利文件i 至專利文件3))。 一普通快閃記憶體中確認讀出之時的電流控制使一讀出 電流（感測電流）大致恆定，且因此藉由改變一記憶體電晶 體之閘極電位而確認不同的臨限值。此操作系統具有感測 時序、一感測節點上之一負載及類似者由於恆定操作電流 而幾乎不與待確認之臨限值相關的一優點。 【發明内容】 但是，ReRAM具有不同於快閃記憶體之限制的限制。 ReRAM之可變記憶胞電阻Rceu僅具有兩個端子。亦 即’在快閃記憶體之情況中’可變記憶胞電阻Rcell僅具有 兩個端子’其中電流如在一源極端子與一汲極端子中流 動’且不具有一閘極端子。在於確認時讀取不同電阻值的 一情況中’假定讀出時施加至ReRAM之一預充電電壓 (=VR)恒定’且假定該ReRAM之可變記憶胞電阻Rcell的電阻 (記憶胞電阻）值為Reell。則，一讀出電流為（VR/Rcell)。 此意謂著當在該記憶胞電阻Rcell變化時該讀出電流亦會改 變。 在ReRAM2情況中，記憶胞電阻Rcell之值根據儲存資 訊之邏輯值而會有若干數量級之差異。因此，對於以上原 因’當欲高速執行確認讀出時，下列時序控制則成為必要 的。 明確言之’當藉由通過可變記憶胞電阻RceU之放電而降 低一位元線電位（下文為—BL電位）且執行確認讀出時，在 151775.doc 201205580 待感測之電阻由於擦除確認時BL電位之放電之低速而為一 咼電阻的凊況中需要延遲感測時序。另一方面，在待感 測之電阻為一低電阻之一情況中，由於寫入確認時電位 之放電之同速而需要提前感測時序。當在寫入確認時延遲 感測時序時’ —BL充電消失，且因此無法執行正常的感測 操作。 根據待讀出之資訊之邏輯值的最佳感測時序中之此一差 不限於ReRAM »亦即，在不控制—記憶體電晶體之間極電 壓下藉由動態放電讀出而讀出一記憶胞電流之量值的一系 統的情況下，即使在除一變阻型記憶體之外之一非揮發性 記憶體裝置（諸如一快閃EEPR〇M)中仍會在最佳感測時序 中發生一偏移。 由於讀出此一預充電電荷之放電速率的一方法不將一放 電電流調節成大致恆定（藉由一電晶體之閘極電壓或類似 者），故而下文稱其為一「動態讀取」。另一方面，下文將 稱一放電電流保持大致恆定之讀出此一預充電電荷之放電 速率的方法為一「靜態讀取」。 顧名思義’動態讀取及靜態讀取已知為不限於ReRAM之 非揮發性§己憶體的讀出系統。通常會使用動態讀取與靜態 讀取之一者。舉例而言，關於ReRAM之一實例，上述專利 文件1及專利文件2揭示一種動態讀取，且上述專利文件3 揭示一種靜態讀取。 靜態讀取之靜態感測系統大致感測一靜態且穩定的電 壓’且因此具有由於延遲更多璜出時序而能以更高精度執 151775.doc -6 - 201205580 行讀出的一優點。 但是，在靜態感測系統的情況下，由於感測操作之前之 一預充電操作是為必需且由於需要實施一電流負載本身， 故而無法執行與動態感測之速度一般高之一速度下的操 作。 ' 另一方面，動態感測系統無需在感測操作之前再次立即 執行預充電，且因此適於高速讀出。 但是，動態感測系統無法執行高精確的讀出，且具有錯 誤操作的一窄裕度，使得時序設定困難。時序設定中之困 難意謂著僅在可變記憶胞電阻以…之電阻值作為讀出變化 之一主體時能以高精度來應用動態讀取。 ,因此動態讀取及靜態讀取具有優點及缺點。期望一種利 用動態讀取及靜態讀取二者之優點且具有一特定程度之高 速以及一相對高讀出精度的一電路組態之非揮發性半導體 記憶體。 期望提供一種可滿足快速性及讀出精度的非揮發性半導 體記憶體裝置。 一種根據本發明之一實施例之非揮發性半導體記憶體裝 置包含-可變記憶胞電阻RceU、一感測放大器及一讀出控 制電路。 可變記憶胞電阻Rcell之兩個電極之間之電荷放電的一速 率根據儲存資訊之邏輯值而不同。 感測放大器具有連接至該記憶胞接線的—感測節點，該 記憶胞接線係連接至該可變記憶胞電阻以…的一電極。該 151775.doc 201205580 感測放大器藉由比較該感測節點之一電位與一參考電位 讀取資訊的邏輯值。 讀出控制電路可在一動態感測操作與—靜態感測操作之 間切換。在動態感測操作中，讀出係藉由預充電記憶胞接 線且經由記憶體元件放電或充電該記憶胞接線而執行。此 時，舉例而言’讀出係藉由一預充電電壓與該記憶體元件 之另一電極之電壓之間的-電壓差而執行。在靜態感測操 作中，讀出係在一電流負載連接至感測節點的一狀態中執 行。 舉例而言，根據以上構造，當無需一極高讀出精度時， 讀出控制電路僅藉由動·態感測操作而控制感測放大器讀取 可變δ己憶胞電阻Rcell的邏輯值（資訊）。 另一方面，當需要一高讀出精度時，讀出控制電路僅藉 由靜態感測操作而控制感測放大器讀取可變記憶胞電阻 Rcell的的邏輯值（資訊）。 此外，舉例而言，當需要一高讀出精度但待執行高速讀 出時，在如啟動讀取操作時之動態感測操作中電流負載斷 開的情況下記憶胞接線被迅速充電或放電。在迅速充電或 放電被執行到一特定程度後，如在充電或放電中間中之一 階段處的靜態感測操作中，即使當記憶胞接線之電位不足 以供感測放大器進行讀取時，電流負載仍係連接至感測節 點。接著，該記憶胞接線之電位穩定且迅速地變為對應於 可變記憶胞電阻Rcell之一等效電阻值的一電位。因此該記 憶胞接線之電位變為足夠供感測放大器進行讀取的一電 I51775.doc 201205580 位。接著，啟動該感測放大器。藉此使相對高速的穩定感 測可行。 根據本發明，可提供一種可滿足快速性藉讀出精度的非 揮發性半導體記憶體裝置。 【實施方式】 ' 將舉一 ReRAM作為一實例參考諸圖式而以下列次序描述 本發明的較佳實施例。 1·概要 2·第一實施例：單端感測放大器 3. 第二實施例：具有相反方向之記憶胞電流之單端感測 放大器 4. 第三實施例：電流鏡型感測放大器 5. 第四實施例：具有相反方向之電流之電流鏡型感測放 大器 6. 修飾實例 <1.概要> 應用本發明之一非揮發性半導體記憶體裝置具有一「讀 • 出控制電路」，該讀出控制電路包含能夠控制一電流負載 至一感測放大器之感測節點之連接與非連接的一構造。 . 此讀出控制電路可在動態感測操作與靜態感測操作之間 切換，且亦包含用於預充電的一構造。 在本例中，動態感測操作指用於感測之操作，其供應一 預充電電壓至記憶胞接線（例如一位元線）且使該記憶胞接 線（位元線）經由一記憶體元件（例如一可變記憶胞電阻 151775.doc 201205580

Rcell)而放電或充電。更明確言之，舉例而言，在動態感 測操作中’一感測電流係藉由記憶胞接線與與該記憶胞接 線相反之可變記憶胞電阻Rcell之一側上之一電極（或接線） 之間的一電壓差而通過該可變記憶胞電阻Rcell。因為除感 測節點側上之一預充電電荷外不存在供應外部電荷的來 源，所以記憶胞接線之電位迅速下降或上升。記憶胞接線 之電位是否下降或上升取決於預充電電壓及供應至相反側 (電壓之正或負方向）上之電極（或接線）之電壓的極性。 靜態感測操作指用於感測的操作，其包含在一電流負載 之一狀態下充電或放電記憶胞接線的一操作，用於供應連 接至感測節點之一大致恆定電流或汲取該大致恆定電流。 當因此流動通過該記憶胞接線之電流被調節為恆定或大致 恆定時，電位變化之一速率變得對應緩慢，但是該電位 變化具有與可變記憶胞電阻Rcell之電阻值成正比或大致 匕的速率。因此便可執行穩定的操作。鑑於此穩定 操作’可輕易控制感測放大器的時序’且可執行高精度 的讀出。 另一方面，在上述動態感測操作中，迅速執行充電或放 電使得得以獲得高快速性，但是用於感測放大器之臨限值 設定及啟動時序控制相對難。因&，舉例而言，在一變阻 記憶體之—情況中，除非特定情形（諸如遇到-相對高電 阻值及根據記憶體f訊之—大電阻變化），否則—般較不 想要應用動態感測操作。 舉例而言 當事先一定程度上已知一讀 出主體具有一低 151775.doc 201205580 電阻或一高電阻時，太 ^ 本發明之實施例中之讀出控制電路可 根據指示例如確認讀+ , 賈出時讀出主體是否具有一低電阻或一 问電阻k 而在兩個感測操作之間切換。對於資訊，可使 用p 7操作（寫入或擦除操作）立即超前確認讀出操作的 一讀取信號或一擦除信號。 另方面’在普通讀出中’事先不知道讀出主體是否具 有-低電阻或一高電阻。但是，可根據記憶體材料及可變 »己隐胞電阻Rxell之結構、可靠性資料及類似者而判定動態 感測操作疋否適用或者靜態感測操作是否適用。因此，得 以採用適當的方法。 在另模式中，可執行組合動態感測操作與靜態感測操 作的混&式感測操作。稍後將描述混合式感測操作的切換 控制及類似者1為混合式感測操作具有兩㈣測操作的 優點（快速性及高精度），此混合式方法可應用於寫入確認 讀出、擦除確認讀出及普通讀出之各者。 現在將舉其中可選擇三個感測操作之一情況作為一實例 並舉##發性s己憶體作為-實例纟進一步詳細描述本發 明的貫施例。 <2.第一實施例〉 [記憶胞組態] 圖1Α及圖1Β係本發明之諸實施例共同之一記憶胞之一 等效電路的圖。順便言之，雖然圖以展示一寫入電流…的 方向，且圖1B展示一擦除電流Ie的方向，但是該記憶胞本 身之組對兩圖而言是共同的。 151775.doc 11 201205580 圖1A及圖1B所繪示之記憶胞MC具有作為「可變記憶胞 電阻Rcell」的一記憶胞電阻Rcell及一存取電晶體AT。 該記憶胞電阻Rcell之一端子係連接至一板線Pl。該記 憶胞電阻Rcell之另一端子係連接至存取電晶體at的源 極。該存取電晶體AT之汲極係連接至一位元線bl。該存 取電晶體AT之閘極係連接至作為一「存取線」的一字線 WL。 順便言之’雖然圖1A及圖1B中位元線BL及板線PL互相 正交，但是位元線BL及板線PL係可配置成互相平行。 圖2展示對應於互相鄰接之兩個記憶胞mc之一部件的— 裝置結構》圖2係一示意截面圖，且未經晝影線β除非另 有指明’圖2之一空白部分係用一絕緣膜填充或形成另一 部件（其他部件之一部分）。 圖2所繪示之記憶胞MC之存取電晶體AT係形成於一半導 體基板100上。 更明確言之，作為一存取電晶體AT之源極（s)及汲極（D) 的兩個雜質區係形成於該半導體基板1〇〇上，且由多晶石夕 或類似者製成之一閘極電極係形成於一基板區上的兩個雜 質區之間，其中一閘極絕緣膜内插於該半導體基板1〇〇與 該閘極電極之間。在本例中，閘極電極形成一字線wu或 WL2 » 沒極（D)係由兩個記憶胞MC共用，且係連接至由一第一 接線層（1M)形成的一位元線bl » 一柱塞104及一連接墊105(由接線層形成）係重複堆積在 151775.doc -12· 201205580 源極（S)上，且一記憶胞電阻Rcell係形成於該等柱塞i〇4及 該等連接墊105上。該記憶胞電&Rcell係形成於一任意層 的多層接線結構中。但是，在本例中，記憶胞電阻Rcells 大致形成於一第四層或第五層中。 記憶胞電阻Rcell係由具有一絕緣體膜1〇2及一導體膜1〇3 且在一下部電極101與一上部電極之間作為一板線PL的一 膜組合物（層積物）組成。 用於絕緣體膜102之材料包含例如SiN、Si02及Gd203。 用於導體膜103之材料包含例如金屬膜、合金膜（例如 CuTe合金膜），以及含有選自Cu、Ag及Zr之一或多個種金 屬元素的金屬化合物膜。順便言之，只要除Cu、Ag及Zr 外之金屬元素具有輕易離子化之性質便可使用該等金屬元 素。另外’期望組合Cu、Ag及Zr之至少一者之元素係s、 Se及Te之至少一元素。導體膜ι〇3係形成為一「離子供應 層」。 圖3 A及圖3B係加入電流之觀察方向及所施加之電壓之 諸值之一實例之記憶胞電阻Rcell的放大圖。 圖3A及圖3B作為一實例表示絕緣體膜1〇2係由si〇2形成 且導體膜103係由CuTe合金基合金化合物（以Cu-Te為基）。 在圖3A中，一電壓被施加至其中絕緣體膜ι〇2側作為負電 極側且其中導體膜1〇3側作為一正電極側的下部電極1〇1與 上部電極（板線PL)。舉例而言，位元線BL被接地於0 [V]，且 例如+3 [V]被施加至該板線PL。 接著，包含於導體膜103中之Cu、Ag及Zr具有被離子化 151775.doc 201205580 且吸附至負電極側的性質。此等金屬之導電離子係注入至 絕緣體膜1G2中。因此，該絕緣體膜⑽在絕緣品質上有所 減少’且以絕緣品質之減少而獲取導電性。結果，圖3A所 展不之方向中之一寫入電流Iw流動。此操作將稱為寫入 (操作）或一設定（操作）。 相反在圖3B中，—電壓被施加至其中絕緣體膜102側 作為-正電極側且其中導體膜1G3側作為一負電極側的下 部電極101與上部電極（板線）。舉例而言，板線PL被接地 至〇 [V] ’且例如+1.7 [v]被施加至位元線bl。 接著，注入至絕緣體膜1〇2中之導電離子返回至導體膜 ，使得記憶胞電阻以61丨在寫入之前被重設成一高電阻 值的狀態。此操作將稱為擦除（操作）或一重設（操作）。在 重設中，圖3B所展示之方向中的一擦除電流16流動。 順便言之，在下文中，設定指「將導電離子充分注入絕 緣體膜中」且重設指「自絕緣體膜充分提取導電離子」。 另一方面’ 一狀態（設定或重設）被任意定義為一資料寫 入狀態’且另一狀態被任意定義為一擦除狀態。 在下列描述中，使絕緣體膜102之絕緣品質減少，且記 憶胞電阻Reel丨之電阻值整體降低至一充分位準的一情況對 應於資料「寫入」（設定）。相反，使絕緣體膜1〇2之絕緣品 質還原為一原始起始狀態’且記憶胞電阻Rcell之電阻值整 體提高至一充分位元準的一情況對應於資料「擦除」（重 設）。 圖1所展示之記憶胞電阻Rcell之一電路符號之—箭頭大 151775.doc •14- 201205580 致在與設定時（本例中為寫入時）之電流相同的方向上。 藉由重複上述設定及重設，得以實現一二元記憶體，其 中記憶胞電阻Rcell之電阻值係在一高電阻狀態與一低電阻 狀態之間可逆地變化。另外，即使當停止電壓應用時記•陳 胞電阻Reel 1仍保留資料，且因此用作一非揮發性記憶體。 順便言之，在設定時，絕緣體膜102之電阻值實際上根 據該絕緣體膜102中之金屬離子之一量而變化。該絕緣體 膜102因此可視為儲存且保留資料的一「儲存層」。 藉由使用記憶胞電阻Rcell來形成一記憶胞且提供複數個 此類記憶胞’可形成一變阻型記憶體之一記憶胞陣列。該 變阻型記憶體包含記憶胞陣列及該記憶胞陣列的一驅動電 路（周邊電路）。 [IC晶片組態] 圖4係一 1C晶片的一方塊圖。 圖4所繪示之一半導體記憶體裝置具有以一矩陣形式配 置之如圖1Α至圖3Β所展示之記憶胞MC的一記憶胞陣列 1，其中（Μ+1)個記憶胞MC配置在一列方向上且其中（Ν+1) 個§己憶胞M C配置在一行方向上。該半導體記憶體裝置係 藉由將該記憶胞陣列1及該記憶胞陣列1之一周邊電路整合 於一相同半導體晶片上而形成。在本例中，「Ν」及「μ」 為相對大的自然數’且Ν及Μ之特定值係任意設定。 在该έ己憶胞陣列1中，用於將配置於列方向上之（Μ+1)個 5己憶胞MC中之存取電晶體AT之閘極互相共同連接的（Ν+ i) 條字線WL<0>至字線WL<N>係以預定間隔而配置在行方 151775.doc .15- 201205580 向上。另外，用於將配置於行方向上之（Ν+l)個記憶胞MC 中之存取電晶體之汲極互相共同連接的（M+1)條位元線 BL<0>至位元線BL<M>係以預定間隔配置在列方向上。 用於在列方向上將諸節點共同連接於自存取電晶體AT之 記憶胞電阻Rcell之相反側上的（Ν+l)條板線PL係以預定間 隔配置在行方向上。該（Ν+l)條板線PL之各者之一端子係 連接至一共同線’且該共同線係引出至該記憶胞陣列1的 外側。 順便言之，（M+1)條板線PL可經配置以便在行方向上較 長。 如圖4所展示，周邊電路包含一 χ(位址）解碼器（X解碼 器）2、加倍為一 γ(位址）解碼器之一預解碼器（preDEC)3、 一 WL驅動器（WL一DRV)4、一 BLI開關5及一 csw驅動器 (CSW_DRV)6。該周邊電路包含用於各行的一感測放大器 (感測AmP)7及一 I/O緩衝器（輸入/輸出緩衝器）9。該周邊電 路包含一寫入與擦除驅動器（W/E)DRV 、—控制電路 (CONT.)ll、-板驅動器（PL DRV)12及一控制電壓產生電 路（P_CIR)16。 順便吕之，雖然為示意性表示之便利而未同樣在圖4展 不，但是各記憶胞行係提供有感測放大器7。另外，圖4未 展示一時脈信號產生控制電路及類似電路。 該X-解碼器2係用作為-基本單選擇器（未展 不）形成。該X-解碼器2為用於解碼自該預解碼器3輸入之 一X位址信號，且基於解碼之一結果而發送一經選擇之 151775.doc -16- 201205580 選擇信號X_SEL至WL驅動器4的一電路。稍後將描述X-選 擇器的細節。 該預解碼器3將一輸入位址信號（位址）分為一 X-位址信 號及一 Y-位址信號。該預解碼器3發送該X-位址信號 X_SEL至該X-解碼器2，且藉由一 Y-解碼區段而解碼Y-位 址信號。 該預解碼器3之Y-解碼區段係用作為一基本單元的一 Y-選擇器（未展示）形成。該預解碼器3未用於解碼輸入Y-位址 信號，且基於解碼之一結果而發送一經選擇之Y-選擇信號 Y—SEL至CSW驅動器6的一電路。稍後將描述Y-選擇器的 細節。 WL驅動器4包含用於各字線WL的（N+1)個驅動器單元（未 展示）。各WL驅動器單元之輸出係用（N+1)字線WL<0>至 字線WL<N>的一對應字線連接。該等WL驅動器單元之一 者係根據自X-解碼器2輸入之X-選擇信號X_SEL而選擇。 該WL驅動器單元係用於在選擇WL驅動器單元時施加一預 定電壓至連接至該WL驅動器單元之輸出之字線的一電 路。稍後將描述WL驅動器單元的細節。 CSW驅動器6係用作為一基本單元的一 CSW驅動器單元 形成。該CSW驅動器6係用於驅動行選擇線CSL<0>至 CSL<M>作為控制BLI開關5用之接線的一電路。順便言 之，稍後將描述CSW驅動器單元的細節。 BLI開關5為例如圖4所展示之各單獨由一 NMOS電晶體 (或者可使用一 PMOS電晶體）或一轉換閘形成的一組開關 151775.doc •17· 201205580 51。在本例中，開關51係連接至對應也元線此，且總共有 (M+1)個開關51。 下文假定形成BLI開關5之開關之各者為一轉換閘。 寫入與擦除驅動器10係連接至1/〇緩衝器9。豸寫入與擦 除驅動器10係用來自I/O緩衝器9的額外輪入資料供應，且 根據該輸入資料而可變地控制由感測放大器7保留的資 料。 s亥感測放大器7之輸出節點係連接至1/〇緩衝器9。該感 測放大器7比較位元線BL中之一電位變化（此電位變化係經 由一導通狀態中之開關51而輸入）與一參考電位。 控制電路11係用一寫入啟用信號WRT、一擦除啟用信號 ERS及一資料讀出信號RD供應。該控制電路丨丨基於該三個 信號操作。 該控制電路11具有下列五個功能。 (1) 字線控制之一功能，其供應一 WL選擇啟用信號 WLE至WL驅動器4内的個別WL驅動器單元。 (2) 經由預解碼器3(或直接地）控制CSW驅動器6，且藉 此將開關5 1個別地設定成一導電狀態或設定成一非導電狀 態的一功能。 (3) 藉由在寫入或擦除時供應寫入啟用信號WRT或擦除 啟用信號ERS至寫入與擦除驅動器10而控制操作電壓之供 應的一功能。 (4) 藉由在寫入或擦除時視需要供應寫入啟用信號WRT 或擦除啟用信號ERS至板驅動器12而控制操作電壓之供應 151775.doc -18· 201205580 的一功能。 (5)在讀出或確認讀出操作時控制控制電壓產生電路！ 6 輸出一箝位電壓Vclamp或類似電壓的一功能。 順便言之，僅圖4僅展示由控制電路11輸出之各種控制 信號的參考。稍後將描述控制信號之位準之變化的細節。 [控制系統電路] 接著將描述作為X-解碼器2之一基本組態的X·選擇器及 作為預解碼器3之一 Y-解碼器功能之一基本組態的Y-選擇 器。接著，將描述作為WL驅動器4之一基本組態的WL驅 動器單元。 圖5展示X-選擇器20之一電路的一實例。 圖5所繪示之X-選擇器20包含一第一級中四個反相器 INV0至INV3、一中間級中之四個NAND電路NANDO至 NAND3 ’及連接在一後級中四個其他反相器INV4至 INV7。 該X-選擇器20係用X-位址位元X0及X-位址位元XI供應 且根據解碼該X-位址位元X0及該X-位址位元XI之一結果 而啟動（例如設定成一高位準）X-選擇信號X_SEL0至 X_SEL3之一者的一電路。 圖5表示一 2-位元解碼的一實例。但是，X-解碼器2經實 現以便可藉由根據輸入至X·解碼器2之X-位址信號之位元 之數量來擴展或多級發展圖5之組態而處置除2位元以外的 輸入。 圖6展示Y-選擇器30之一電路的一實例。 151775.doc •19· 201205580 圖6所繪示之Y-選擇器30包含一第一級中的四個反相器 INV8至INV11、一中間級中的四個NAND電路NAND4至 NAND7，以及連接於一後級中的四個其他反相器INV12至 INV15。 該Υ-選擇器30係用Υ-位址位元γ〇及Υ·位址位元γι供應 且根據解碼該Υ-位址位元Υ0及該Υ-位址位元Υ1之一結果 而啟動（例如設定成一高位準）Υ-選擇信號Y_SEL0至 Y__SEL3之一者的一電路。 圖6表示一 2-位元解碼的一實例《但是，預解碼器3經實 現以便可藉由根據輸入至預解碼器3之Y-位址信號之位元 之數量來擴大或多級發展圖6之組態而處置除2位元以外的 輸入。 圖7係展示兩個WL驅動器單元4A的一電路圖。 圖7所繪示之WL驅動器單元4A係WL驅動器4中所提供之 (N+1)個WL驅動器單元4A的一部分，該（N+1)個WL驅動器 單元4A在數量上等於行方向上之記憶胞的數量。 該（N+1)個WL驅動器單元4A根據由圖5所展示之X-選擇 器20或類似者選擇（啟動）的一 X-選擇信號X_SEL0或 X—SEL1而操作。該等WL驅動器單元4A啟動對應於X-選擇 信號 X_SEL0 或 X_SEL1的一字線 WL<0> 或 WL<1>。 圖7所繪示之WL驅動器單元4A包含一 NAND電路NAND8 及一反相器INV16。

WL選擇啟用信號WLE係輸入至該NAND電路NAND8的 一輸入。X-選擇信號X_SEL0或X__SEL1係輸入至該NAND 151775.doc -20- 201205580 電路NAND8的另一輸入。該NAND電路NAND8之輸出係連 接至反相器IN V1 6的輸入。得以啟動或停用連接至該反相 器INV16之輸出的字線WL<0>或WL<1>。 圖7所展示之WL選擇啟用信號WLE係產生於圖4之控制 電路11中，且接著供應至列解碼器4。 圖8展示兩個CSL驅動器單元6A之一電路的一實例。 圖8所繪示之CSL驅動器單元6A包含一 NAND電路 NAND12及連接至該NAND電路NAND12之輸出的一反相器 INV21。 一 BLI啟用信號BLIE係輸入至該NAND電路NAND12的一 輸入。由圖6所展示之Y-選擇器30選擇（啟動）的一Y-選擇信 號丫_8£1^0或丫_8£!^1係輸入至該NAND電路NAND12的另一 輸入。在Y-選擇信號Y_SEL0或Y_SEL1以及BLI啟用信號 BLIE二者作用（高位準）時該NAND電路NAND12之輸出係 設定成一低位準。因此連接至反相器INV2 1之輸出之行選 擇線CSL<0>或CSL<1>之電位產生至一作用位準（本實例中 為高位準）的轉變。 行選擇線CSL<0>或CSL<1>之電位係輸入至如圖4所展 示之一對應開關5 1的閘極。 [用於切換恆定電流負載之行電路及組態] 圖9係關於本實施例之一行電路組態的一示意圖。 在圖9所繪示之組態中，一記憶胞MC( —存取電晶體AT 與一記憶胞電阻Rcell之一串聯連接）係連接至作為「記憶 胞接線」的一位元線BL。記憶胞MC中至存取電晶體AT之 151775.doc •21 · 201205580 閘極係連接至一字線Wl ^字可變記憶胞電阻Rcell之存取 電晶體AT之一相反側上之源極或汲極係連接至位元線 BL °存取電晶體AT之其他源極及汲極係連接至一源極

SL(本例中由一電路符號GND指示）。在圖9中，位元線BL 之負載電容係由一參考「Cbl」的一等效電容表示》 由一參考「7A」指示且用於各位元線的一構造為一單端 感測放大器7A ’形成感測放大器7之感測放大器7A係展示 於圖4。 感測放大器7A之非反相輸入（+)係連接至一感測節點 SN。該感測放大器7A之反相輸入（-)係由來自圖4之控制電 路11或控制電壓產生電路16的一恆定參考電位VREF供 應。該感測節點SN之電位係由圖9之一感測節點電位Vo表 示。 用於控制一讀出施加電壓VR之施加的—預充電電晶體 (PMOS)71係連接至感測節點Sn。雖然未在圖9展示，但是 該預充電電晶體71之閘極係由字控制電路11供應之一低作 用預充電彳&破（/PRE)控制。順便言之，預充電電晶體71可 連接至位元線BL之側。另外，讀出施加電壓VR係設定為 一量值’在此量值下不會在記憶胞中造成除該記憶胞之外 如連接至位元線BL之讀出主體的讀出干擾。 一負載分離開關52係連接於位元線bl與感測放大器7a 之感測節點SN(非反.相輸入「+」）之間。舉例而言，雖然 未在圖4展示’但是在開關5 1與位元線bl之間之一位置處 為各位元線提供負載分離開關52 ^在以一恆定電壓控制位 151775.doc •22- 201205580 元線BL( s己憶胞接線）且放大感測節點sn之電位時，該負載 分離開關52具有自感測節點側上之一負載斷開位元線8]^的 一功能。 在圖9所展示之實例中該負載分離開關52g — NM〇s電晶 體組態。但是’負載分離開關52可為一 PM〇s電晶體組 態’或者可為藉由互相並聯連接NMOS電晶體與一 pm〇S 電晶體的一轉換閘組態。 更明確言之’該負載分離開關52操作如下。 在資料讀出時，一箝位電壓Vclamp係自圖4之控制電壓 產生電路16施加至負載分離開關52(NM〇s)的閘極。當記 憶胞MC中之可變記憶胞電阻Rcell充電或放電時一電流流 動通過該負載分離開關52。該NMOS組態假定一放電電流 自感測節點SN流動至可變記憶胞電阻Rceli。在本例中， 負載刀離開關5 2之源極電位係箝位控制在自箝位電壓 Vclamp降低達該負載分離開關52之閘極至源極電壓Vgs的 一電壓（恆定電位）。在此箝位電壓為穩定的一狀態中，電 晶體係維持在一關閉點，使得自位元線81觀察之感測節點 SN側上的負載斷開。 在根據本實施例之行電路中，一恆定電流負載區段IRef 係經由一第一控制開關72而連接至行電路感測節點SN。此 為用於切換感測節點SN之一電流負載之控制的一構造。此 構造根據本發明而形成一「讀出控制電路」的一部分。本 例中，恆定電流負載區段IRef之電流之方向係供應正電荷 (電流）至感測節點SN的一方向》因此該第一控制開關72為 I5I775.doc -23- 201205580 一 PMOS電晶體組態。 順便言之，除以上構造之外，讀出控制電路包含圖4之 控制電路η及控制電壓產生電路16。另外，可在讀出控制 電路之概念中任意包含X·解碼器2、預解碼器3、列解碼器 4、BLI開關5及在讀出時控制記憶胞陣列的csw驅動器6及 I/O緩衝器9以及類似者。 [讀出操作之概要] 以下係假設圖9之組態的讀出操作。 圖9所展示之單端感測放大器7A藉由比較感測節點抓之 電位V。與參考電位VREF而產生經儲存之資訊用的邏輯判 疋（H/L判疋）。另外，NM〇s源極隨耦器將bl電位箝位成 高於（Vc丨amp-VgS)，藉此避免讀出時的干擾。 如上所述，存在兩種類型的讀出操作，亦即，一動能感 測操作及使用圖9所展示之恒定電流負載區段驗料一 電流負载的一靜態感測操作。 在一感測放大器從一記憶胞讀取一儲存邏輯值且由複數 個感測放大器並行執行讀出操作的一時段將稱為一讀取循 在°賣取循環中執行上述動態感測操作將稱為一「動 態5賣取」。在一讀取循環中執行上述靜態感測操作將稱為 :「靜態讀取」。此外’在本實施例中，首先在一讀取循 &内執仃動態感測操作且接著自該讀取循環之中間執行靜 態感測操作將稱為一「混合式讀取」。 根據本實施例之讀出控制電路可任意選擇三種讀取模 在圖4中，控制電路Π之控制下之控制電壓產生電路 151775.doc -24 - 201205580 16接通或關閉圖9所展示的第一控制開關72，藉以執行三 種讀取模式。 [動態讀取]' 圖10A至圖10C2係動態讀取的時序圖。 圖10A所展示之預充電信號（/PRE)為在從時間T1至時間 T2之一特定時段中作用較低的一脈衝信號。在動態讀取 中，供應至圖9之第一控制開關72之一低作用第一負載控 制k號（/DC)係一直設定於一「Η」。因此未接通該第一控 制開關7 2 ’且因此未連接電流負載β 如圖10C1及圖10C2所展示’在時間71執行一預充電 時’感測郎點電位Vo被預充電至一讀出BL電壓VR。 當預充電在時間T2結束時，該感測節點被設定成一浮動 狀態，且執行歸因於充電電壓的一記憶胞放電。因此，感 測節點電位Vo迅速降低。 順便5之，圖10C1展示當可變記憶胞電阻Reeli處於一 低電阻狀態時感測卽點電位的變化，且圖1 〇 C 2展示當可變 記憶胞電阻Rcell處於一高電阻狀態時感測節點電位的變 化。另外，兩條放電線表示可變電阻記憶胞之電阻值超過 目才示值且因此判疋確認成功（〇Κ)的一情況，以及寫入咬 擦除不充分且因此判定確認失敗（NG)的一情況。舉例而 言’假定低電阻時一目標電阻值為1 〇 [kn]，則當電阻充八 降低至9 [kQ]時，一感測節點電位係指代為v〇(RL)，且去 電阻未充分降低至11 [kn]時，一感測節點電位係指代為 Vo(RH)。 151775.doc -25- 201205580 因此在變阻型記憶體中，一放電速率受記憶胞之電阻值 的里值所影響，且記憶胞之電阻值愈低，放電愈迅速。另 外，放電隨時間而行進，且電位變化進行直至感測節點電 位乂〇實際變為零。電位變化之斜率很大程度上根據電阻值 之量值而不同。 在動態讀取之情況中，放電速率在高電阻讀出時為緩 慢，而讀出電荷在低電阻讀出時快速消失。因此，參考電 位VREF需被控制在充分放電與不充分放電之放電線之 間’使得感測時序之設定相對困難。 靜態讀取之情況係由圖11A至圖11(：2中的類似圖式繪 示〇 在靜態讀取中，圖11B所展示之第一負載控制信號（/dc) 在時間T2時被控制成_作用「L」。因此，時間丁2後之放 電係在恆定電流驅動下執行。在恆定電流驅動中，電位變 化收斂於由經恆定電流負載區段IRef供應之—電流與恆定 電流負載區段IRef之負載電阻所判定的一穩定點。在本例 中，負載電阻包含位元線的接線電阻及切換電晶體的接通 電阻。但是’負載電阻之量值的大部分係由可變記憶胞電 阻Rcell支配。因此，感測節點電位收斂於對應於可變記情 胞電阻Rcell之量值的穩定點。 ^ 在圖11C1所展示之低電阻時，造成感測節點電位％變得 低於參考電位VREF的一記憶胞係其中已執行 4 屯且之充分 降低（寫入或擦除）的一OK記憶胞，且造成感測節點電位％ 不低於參考電位VREF達-不4定時段的一記憶胞係其電0 151775.doc • 26 · 201205580 阻未充分降低的一 NG記憶胞。各自記憶胞之收斂電位係 對應於該等記憶胞之各自電阻值的唯一電位。〇κ記憶胞 與NG。己憶胞之間之一大電位差（窗寬度）係在經過一特定時 間後獲得。接著當啟動感測放大器時，可執行穩定且可靠 的讀出操作。 另一方面，在圖11C2所展示之高電阻時，具有比參考電 位VREF更高之一穩定點的一記憶胞為一 〇κ記憶胞，且其 穩定點低於參考電位VREF之一記憶胞為_NG記憶胞。雖 然在高電阻時比低電阻時花費更多的時間來判定記憶胞為 一 〇κ記憶胞或一 NG記憶胞，但是在經過一特定時間後可 執行穩定且可靠的讀出。 但是，靜態讀取比動態讀取具有一更慢讀取速度的一缺 點。 順便言之，圖10A至圖10C2及圖11A至圖UC2為一實 例。舉例而言，當改變一可變電阻元件材料時，可變電阻 元件材料的放電曲線之速率及穩定點之行為亦變化無常。 因此，可存在容許由動態讀取來執行讀出的一電阻材 料，或者可存在其中除非執行靜態讀取否則無法執行精確 讀出的一情況。 接著將描述混合式讀取，其為本實施例的一讀取方法特 性。 [混合式讀取] 混合式讀取之情況係由圖12A至圖12C中的類似圖式繪 示。混合式讀取組合動態讀取之快速性與靜態讀取之穩定 151775.doc •27· 201205580 性的兩個優點。 更明確言之’促使恆定電流負載區段IRef可由pM〇s開 關（第一控制開關72)切換，且恆定電流負載區段IRef根據 感測時序而切換《此時，在一早期感測時段或一起始感測 時段中一動態感測系統（IRef未連接）產生變化，且在至少 一後期感測時段中一靜態感測時段（IRef連接）產生變化。 高速讀出可由於動態讀取而在早期感測時段中執行，且無 需精確感測時序之穩定操作可由於靜態讀取而在後期感測 時段中執行。 如圖12B所展示，其中第一負載控制信號（/DC)產生至作 用位準（「L」）之轉變的時序不同於圖11B之靜態讀取得 的時序。在混合式讀取中，圖4之第一控制開關72在自時 間T2延遲的時間T3時被導通以從主動讀取變為靜態讀取。 因此，在時間Τ3前歸因於主動讀取而在放電中迅速行進之 感測節點電位因為電流負載係從時間Τ3起連接而得以校正 過度放電。亦即，在圖12C1之低電阻時，電阻未充分降低 之NG記憶胞造成一過度放電，且因此感測節點電位變為 歸因於負載電流之迅速充電而相對尖銳的穩定點。靠近感 測節點SN之恆定電流負載區段IRef亦促成迅速充電。另一 方面’其電阻充分降低之〇Κ記憶胞的穩定點低於參考電 位VREF，且因此感測節點電位直接產生至該穩定點的轉 變。 兩電阻時之操作僅除動態放電線之不同斜率之外基本上 與以上操作相同。 151775.doc • 28 · 201205580 如上所述，在混合式讀取中，昔春舳> 盲先執仃一動態放電，使 得感測節點電位在一短_間内減少至—低位帛，且在啟動 電流負載下放電之後，可在—相對短時間内歸因於感測節 點電位之過度減少的作用而產生至穩定操作的轉變。當一 窗寬度為大’且增加至-敎程度時，可由感測放大器執 行感測操作’此為靜態讀取的一優點，且可執行高精確讀 取。 順便s之，在本實施例中可執行高精確讀出提供例如即 使在確認讀出時參考電壓由微間距控制時，仍可在高精度 下產生邏輯判定的一優點。 另外，即使在圖11C2之一右端之一時間處，啟動感測放 大器亦為過早，因為即使在圖11C2之右端之時間處，高電 阻時之NG記憶胞之情況中的感測節點電位仍為低於參考 電位VREF。另一方面，在圖12A至圖12C2中，NG記憶胞 及OK記憶胞二者在時間丁3稍後之時間内的一點處在參考 電位VREF作為一參考下產生至經定義之區（最初收斂至此 之區）的轉變，使得可在該點下及時啟動感測放大器。因 此相較於靜態讀取，以混合式讀取可使用於混合式讀取之 一時間縮短數十個百分比’且可執行類似於靜態讀取的穩 定讀出。 可任意調整時間T3的時序。 [讀取模式之組合之實例] 圖13的一圖表展示寫入確認讀出、擦除確認讀出及普通 讀出之組合之動態讀取、靜態讀取及混合式讀取的四個實 151775.doc •29· 201205580 例。 由控制電路11本身内部保留或自外部控制構件供應之此 組合上之資訊係用來選擇一序列，且該控制電路丨丨控制控 制電壓產生電路1 6及類似電路以執行該序列。 如在四個實例中，靜態讀取（S)或混合式讀取（η)係在寫 入確認讀出中執行，但是因為放電過於迅速而無法使用動 態讀取（D)。 相較於此，在擦除確認讀出中，靜態讀取花費過多的時 間，且因此不實際。 可根據上述可變記憶胞電阻材料及類似者為普通讀出任 意選擇便利讀出的一方法。在本實例中，期望靜態讀取 (S)或混合式讀取（H)考量穩定性，但是不排除動態讀取 (D)。 <3.第二實施例> 本實施例及隨後實施例表示感測放大器及類似電路之電 路組態的修改。因此，--般組態、除關於修改之電路及 方塊組態之外的電路及方塊組態，亦即操作之基本係類似 於第一實施例之一般組態、電路及方塊組態。因此，以下 將針對此等修改來予以說明。 圖14係根據本實施例之一行電路組態的一示意圖。圖 15A至圖17C2展示一動態讀取、一靜態讀取及一混合式讀 取的控制波形及時序。 供應脈衝經判定以便對應於相反導電類型的主要電晶體 (圖 15A、圖 15B、圖 16A、圖 ι6Β、圖 17A及圖 17B)。另 151775.doc •30· 201205580 外，被移除的第一負載控制信號（/DC)及預充電信號（/pre) 之反相信號（高作用信號）（此等反相信號係由「/」指代）係 由一控制電路11及一控制電壓產生電路16供應。 因此，放電與充電之間的關係相反。除此之外，第一實 施例與第二實施例中放電（或充電）之時間轉變大致相同（然 而第二實施例中波形反相）。 <4.第三實施例> 圖18係根據一第三實施例之一行電路組態的一示意圖。 圖19A至圖2 1C2展示一動態讀取、一靜態讀取及一混合式 讀取的控制波形及時序。 圖18所展示之電路組態與圖9之電路組態之不同之處在 於施加至連接至一可變記憶胞電阻Rcell之一板線PL的一 電壓為一讀出BL電壓VR(>0)，且在於連接至一預充電電 晶體7 1之一電壓線相反為一 gnD電壓供應線。亦即，一記 憶胞電流之方向相反。另外，預充電電晶體7丨及一第一控 制開關72係從一 pm〇s電晶體變為一 NMOS電晶體，且一 負載分離開關52係從一 NMOS電晶體變為一 PMOS電晶 體。連接至第一控制開關72之一電流源的定向（發生流動 之一電流的方向）亦相反。 圖1 8中一記憶胞側上之其他組態係類似於圖9之組態， 且基本細作亦相同。 如在第一實施例中，負載分離開關52、預充電電晶體71 及第一控制開關72係連接至一位元線BL，一記憶胞MC連 接至該位元線BL作為一讀出主體。 151775.doc •31- 201205580 另一方面，本實施例中之一感測放大器7B為一鏡電流差 動類型。而圖9中之單端感測放大器7A的反相輸入㈠係由 控制電壓產生電路16或類似電路供應，本實施例在一記憶 胞陣列1内内部產生反相輸入。 明確§之，提供相對於一常規記憶體行的一參考行作為 操作之一主體。該參考行具有類似於記憶胞MC之組態的 一組態，且因此將省略其描述。 如圖19A至圖21C2所展示，當使用參考記憶胞時，得以 增加電路規模，但是時序設計因為一參考電壓Vref變化以 便遵循感測節點電位Vo中之變化而為容易。 <5·第四實施例> 圖22係根據-第四實施例之—行電路組態的—示意圖。 圖23A至圖25C2展示一動態讀取、一靜態讀取及一混合式 讀取的控制波形及時序。 如在為單端類型之記憶胞f流之方向係、相反的情況中， 供應電Μ之-方式及電晶體之導電類型係相反以使記憶胞 電流之方向與圖18之電流之方向相反。 如在第三實施例中，提供相對於一常規記憶體行的一參 考行作為操作的-主體。該參考行具有類似於記憶胞 之組態的一組態，且因此將省略其描述。 如圖23Α至SI25C2所展示，當使用參考記憶胞時，得以 增加電路規模，但是時序設計因為—參考電壓Μ變化以 便遵循感測節點電位Vo中之變化而為容易。 <6·修佛實例〉 151775.doc •32- 201205580 雖然已在上述四個實施例中舉ReRAM為一實例，但是本 發明可廣泛應用於諸如除ReRAM之外之相變記憶體的變阻 型記憶體。 另外，諸如快閃記憶體之其他非揮發性記憶體可容許無 字線控制T ’亦即無一恆定電流下讀出操作。舉例而言， 已有關於一 MCL-NOR類型中之此一操作的一報告。在此 一操作下，感測時序可根據待讀出之資訊之邏輯值或根據 種類（模式）之讀出而大為不同。 因此，雖然期望將本發明應用於具有一寬動態範圍之讀 出電流的變阻型記憶體，但是以上實施例之描述無意排除 本發明至其他非揮發性記憶體的應用。 以上第一至第四實施例及修改實例可提供一種可滿足執 行所明動態璜出操作之一 ReRAM中之快速性及讀出精度的 非揮發性半導體記憶體裝置。 本申請案含有201〇年2月15曰向日本專利局申請的曰本 優先專利申請案第jP 2〇1〇_〇3〇528號的相關標的，該案之 全文以引用的方式併入本文中。 熟悉此項技術者應理解多種修改、組合、子組合及變更 可依設計需求及其他因素而出現，只要該等修改' 組合、 子組合及變更在隨附專利申請的範圍内或為其等效物。 【圖式簡單說明】 圖1A及圖1B係一第一至一第四實施例及一修改實例共 同之一記憶胞之一等效電路的圖； 圖2係互相鄰接之兩個記憶胞部件之一裝置結構的一截 151775.doc -33- 201205580 面圖； 圖3A及圖3B係展示一可變記憶胞電阻（記憶體元件）之— 區段及操作的圖； 圖4係關於第一至第四實施例之一 IC晶片（記憶體裝置〕 的一方塊圖； 圖5係一 χ_選擇器的一電路圖； 圖6係一 γ_選擇器的一電路圖； 圖7係兩個WL驅動器單元的一電路圖； 圖8係一CSW驅動器單元的一電路圖； 圖9係關於第一實施例之一行電路組態的一示意圖； 圖1〇Α、10Β、10C1及10C2係一動態讀取的時序圖； 圖11Α、11Β、11C1及11C2係一靜態讀取的時序圖； 圖12Α、12Β、12C1及12C2係一混合式讀取的時序圖； 圖13係展示讀取模式之組合之四個實例的一圖表； 圖14係關於第二實施例之一行電路組態的一示意圖； 圖15Α、15Β、15C1及15C2係一動態讀取的時序圖； 圖16Α、16Β、16C1及16C2係一靜態讀取的時序圖； 圖17Α、17Β、17C1及17C2係一混合式讀取的時序圖； 圖18係關於第三實施例之一行電路組態的一示意圖； 圖19Α、19Β、19C1及19C2係一動態讀取的時序圖； 圖20Α、20Β、20C1及20C2係一靜態讀取的時序圖； 圖21Α、21Β、21C1及21C2係一混合式讀取的時序圖； 圖22係關於第四實施例之一行電路組態的一示意圖； 圖23Α、23Β、23C1及23C2係一動態讀取的時序圖； 151775.doc -34· 201205580 圖24A、24B、24C1及24C2係一靜態讀取的時序圖；及 圖25A、25B、25C1及25C2係一混合式讀取的時序圖。 【主要元件符號說明】 1 記憶胞陣列 2 X解碼器 3 預解碼器 4 字線驅動器 4A WL驅動器單元 5 BLI開關 6 CSW驅動器 6A CSL驅動器單元 7 感測放大器 7A 單端感測放大器 9 輸入/輸出缓衝器 10 寫入與擦除驅動器 11 控制電路 12 板驅動器 16 控制電壓產生電路 20 X-選擇器 30 Y-選擇器 51 開關 52 負載分離開關 71 預充電電晶體 72 第一控制開關 151775.doc •35- 201205580 100 半導體基板 101 下部電極 102 絕緣體膜 103 導體膜 104 柱塞 105 連接墊 AT 存取電晶體 BL 位元線 BLIE BLI啟用信號 Cbl 等效電容 D 汲極 Ie 擦除電流 INVO 反相器 IN VI 反相器 INV2 反相器 INV3 反相器 INV4 反相器 INV5 反相器 INV6 反相器 INV7 反相器 INV8 反相器 INV9 反相器 INV10 反相器 INV11 反相器 •36- 151775.doc 201205580 INV12 反相器 INV13 反相器 INV14 反相器 INV15 反相器 IRef 怪定電流負載區段 Iw 寫入電流 MC 記憶胞 NANDO N AND電路 NANDI N AND電路 NAND2 N AND電路 NAND3 NAND電路 NAND4 NAND電路 NAND5 NAND電路 NAND6 NAND電路 NAND7 NAND電路 PL 板線 Rcell 記憶胞電阻 S 源極 SN 感測節點 T1 時間1 T2 時間2 T3 時間3 Vo 感測節點SN之電位 VREF 參考電位 -37- 151775.doc 201205580 VR 讀出BL電壓 WL 字線 WL1 字線 WL2 字線 XO X-位址位元 XI X-位址位元 X_SEL0 X-選擇信號 X_SEL1 X-選擇信號 X_SEL2 X-選擇信號 X_SEL3 X-選擇信號 YO Y-位址位元 Y1 Y-位址位元 Y_SEL0 Y-選擇信號 Y_SEL1 Y-選擇信號 Y_SEL2 Y-選擇信號 Y_SEL3 Y-選擇信號 /PRE 預充電信號 151775.doc -38-

Claims (1)

1. 201205580 七、申請專利範園： 1. 一種非揮發性半導體記憶體裝置，其包括： + 一記憶體元件，其中該記憶體元件之兩個電極間之電 荷放電的一速率根據儲存資訊之一邏輯值而不同； 連接至該記憶體元件之一電極之記憶胞接線； 具有連接至該記憶胞接線之一感測節點之一感測放大 器，該感測放大器藉由比較該感測節點之一電位與—參 考電位而讀取該資訊之該邏輯值；及 -讀出控制電路，其能夠在一動態感測操作與一靜態 感測操作之間切換，該動態感測操作係、藉由對該記憶: 接線預充電且經由該記憶體元件㈣記㈣接線放電或 充電而執仃s賣出，該靜態感測操作係在—電流負載係連 接至該感測節點之一狀態中執行讀出。 2 ·如叫求項1之非揮發性半導體記憶體裝置， 其中該讀出控制電路能夠任意選擇在—讀取循環中執 行該動態感測操作之—動態讀取、在—讀取循環中執行 該靜態感測操作之一靜態讀取，以及在一讀取循環中在 該動態_操作之後轉變為該靜態感賴作的—混 3.如請求項2之非揮發性半導體記憶體裝置， 其中預先針對二種讀取模式而將該動態讀取、該靜態 讀取及該混合式讀取之-組合設^為寫人該資訊之1 作後之寫人確認讀出、擦除操作之後之擦除確認讀出， 以及曰通凟出，且該讀出控制電路以該設定組合來控制 151775.doc 201205580 讀出操作。 4. 如請求項1之非揮發性半導體記憶體裝置， 其中該讀出控制電路包含： 連接至該感測節點之一預充電區段； 一怪定電流負載區段，其經由一第一控制開關而連 接至該感測節點；及 一控制信號產生區段，其經組態以產生用於控制該 第一控制開關的一控制信號。 5. 如請求項4之非揮發性半導體記憶體裝置， 其中該感測放大器為一單端感測放大器，其用於比較 被供應至該感測放大器之一輸入之該感測節點之該電位 與被供應至該感測放大器之另一輸入的該參考電位，且 放大該感測節點的該電位。 6. 如請求項1之非揮發性半導體記憶體裝置， 其中該讀出控制電路包含： 一參考線； 連接至該參考線之一參考記憶體元件，該參考記憶 體元件具有等效於該記憶體元件之一電阻值的一電阻 值； -個二極體連接型電晶體，其經由_第二控制開關 而連接至該參考線之一參考節點，該參考電位發生於 該二極體連接型電晶體之一閘極處； 一參考恒定電流負載區段，其連接至該參考節點；及 一控制信號產生區段，其經組態以產生用於控制一 151775.doc 201205580 第一控制開關及該第二控制開關的一控制信號；且 該感測放大器為一電流鏡型差動感測放大器，其用於 比較被連接至該感測放大器之一輸入之該感測節點之該 電位與供應至該感測放大器之另一輸入的該參考電位， 並放大該感測節點之該電位，該電流鏡型差動感測放大 器包含一鏡電流負載電晶體，該鏡電流負載電晶體係經 由a亥第一控制開關而連接至該感測節點且具有連接至該 二極體連接型電晶體之該閘極的一閘極，藉此一參考線 電流之一鏡電流流動通過該鏡電流負載電晶體。 7·如請求項1之非揮發性半導體記憶體裝置， 其中用於在該記憶胞接線被控制在一恒定電壓下且一 感測節點之該電位被放大時，分離該記憶胞接線與該感 測節點側上之一負载的一負載分離開關係連接於該記憶 胞接線與該感測節點之間。 8_如請求項7之非揮發性半導體記憶體裝置， 其中該負載分離開關係由一 NMOS電晶體、一 PMOS電 晶體’以及藉由互相並聯連接一 NMOS電晶體與一 pm〇S 電晶體而形成之一轉換閘電路之一者而形成。 9 ·如請求項7之非揮發性半導體記憶體裝置， 其中該負載分離開關為一 NMOS電晶體，一箝位電壓 係從該讀出控制電路施加至該NMOS電晶體之一閘極， 藉此該記憶胞接線被箝位在低於該箝位電壓達該NM〇s 電晶體之該閘極與該NMOS電晶體之一源極之間之一電 壓的一電壓，且具有由一感測操作所產生的—電壓振幅 151775.doc 201205580 之該感測節點及該記憶胞接線係經受負载分離。 10_如請求項1之非揮發性半導體記憶體裝置， 其中該記憶體元件為一變阻類型記憶體元件 入資訊之一邏輯值根據所施加之電壓之一方向 其中寫 11.如請求項6之非揮發性半導體記憶體裝置，而不同。 其中該記憶體元件及該參考記憶體元件為一變阻類型 記憶體it件’其中寫人資訊之—邏輯值根據所施加電壓 之一方向而不同。 151775.doc