JP2808678B2 - 出力回路 - Google Patents
出力回路Info
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- JP2808678B2 JP2808678B2 JP1157669A JP15766989A JP2808678B2 JP 2808678 B2 JP2808678 B2 JP 2808678B2 JP 1157669 A JP1157669 A JP 1157669A JP 15766989 A JP15766989 A JP 15766989A JP 2808678 B2 JP2808678 B2 JP 2808678B2
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- Japan
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- output
- gate
- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に半導体メモリやマイク
ロコンピュータに内蔵されるCMOS型の出力回路に関す
る。
ロコンピュータに内蔵されるCMOS型の出力回路に関す
る。
〔従来の技術〕 従来、この種の出力回路は、第３図に示すような回路
構成を取るものが一般的である。
構成を取るものが一般的である。
ここでI1〜I3はインバータ、G1は２入力のNOR回路、G
2は２入力のNAND回路であり、これらで出力制御回路１
を形成し、M1はＰ型のトランジスタ、M2はＮ形のトラン
ジスタであり、これらで出力部２を形成している。
2は２入力のNAND回路であり、これらで出力制御回路１
を形成し、M1はＰ型のトランジスタ、M2はＮ形のトラン
ジスタであり、これらで出力部２を形成している。
また▲▼は入力データ、DOUTは出力データで
ある。さらに▲▼は出力制御信号であり、高レベル
の時に出力端子は高インピーダンス状態となりSGレベル
のとき出力信号DOUTは入力データ▲▼の反転レ
ベルとなる。
ある。さらに▲▼は出力制御信号であり、高レベル
の時に出力端子は高インピーダンス状態となりSGレベル
のとき出力信号DOUTは入力データ▲▼の反転レ
ベルとなる。
上述した従来の出力回路は、出力部１のトランジスタ
M2がスイッチングすると、負荷容量の電荷を放電する電
流変化と接地配線のインダクタンスにより、接地電位が
揺れ、その結果、IC内部に誤動作を生ずるという欠点を
有する。また、この接地電位の揺れは、電源電位が高け
れば高い程大きくなる。
M2がスイッチングすると、負荷容量の電荷を放電する電
流変化と接地配線のインダクタンスにより、接地電位が
揺れ、その結果、IC内部に誤動作を生ずるという欠点を
有する。また、この接地電位の揺れは、電源電位が高け
れば高い程大きくなる。
本発明の目的は、負荷容量の電荷の放電時に、接地電
位の揺れを低減し、IC内部の誤動作を防止することがで
きる出力回路を提供することにある。
位の揺れを低減し、IC内部の誤動作を防止することがで
きる出力回路を提供することにある。
本発明の出力回路は、入力データ及び出力制御信号を
入力して第１及び第２のゲート信号を出力する出力制御
回路と、前記出力制御信号に従って所定レベルのゲート
電圧制御信号を出力するゲート電圧制御回路と、前記ゲ
ート電圧制御信号により制御されて前記第２のゲート信
号出力端へ伝達する制御トランジスタと、電源端子と出
力端子との間に接続されゲートに前記第１のゲート信号
を入力する一導電型のトランジスタ及び前記出力端子と
接地端子との間に接続されゲートに前記制御トランジス
タの出力端からの信号を入力する逆導電型のトランジス
タを備えたCMOS型の出力部とを有している。
入力して第１及び第２のゲート信号を出力する出力制御
回路と、前記出力制御信号に従って所定レベルのゲート
電圧制御信号を出力するゲート電圧制御回路と、前記ゲ
ート電圧制御信号により制御されて前記第２のゲート信
号出力端へ伝達する制御トランジスタと、電源端子と出
力端子との間に接続されゲートに前記第１のゲート信号
を入力する一導電型のトランジスタ及び前記出力端子と
接地端子との間に接続されゲートに前記制御トランジス
タの出力端からの信号を入力する逆導電型のトランジス
タを備えたCMOS型の出力部とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、インバータI1〜I3,NOR回路G1,NAND回
路G2を備え、入力データ▲▼及び出力制御信号
▲▼を入力して第１及び第２のグート信号C,Dを出
力する出力制御回路１と、Ｐ形のトランジスタM3,N形の
トランジスタQ1〜Qiを備え、出力制御信号▲▼に従
って所定のレベルのゲート電圧制御信号Ｌを出力するゲ
ート電圧制御回路３と、ゲート電圧制御信号Ｌにより制
御されて第２のゲート信号Ｄを出力端へ伝達するトラン
スファ用ノンドープＮ形の制御トランジスタ４と、電源
端子と出力端子TOとの間に接続されゲートに第１のゲー
ト信号Ｃを入力するＰ形のトランジスタM1及び出力端子
TOと接続端子との間に接続されゲートに制御トランジス
タ４の出力端からの信号を入力するＮ形のトランジスタ
M2を備えたCMOS型の出力部２とを有する構成となってい
る。
路G2を備え、入力データ▲▼及び出力制御信号
▲▼を入力して第１及び第２のグート信号C,Dを出
力する出力制御回路１と、Ｐ形のトランジスタM3,N形の
トランジスタQ1〜Qiを備え、出力制御信号▲▼に従
って所定のレベルのゲート電圧制御信号Ｌを出力するゲ
ート電圧制御回路３と、ゲート電圧制御信号Ｌにより制
御されて第２のゲート信号Ｄを出力端へ伝達するトラン
スファ用ノンドープＮ形の制御トランジスタ４と、電源
端子と出力端子TOとの間に接続されゲートに第１のゲー
ト信号Ｃを入力するＰ形のトランジスタM1及び出力端子
TOと接続端子との間に接続されゲートに制御トランジス
タ４の出力端からの信号を入力するＮ形のトランジスタ
M2を備えたCMOS型の出力部２とを有する構成となってい
る。
次に、この実施例の動作について説明する。
今、トランジスタQ1〜Qiのしきい電圧をVTNとする
と、ゲート電圧制御回路３の出力信号、すなわちゲート
電圧制御信号Ｌは次のようになる。
と、ゲート電圧制御回路３の出力信号、すなわちゲート
電圧制御信号Ｌは次のようになる。
電源電圧をVCCとして、 VCC＞VTN×ｉのときＬ＝VTN×i, VCC≦V TN×ｉのときＬ＝VCCとなる。
このように、このゲート電圧制御信号Ｌ、すなわち制
御トランジスタ４のゲート電圧、電源電圧VCCが上昇し
てもVTN×ｉ以上の電位にはならない。
御トランジスタ４のゲート電圧、電源電圧VCCが上昇し
てもVTN×ｉ以上の電位にはならない。
したがって、出力部２のＮ形のトランジスタM2のゲー
ト電位ＥもVTN×ｉ−（制御トランジスタ４のしきい電
圧）以上には上昇しない。
ト電位ＥもVTN×ｉ−（制御トランジスタ４のしきい電
圧）以上には上昇しない。
以上のようにして、出力部２のＮ形のトランジスタM2
のゲート電位Ｅが必要以上に上昇することを抑制して負
荷の放電電流の変化を抑制し、接地ラインの揺れを抑制
することができる。また、トランジスタQ1〜Qiの個数ｉ
を調整することにより、最適の電圧を得ることができ
る。
のゲート電位Ｅが必要以上に上昇することを抑制して負
荷の放電電流の変化を抑制し、接地ラインの揺れを抑制
することができる。また、トランジスタQ1〜Qiの個数ｉ
を調整することにより、最適の電圧を得ることができ
る。
第２図は、本発明の第２の実施例のゲート電圧制御回
路の回路図である。
路の回路図である。
この実施例においては、第１の実施例のゲート電圧制
御回路３のトランジスタQ1〜Qiの一部をEPROM型のメモ
リトランジスタTM1〜TMjに置き換え、かつトランジスタ
全体の個数を減らしたものである。
御回路３のトランジスタQ1〜Qiの一部をEPROM型のメモ
リトランジスタTM1〜TMjに置き換え、かつトランジスタ
全体の個数を減らしたものである。
メモリトランジスタTM1〜TMjのしきい電圧VTNはＮ形
のトランジスタQ1〜Qiのしきい電圧VTNに比べ高く、そ
れだけ直列に接続するトランジスタの数をへらすことが
できる。すなわち、 ｉ＞ｊ＋ｋ となる。
のトランジスタQ1〜Qiのしきい電圧VTNに比べ高く、そ
れだけ直列に接続するトランジスタの数をへらすことが
できる。すなわち、 ｉ＞ｊ＋ｋ となる。
今、メモリトランジスタTM1〜TMj及びトランジスタQ1
〜Qkのしきい電圧のばらつきをΔVTとすれば、第１の実
施例でのゲート電圧制御信号Ｌの電位のばらつきはｉ×
ΔVT第２の実施例でのばらつきはＫ×ΔVTとなる。
〜Qkのしきい電圧のばらつきをΔVTとすれば、第１の実
施例でのゲート電圧制御信号Ｌの電位のばらつきはｉ×
ΔVT第２の実施例でのばらつきはＫ×ΔVTとなる。
このように、第２の実施例では第１の実施例に比べゲ
ート電圧制御信号Ｌの電位のばらつきを抑制することが
できる。
ート電圧制御信号Ｌの電位のばらつきを抑制することが
できる。
以上説明したように、本発明は、出力回路部のトラン
ジスタのゲート電圧を制御トランジスタ及びゲート電圧
制御回路により制御する構成をすることにより、出力部
のトランジスタのゲート電位をある一定の電圧以上に上
昇するのを抑制することができるので負荷容量の電荷の
放電電流の変化を抑制することができ、接地電位の揺れ
を低減しIC内部の誤動作を防止することができる効果が
ある。
ジスタのゲート電圧を制御トランジスタ及びゲート電圧
制御回路により制御する構成をすることにより、出力部
のトランジスタのゲート電位をある一定の電圧以上に上
昇するのを抑制することができるので負荷容量の電荷の
放電電流の変化を抑制することができ、接地電位の揺れ
を低減しIC内部の誤動作を防止することができる効果が
ある。
【図面の簡単な説明】 第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例のゲート電圧制御回路の回路図、第３
図は従来の出力回路の一例を示す回路図である。 １……出力制御回路、２……出力部、3,3A……ゲート電
圧制御回路、４……制御トランジスタ、G1……NOR回
路、G2……NAND回路、I1〜I3……インバータ、M1〜M3,Q
1〜Qi,Qk……トランジスタ、TM1〜TMj……メモリトラン
ジスタ。
明の第２の実施例のゲート電圧制御回路の回路図、第３
図は従来の出力回路の一例を示す回路図である。 １……出力制御回路、２……出力部、3,3A……ゲート電
圧制御回路、４……制御トランジスタ、G1……NOR回
路、G2……NAND回路、I1〜I3……インバータ、M1〜M3,Q
1〜Qi,Qk……トランジスタ、TM1〜TMj……メモリトラン
ジスタ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00 - 19/21 H03K 17/16
Claims (1)
- 【請求項１】入力データ及び出力制御信号を入力して第
１及び第２のゲート信号を出力する出力制御回路と、前
記出力制御信号に従って所定のレベルのゲート電圧制御
信号を出力するゲート電圧制御回路と、前記ゲート電圧
制御信号により制御されて前記第２のゲート信号を出力
端へ伝達する制御トランジスタと、電源端子と出力端子
との間に接続されゲートに前記第１のゲート信号を入力
する一導電型のトランジスタ及び前記出力端子と接地端
子との間に接続されゲートに前記制御トランジスタの出
力端からの信号を入力する逆導電型のトランジスタを備
えたCMOS型の出力部とを有し、前記ゲート電圧制御回路
はダイオード接続した複数のMOSトランジスタの直列回
路を含み、前記ゲート電圧制御信号の高電位出力レベル
が前記直列回路により得られる第１の制限電圧レベル以
下になるようにし、前記制御トランジスタは、前記出力
端側の電圧レベルが、前記ゲート電圧制御信号の電圧レ
ベルと前記制御トランジスタの前記出力端側の端子とゲ
ート端子間のしきい値電圧レベルとの差電圧により得ら
れる第２の制限電圧レベル以下となるようにして、前記
出力端側に接続された前記CMOS型出力部のトランジスタ
のゲート電圧レベルを制限することにより、前記CMOS型
出力部のトランジスタに流れる電流を制限するようにし
たことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157669A JP2808678B2 (ja) | 1989-06-19 | 1989-06-19 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157669A JP2808678B2 (ja) | 1989-06-19 | 1989-06-19 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322618A JPH0322618A (ja) | 1991-01-31 |
| JP2808678B2 true JP2808678B2 (ja) | 1998-10-08 |
Family
ID=15654794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157669A Expired - Lifetime JP2808678B2 (ja) | 1989-06-19 | 1989-06-19 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808678B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321319A (en) * | 1992-06-08 | 1994-06-14 | Advanced Micro Devices, Inc. | High speed CMOS bus driver circuit that provides minimum output signal oscillation |
| US5248906A (en) * | 1992-06-12 | 1993-09-28 | Advanced Micro Devices, Inc. | High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current |
| KR940010671B1 (ko) * | 1992-07-25 | 1994-10-24 | 금성일렉트론 주식회사 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
| JP2671787B2 (ja) * | 1993-12-24 | 1997-10-29 | 日本電気株式会社 | 出力バッファ回路 |
| JP3427562B2 (ja) * | 1995-05-09 | 2003-07-22 | 住友化学工業株式会社 | ポジ型レジスト組成物 |
| US5892371A (en) * | 1996-02-12 | 1999-04-06 | Advanced Micro Devices, Inc. | Gate oxide voltage limiting devices for digital circuits |
-
1989
- 1989-06-19 JP JP1157669A patent/JP2808678B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322618A (ja) | 1991-01-31 |
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