JPS5914195A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5914195A JPS5914195A JP57121584A JP12158482A JPS5914195A JP S5914195 A JPS5914195 A JP S5914195A JP 57121584 A JP57121584 A JP 57121584A JP 12158482 A JP12158482 A JP 12158482A JP S5914195 A JPS5914195 A JP S5914195A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- power supply
- bit
- transient current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装［Ｋ関する。
近年集積回路の集積度が同上しＬＳＩからＶＬＳＩの規
模になるにつれてマイクロプロセッサ−の様な汎用ＬＳ
Ｉ以外に専用ＬＳＩもしくは単環用ＬＳＩの開発が活発
ＶＣなってきた。特に単環用ＬＳＩの形体の一種である
マスタースライス方式にて設計されるＬＳＩの開発が一
般的になってきた。マスタースライス方式Ｖこで設計さ
れるＬＳＩにディジタル装置にとってばその装置の構成
上低価格化、小型化、亮信頼性化等の傾向に一致するも
のとして注目されている。現在のディジタル装置は汎用
品のＳＳＩもしくぼＭＳＩを多数使用しプリント板上に
実装して構成するのが通常でＳＳＩ／ ＭＳＩの電気的レベルもＴＴＬ等の標準レベルを使用す
るのが多い。一方マスタースライス方式で設計されるＬ
ＳＩを製造し供給するメーカーもバイポーラ型マスター
スライス方式ＬＳ Ｉ６るい１ＭＯ８型マスタースライ
ス方式ＬＳＩを開発している。マスタースライス方式に
よるＬＳＩの特徴に以下に述べる如く一般的による知ら
れている。すなわちＬＳＩを製造する工程で拡散工程を
完了したウェハーＶＣ顧客仕様の回路全配線工程だけ変
えることによって開発されるＬＳＩである。これには顧
客側のメリットとしては低開発ｉ、短期の開発期間設計
の守秘、ＬＳＩ化が容易、少量発注が可能等があり−万
ＬＳＩのメーカー側のメリットとしては開発技術工数の
削減が可能、大量生産方式と同一ラインで生産可能、付
加価値増大等があげられる。
模になるにつれてマイクロプロセッサ−の様な汎用ＬＳ
Ｉ以外に専用ＬＳＩもしくは単環用ＬＳＩの開発が活発
ＶＣなってきた。特に単環用ＬＳＩの形体の一種である
マスタースライス方式にて設計されるＬＳＩの開発が一
般的になってきた。マスタースライス方式Ｖこで設計さ
れるＬＳＩにディジタル装置にとってばその装置の構成
上低価格化、小型化、亮信頼性化等の傾向に一致するも
のとして注目されている。現在のディジタル装置は汎用
品のＳＳＩもしくぼＭＳＩを多数使用しプリント板上に
実装して構成するのが通常でＳＳＩ／ ＭＳＩの電気的レベルもＴＴＬ等の標準レベルを使用す
るのが多い。一方マスタースライス方式で設計されるＬ
ＳＩを製造し供給するメーカーもバイポーラ型マスター
スライス方式ＬＳ Ｉ６るい１ＭＯ８型マスタースライ
ス方式ＬＳＩを開発している。マスタースライス方式に
よるＬＳＩの特徴に以下に述べる如く一般的による知ら
れている。すなわちＬＳＩを製造する工程で拡散工程を
完了したウェハーＶＣ顧客仕様の回路全配線工程だけ変
えることによって開発されるＬＳＩである。これには顧
客側のメリットとしては低開発ｉ、短期の開発期間設計
の守秘、ＬＳＩ化が容易、少量発注が可能等があり−万
ＬＳＩのメーカー側のメリットとしては開発技術工数の
削減が可能、大量生産方式と同一ラインで生産可能、付
加価値増大等があげられる。
を近マスタースライス方式で設計されるＬＳＩで相補型
ＭＯ８回路が注目されている。相補型Ｎ１０Ｓ回路は静
的電力にほぼＯＫ等しく低電力化。
ＭＯ８回路が注目されている。相補型Ｎ１０Ｓ回路は静
的電力にほぼＯＫ等しく低電力化。
小型化に最も適しているｏしたがって前記の相補型ＭＯ
８ＬＳＩに実現されるディジタル回路の電力は非常に少
ないため、Ｌ、９Ｉの設計時にあらかじメ設計されるト
ランジスター素子あるいに電源供給配線等に静的電力向
きに設計される場合が多い。
８ＬＳＩに実現されるディジタル回路の電力は非常に少
ないため、Ｌ、９Ｉの設計時にあらかじメ設計されるト
ランジスター素子あるいに電源供給配線等に静的電力向
きに設計される場合が多い。
動的電力を考すヨする場合の設計でに電力は急激に増加
するため、ＬＳＩのレイアウト設計上の制約が生じトラ
ンジスター素子の幾何学的寸法や電源供給配線の幾何学
的寸法等も大きくせねばならない。たとえば高速動作を
必要する場合相補型ＭＯ８回路でＮＡＮＤ回路を構成し
た場合を考えるとその静止電流に数ｎｌＬでめるが過渡
電流はそのピークが１〜２ｒｎＡに達する場合が生じる
。
するため、ＬＳＩのレイアウト設計上の制約が生じトラ
ンジスター素子の幾何学的寸法や電源供給配線の幾何学
的寸法等も大きくせねばならない。たとえば高速動作を
必要する場合相補型ＭＯ８回路でＮＡＮＤ回路を構成し
た場合を考えるとその静止電流に数ｎｌＬでめるが過渡
電流はそのピークが１〜２ｒｎＡに達する場合が生じる
。
マスタースライス方式で設計されるＬ８■Ｉｔｘ公知の
如くあらかじめトランジスター、抵抗、電源配線等は作
りつけであり、これらにマスタースライスの下地と呼ば
れている。もの下地を設計する際にはマスタースライス
方式のＬＳＩで実現されるディジタル回路のすべての組
合せを考すヨして設計せねばならないが、一方歩留やＬ
ＳＩのコスト、信頼性を考えるとすべての組合せを実現
することは不可能になってしまう。ディジタル装置とし
ての回路構成を考えると組合せ回路と順序回路があるが
順序回路を多数含む回路を相補型ＭＯ８回路で集積化す
る場合にほこの動的電力を考すヨしないと、その過渡’
ＱＥ流による電源ノイズが発生し、誤動作を生じる危険
性がある。
如くあらかじめトランジスター、抵抗、電源配線等は作
りつけであり、これらにマスタースライスの下地と呼ば
れている。もの下地を設計する際にはマスタースライス
方式のＬＳＩで実現されるディジタル回路のすべての組
合せを考すヨして設計せねばならないが、一方歩留やＬ
ＳＩのコスト、信頼性を考えるとすべての組合せを実現
することは不可能になってしまう。ディジタル装置とし
ての回路構成を考えると組合せ回路と順序回路があるが
順序回路を多数含む回路を相補型ＭＯ８回路で集積化す
る場合にほこの動的電力を考すヨしないと、その過渡’
ＱＥ流による電源ノイズが発生し、誤動作を生じる危険
性がある。
マスタースライス方式で設計されるＬＳＩＩ−Ｊ前述の
如くマスタースライスの下地に作りつけであるため、該
ＬＳＩの電源配線の設計も一義的に決められてしまう。
如くマスタースライスの下地に作りつけであるため、該
ＬＳＩの電源配線の設計も一義的に決められてしまう。
したがって電源のインピーダンスも一義的に決まってし
まう。一方回路構成による過渡電流はそのＬＳＩが要求
されるスピード。
まう。一方回路構成による過渡電流はそのＬＳＩが要求
されるスピード。
回路構成数によって変化するため、電源ノイズの太きさ
も変化する。順序回路を多数含むＬＳＩでにそのＬＳＩ
内のラッチ回路を同一信号でリセットする様な場合には
ノイズマージンの減少又に誤動作をする欠点があった○ 本発明に前述の欠点を解決した半導体装置を提供するこ
とＫある０ 本発明の半導体装置の特徴にマスタースライス方式にて
設置・される半導体装Ｗにおいて前記半導体が″１＃レ
ベル又、 ＩＩ ｏｌｆｉレベルにリセットする信号端
子を有する複数個のラッテ回路を含み該ラッチ回路をリ
セットする際に該ラッチ回路を数個ずつの回路群に分割
し該回路群にそれぞれリセット信号端子より遅延回路を
通したリセット信号により複数個のラッチ回路が同時に
リセットされないことにある。
も変化する。順序回路を多数含むＬＳＩでにそのＬＳＩ
内のラッチ回路を同一信号でリセットする様な場合には
ノイズマージンの減少又に誤動作をする欠点があった○ 本発明に前述の欠点を解決した半導体装置を提供するこ
とＫある０ 本発明の半導体装置の特徴にマスタースライス方式にて
設置・される半導体装Ｗにおいて前記半導体が″１＃レ
ベル又、 ＩＩ ｏｌｆｉレベルにリセットする信号端
子を有する複数個のラッテ回路を含み該ラッチ回路をリ
セットする際に該ラッチ回路を数個ずつの回路群に分割
し該回路群にそれぞれリセット信号端子より遅延回路を
通したリセット信号により複数個のラッチ回路が同時に
リセットされないことにある。
本発明をより具体的に理解するため従来の回路と本発明
による実施例を比較しながら説明する０第１図の如く６
４ビツトのシフトレジスター回路１を考える０６４ビツ
トのシフトレジスターは８ビツト出力になっておりこの
出力６が８ビツトの他のレジスター７に接続されている
。６４ビツトのシフトレジスター回路１はラッチ回路２
力１ら構成されラッチ回路２はそれぞれデータ入力端子
３ クロック端子４．リセット端子５を有している。ラ
ッチ回路２ｒｉリセット信号によりＩｔ Ｉ１１レベル
にリセットされる。８ビツトのレジスター７はそのデー
タ入力端子に６４ビツトのシフトレジスタ２の出力６に
接続されておりクロック端子８でデータを取り込む０ 第２図は第１図に示されたシフトレジスタ一群と８ビツ
トのレジスターをマスタースライス方式にて設計された
レイアウトの模式図でめる。これらの回路１３はＶＤＤ
端子１２から供給はれる電源配線１７と（）ＮＤ端子か
ら供給されるＧＮＩ）配線１６とに接続されている。さ
らｖｃ１１源配線とＧＮＤ配線とにそれぞれインピダン
ス１５．１４を有している。
による実施例を比較しながら説明する０第１図の如く６
４ビツトのシフトレジスター回路１を考える０６４ビツ
トのシフトレジスターは８ビツト出力になっておりこの
出力６が８ビツトの他のレジスター７に接続されている
。６４ビツトのシフトレジスター回路１はラッチ回路２
力１ら構成されラッチ回路２はそれぞれデータ入力端子
３ クロック端子４．リセット端子５を有している。ラ
ッチ回路２ｒｉリセット信号によりＩｔ Ｉ１１レベル
にリセットされる。８ビツトのレジスター７はそのデー
タ入力端子に６４ビツトのシフトレジスタ２の出力６に
接続されておりクロック端子８でデータを取り込む０ 第２図は第１図に示されたシフトレジスタ一群と８ビツ
トのレジスターをマスタースライス方式にて設計された
レイアウトの模式図でめる。これらの回路１３はＶＤＤ
端子１２から供給はれる電源配線１７と（）ＮＤ端子か
ら供給されるＧＮＩ）配線１６とに接続されている。さ
らｖｃ１１源配線とＧＮＤ配線とにそれぞれインピダン
ス１５．１４を有している。
６４ビツトのシフトレジスター１をリセット信号４１で
リセットする場合従来の回路であると６４ピツ）ｄｌｉ
ｆｆＪＲに １ レベルにリセットされる。
リセットする場合従来の回路であると６４ピツ）ｄｌｉ
ｆｆＪＲに １ レベルにリセットされる。
ｍビットが０”レベル状態ニあり、１ビツトのラッチ回
［２の過渡電流のピーク値が１ｉｎＡであったとする。
［２の過渡電流のピーク値が１ｉｎＡであったとする。
リセットされるときの全過渡電流工はＩ＝ｍＸｉ（ｍＡ
〕である。さらに１ビツトのラッチ回路のリセット時間
をｔｏ（ｎｓ）とする。
〕である。さらに１ビツトのラッチ回路のリセット時間
をｔｏ（ｎｓ）とする。
第３図により本発明の一実施例を説明する。
本発明によれば６４ビツトのシフトレジスター３１をリ
セット信号でリセットする場合、それぞれ遅延回路２１
． ２２． ２３． ２４． ２５． ２６゜２７があ
りさらに遅延時間をラッチ回路３２のリセット時間ｔｏ
（ｎｓ ）の整数倍にとれば、すなわち遅延回路２１
はｔｏ＋α（ｎｓ ）、遅延回路２２は２×ｔｏ＋αｎ
ｓ 遅延回路２：ｌ；Ｊ３Ｘｔｏ＋αｎｓの如くそれぞ
れの遅延回路２１〜２７を設定すればシフトレジスター
３１の過渡電流はシフトレジスター１の過渡電流のし８
に減少される。
セット信号でリセットする場合、それぞれ遅延回路２１
． ２２． ２３． ２４． ２５． ２６゜２７があ
りさらに遅延時間をラッチ回路３２のリセット時間ｔｏ
（ｎｓ ）の整数倍にとれば、すなわち遅延回路２１
はｔｏ＋α（ｎｓ ）、遅延回路２２は２×ｔｏ＋αｎ
ｓ 遅延回路２：ｌ；Ｊ３Ｘｔｏ＋αｎｓの如くそれぞ
れの遅延回路２１〜２７を設定すればシフトレジスター
３１の過渡電流はシフトレジスター１の過渡電流のし８
に減少される。
今ざらに具体的ＶＣＶＤＤ ｉｌ源配線のインピーダン
ス１５が２０Ωのインピーダンスを再しラッテ回路２お
よび３２のリセット時間ｔｏをＩＱｎｓ、遅延回路のオ
フセット時間αを５ｎｓとしラッチ回路２および３２の
過渡を流のピーク値を２ｍＡとし、６４ビツトとも″０
＃状態にあるとする。
ス１５が２０Ωのインピーダンスを再しラッテ回路２お
よび３２のリセット時間ｔｏをＩＱｎｓ、遅延回路のオ
フセット時間αを５ｎｓとしラッチ回路２および３２の
過渡を流のピーク値を２ｍＡとし、６４ビツトとも″０
＃状態にあるとする。
第４図に示す従来回路の電源ＶＤＤのノイズ電圧４２に
Ｖ＝２０ΩＸ２ｒｒＩＡＸ６４
＝２５６０（ｍＶ）
となり、リセット信号４１に関係して電源に２．５６Ｖ
のノイズが発生することとなる。したがってレジスター
７に取り込まれていた内容はクロック８の信号が動作し
ないにもかかわらずレジスター７の内容がすべて′１″
に変化してしまう危険がある。
のノイズが発生することとなる。したがってレジスター
７に取り込まれていた内容はクロック８の信号が動作し
ないにもかかわらずレジスター７の内容がすべて′１″
に変化してしまう危険がある。
本発明による実施例では第５図の如く電源ＶＤＤのノイ
ズ電圧４４ ＶＸ、ＩＪ上セツト号４３が遅延回路２１
．２２，２３，２４，２５，２６，２７により時間区間
ＯＨｓゝＩｏｎｓ、Ｉｏｎｓ〜２０ｎｓ＋ ２０ｎ８
〜３０Ｈｓ、 ３０ｎｓ〜４０ｎｓ、 ４０ｎｓ〜
５０ｎｓ、５０ｎｓ−６０ｎｓ、 ６０ｎｓゝ７０ｎｓ
、 ７０ｒ１３ゝ８０ｒｌｓの８区間に分けられる。し
たがって６４ビツトとも“０″状態にあっても８ビツト
ずつしかりセットされない。すなわち ■−２０ΩＸ ２ ｍＡ Ｘ ８ ＝３２０（ｍＶ） となり電源ノイズ４４は０．３２Ｖで１／８に軽減され
る。
ズ電圧４４ ＶＸ、ＩＪ上セツト号４３が遅延回路２１
．２２，２３，２４，２５，２６，２７により時間区間
ＯＨｓゝＩｏｎｓ、Ｉｏｎｓ〜２０ｎｓ＋ ２０ｎ８
〜３０Ｈｓ、 ３０ｎｓ〜４０ｎｓ、 ４０ｎｓ〜
５０ｎｓ、５０ｎｓ−６０ｎｓ、 ６０ｎｓゝ７０ｎｓ
、 ７０ｒ１３ゝ８０ｒｌｓの８区間に分けられる。し
たがって６４ビツトとも“０″状態にあっても８ビツト
ずつしかりセットされない。すなわち ■−２０ΩＸ ２ ｍＡ Ｘ ８ ＝３２０（ｍＶ） となり電源ノイズ４４は０．３２Ｖで１／８に軽減され
る。
したがってレジスター３７ｖｃ取り込まれていた内容は
電源ノイズによって変化することば少なくなる。また、
レジスター７．３７の内容が変化ないまでも電源ノイズ
による動作マージンの減少は本発明によジ防止されるこ
とに明らかでるる。
電源ノイズによって変化することば少なくなる。また、
レジスター７．３７の内容が変化ないまでも電源ノイズ
による動作マージンの減少は本発明によジ防止されるこ
とに明らかでるる。
第１図は６４ビツトのシフトレジスター回路ト８ビット
のレジスター回路で６４ビツトのシフトレジスターを８
ビツトずつ分割している。第２図に第１図の回路をマス
タースライス方式にてＬＳＩ化したときのレイアウト模
式図、第３ｆＥＪに本発明による実施例を示す図、第４
図に第１図のリセット信号波形および電源ノイズ波形図
、第５図は第３図のリセット信号波形および電源ノイズ
波形Ｊｌ、３１・・・６４ビツトのシフトレジスター、
２．３２・・・１ビツトラッチ回路、３．３３・・・１
ビツトラッチ回路のテータ入力端子、４．３４・・・１
ビツトラッチ回路のクロック入力端子、５． ３５・・
・６４ビ′ツトのシフトレジスターリセット入力端子、
６．３６・・・８ビツトレジスターの入力端子および６
４ビツトシフトレジスターの出力端子、７゜３７・・・
８ビツトレジスター、８．３８・・・８ビツトレジスタ
ーのクロック入力端子、１１・・・ＧＮＤ端子、１２・
・・ＶＤＤ端子、１３・・・図１および図３の回ＭＬ１
４・・・ＧＮＤ配線インピーダンス、１５・・・ＶＤＤ
配線インピーダンス、１６・・・ＧＮＤ配線、１７・・
・ＶＤＤ配線 ） 端 ４図 １．１ 第 ５ 図
のレジスター回路で６４ビツトのシフトレジスターを８
ビツトずつ分割している。第２図に第１図の回路をマス
タースライス方式にてＬＳＩ化したときのレイアウト模
式図、第３ｆＥＪに本発明による実施例を示す図、第４
図に第１図のリセット信号波形および電源ノイズ波形図
、第５図は第３図のリセット信号波形および電源ノイズ
波形Ｊｌ、３１・・・６４ビツトのシフトレジスター、
２．３２・・・１ビツトラッチ回路、３．３３・・・１
ビツトラッチ回路のテータ入力端子、４．３４・・・１
ビツトラッチ回路のクロック入力端子、５． ３５・・
・６４ビ′ツトのシフトレジスターリセット入力端子、
６．３６・・・８ビツトレジスターの入力端子および６
４ビツトシフトレジスターの出力端子、７゜３７・・・
８ビツトレジスター、８．３８・・・８ビツトレジスタ
ーのクロック入力端子、１１・・・ＧＮＤ端子、１２・
・・ＶＤＤ端子、１３・・・図１および図３の回ＭＬ１
４・・・ＧＮＤ配線インピーダンス、１５・・・ＶＤＤ
配線インピーダンス、１６・・・ＧＮＤ配線、１７・・
・ＶＤＤ配線 ） 端 ４図 １．１ 第 ５ 図
Claims (1)
- リセット信号端子を有する複数個のラッチ回路をリセッ
トする際に該ラッチ回路を数個ずつの回路群に分割し、
該回路群にそれぞれリセット信号端子より遅延回路を通
したシリセット信号により複数個のラッチ回路が同時に
リセットされないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121584A JPS5914195A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121584A JPS5914195A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914195A true JPS5914195A (ja) | 1984-01-25 |
| JPS6216477B2 JPS6216477B2 (ja) | 1987-04-13 |
Family
ID=14814855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121584A Granted JPS5914195A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914195A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205088U (ja) * | 1985-06-13 | 1986-12-24 | ||
| JPS6329823A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | デ−タリセツト回路 |
| JPH01130385A (ja) * | 1987-11-17 | 1989-05-23 | Sony Corp | メモリ装置 |
| JPH01213890A (ja) * | 1988-02-20 | 1989-08-28 | Sony Corp | メモリ装置 |
| JPH088706A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | 半導体集積回路 |
| US8223107B2 (en) | 2006-12-07 | 2012-07-17 | Renesas Electronics Corporation | Data driver and display apparatus using the same including clock control circuit and shift register circuit |
-
1982
- 1982-07-13 JP JP57121584A patent/JPS5914195A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205088U (ja) * | 1985-06-13 | 1986-12-24 | ||
| JPS6329823A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | デ−タリセツト回路 |
| JPH01130385A (ja) * | 1987-11-17 | 1989-05-23 | Sony Corp | メモリ装置 |
| JPH01213890A (ja) * | 1988-02-20 | 1989-08-28 | Sony Corp | メモリ装置 |
| JPH088706A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | 半導体集積回路 |
| US8223107B2 (en) | 2006-12-07 | 2012-07-17 | Renesas Electronics Corporation | Data driver and display apparatus using the same including clock control circuit and shift register circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216477B2 (ja) | 1987-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2747223B2 (ja) | 半導体集積回路 | |
| JPS5914195A (ja) | 半導体装置 | |
| JP2590681B2 (ja) | 半導体論理回路装置 | |
| JPS5986242A (ja) | 半導体装置 | |
| US7307295B2 (en) | Method and an apparatus for a hard-coded bit value changeable in any layer of metal | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| JP3006804B2 (ja) | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 | |
| JPH0120538B2 (ja) | ||
| JPH0834427B2 (ja) | 論理回路 | |
| JPS62145834A (ja) | 半導体装置 | |
| JPS59158535A (ja) | 半導体装置 | |
| JPS61274340A (ja) | 半導体集積論理回路 | |
| JPH03121516A (ja) | 半導体集積回路装置 | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JP2727994B2 (ja) | 半導体集積回路 | |
| JP3036459B2 (ja) | Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 | |
| JPS613430A (ja) | 半導体装置 | |
| JPH06274242A (ja) | 半導体集積回路装置 | |
| JP2652948B2 (ja) | 半導体集積回路 | |
| JPS6126940Y2 (ja) | ||
| JPH0414243A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS5844822A (ja) | Ｃｍｌ相互接続回路 | |
| Sato et al. | A 400 ps bipolar 18 bit RALU using advanced PSA | |
| JPH11145824A (ja) | 半導体集積回路装置 | |
| JPS6351380B2 (ja) |