JPS6329823A - デ−タリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるデータ保持回路のリセッ
ト回路に関し、特に集積化メモリ素子のリセット回路に
関する。

〔従来の技術〕

従来、この種のデータリセット回路はデータ保持回路の
各リセット内子を共通接続し、全データ保持回路の記憶
内容全−斉にリセットしていた０第４図に従来のデータ
リセット回路図を示す。

データ保持回路２１Ａ・２１Ｂ・２１Ｃ・・・に同−構
５５を要素で２値情報ｒｌＪ・「０」？記憶する機能會
有する。ここでは例としてセット・リセット型スリップ
・フロップの場合を示す。リセット端子２２Ａ・２２Ｂ
・２２Ｃ・・・はデータ保持回路のデータ全すセッ１−
（ｒＯＪ’に誉込む）する入力端子である。セット端子
２３Ａ・２３Ｂ・２３Ｃ・・・はデータ保持回路にデー
タケセフ）（ｒｌＪ’に番込む）する入力端子である。

電源投入直後にデータ保持回路の内容がｒＯＪでろるが
「１」であるかに、素子の製造ばらつきに依存する。製
造ばらつきがランダムであるとすると、「０」状態と「
月状態のデータ保持回路はそれぞ３５０％ずつでらる。

しかし最悪の場合はすべてのデータ保持回路が「１」状
態にセットされることもあり得る。第４図に示すデータ
保持回路２１Ａ＠２１Ｂ・２ＩＣ・・・・・・全リセッ
トするＩｃに、リセット信号端子２２Ａ・２２Ｂ・２２
Ｃ・・・・・・に正極性パルスを印剤丁れは良い。この
時、図中で矢印に示す経路にそってリセット電流が流れ
る。

〔発明が解決しようとする問題点〕

上述した従来のデータリセット回路は、リセット端子が
共通になっているので、すべてのデータ保持回路が電源
投入直後にセットされていた場合、すべてのデータ保持
回路の内容が同時にリセットされ大きなリセット電流が
流れるので、−時的に電源電圧が低下し之り、接地線の
電圧が上昇したりして他のブロックのメモリやレジスタ
のデータが破壊されるという欠点があっｔ０ 上述し九従来のデータリセット回路に対して、本発明は
遅延素子により、各データ保持回路へのリセット信号を
遅らせ、リセット電流が一時に集中しないという独創的
内容を有する。

〔問題点全解決するための手段〕

本発明のデータリセット回路は、直列接続し九複数個の
遅延素子の接続点のおのおのにデータ保持回路のリセッ
ト端子全接続し、前記直列接続した遅延素子の一端にリ
セット信号源金供給する工う構匠されたものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図に本発明の第一の実施例のデータリセット回路図
である。データ保持回路ＩＡ・ＩＢ・ＩＣ・・・・・・
はディジタル情報の「１」またはｒＯＪの１ビツト全記
憶する回路であり、本笑施例ではこのデータ保持回路と
してセット・リセット型フリップ・フロップ回路を用い
比例について説明する。

情報処理装置ではこの様なデータ保持回路ＩＡ−ＩＢ・
ＩＣ・・・が多数個使われる。リセット端子２Ａ・２Ｂ
・２Ｃ・・・は、７リツプ・フロップ回路に記憶してい
る内容全リセットする入力端子である。

一方、セット端子３人・３Ｂ・３Ｃ・−・はフリップ・
７０ツブ回路に情報をセットする九めの入力端子である
。リセット端子２ＡＵＩＪセット信号端子ＡＫＩ続され
る。リセット端子２Ｂは遅延素子４Ａを介してリセット
９号端子Ａに接続し、同様にリセット端子２０以下も遅
延素子４Ｂ以下を介してリセット値号線に順次接続さｎ
ている。

遅延素子４Ａ＠４Ｂ・４Ｃ・・・はここではインバータ
回路音用いている。インバータ回路１段当りの遅延時間
は数ナノ秒であり、段数を変えることにエフ、遅延時間
を自由に設定できる。第１図に示す実施例の場合、保持
データをリセットする沈めには各リセット端子には正極
性パルスを印加する必要がある。従ってリセッ）（Ｎ号
が反転しない二うにする友めに、遅延素子は偶数段のイ
ンバータ回路で構成しなくてはならない。第１図の例で
はインバータ回路が２段の場合全示し友が４段・６段あ
るいはそれ以上であっても良い。また、遅延素子毎のイ
ンバータ段数は同一である必要はなく、異なる段数の組
合せであっても良い。

第２図（ａ）〜（ｃ）セリセット信号線の各部の信号電
圧波形図である。第２図（ａ）はＡ点の信号電圧波形で
、外部のパルス発生回路にニジ発生させる。第２図（ｂ
）はＢ点の信号電圧波形で、Ａ点の信号よりインバータ
回路２段分の遅延時間ｔｄａだけ遅れ次信号である。更
に第２図（ｃ）は６点の信号電圧波形でＢ点工ｐも遅延
時間ｔａｂだけ遅れた信号となりている。これらのリセ
ット信号により各データ保持回路ＩＡ・ＩＢ・ＩＣ・・
・の記憶情報を順次リセットしてゆく。

第３図は本発明の第二の実施例のデータリセット回路図
である。データ保持回路１１Ａ・ＩＩＢ・ＩＩｃ・・・
と、リセット端子１２Ａ・１２Ｂ−１２０・・・と、セ
ット端子１３Ａ・１３Ｂ−１３Ｃ・・・に。

第一の実施例と同一の構ａ：要素であり、第１図に示す
第一の実施例と異なるところは遅延素子を抵抗素子１５
Ａ・１５Ｂ・１５Ｃ・・・と容量素子１６Ａ・１６Ｂ・
１６Ｃ・・・で構成している点である。集積回路におい
て抵抗素子に不純物の拡散にニジ容易に形成され、容量
素子も２層ポリシリコン身プロセスにニジ容易に実現で
きる。信号遅延時間に抵抗と容量の大きさから決まる時
定数ＣＸＲにＬり設定することができる。

本発明においてデータ保持回路はセットψリセット型フ
リップ・フロップを例にとって説明したが、これに限定
されるものではなく、Ｄ型フリップ畳フロップやスタテ
ィック型メモリセルあるいは他の記憶素子であっても；
い。また、リセット信号は正極性に限定されるものでは
なく、負極性信号を用いてデータ出力点を直接、接地電
位とする方式であってもよい。

次に本発明のデータリセット回路のリセット時の動作電
流について説明する。第１図において、まず初めにリセ
ット信号端子Ａの信号にエフデータ保持回路ＩＡの記憶
内容がリセットされ、リセット動作時の過渡電流が電源
線と嬢地線との間に流れる。続いて遅延時間ｔｄだけ遅
れ７’ｊ　ＩＪ上セツト号がＢ点に伝搬しデータ保持回
路ＩＢの記憶内容がリセットされ、過渡電流が電源線と
接地線との間に流れる。しかしこれらの過渡電流の流れ
る時間は一致せず、遅延時間ｔｄだけ離れている。

従って、これら２つの過渡電流は重なフ合うことはなく
、大きな過渡電流が流れることはない。

同様にデータ保持回路ＩＣの過渡電流も上記過渡電流と
重なることはない。すべてのデータ保持回路が初めにセ
ット状態にあり友とじても、それ故に電源線あるいは接
地線に過大なリセット電流が流れて電源電圧が一時的に
低下しｋす、接地電位が一時的に上昇したりして、他の
データ保持回路の記憶内容が破壊されることはない。

〔発明の効果〕

以上説明しｆｃ工うに本発明は、各データ保持回路のリ
セット端子間を順次遅延回路で連結して順次遅延したリ
セット信号を印加することに工す、リセットの際の過渡
電流が重ならない工うにしたので、接地線に過大なリセ
ット電流が流ｎてｔ源電圧が一時的に低下しｆｃり、接
地電位が一時的に上昇しｆｃｖして、他のデータ保持回
路の記憶内容を破壊せず安定に保つことができ、傷頓度
も上るという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のデータリセット回路図
、第２図（ａ）〜（ｃ）は第１図のＡ−０点の信号電圧
波形図、第３図は本発明の第２の実施例のデータリセッ
ト回路図、第４図に従来の技術によるデータリセット回
路図である。 １人・ＩＢ−ＩＣ・・・・・・データ保持口路、２Ａ＠
２Ｂ・２Ｃ・・・・・・リセット端子、３Ａ・３Ｂ・３
Ｃ・・・・・・セット端子、４Ａ・４Ｂ・４Ｃ・・・・
・・遅延素子。 ＄　１　■ 十Ｉα・ｆａ’Ｊ：セリ６時ル可 第　３　　圀

Claims (1)

【特許請求の範囲】
1. 　直列接続した複数個の遅延素子の接続点のおのおのに
   データ保持回路のリセット端子を接続し、前記直列接続
   した遅延素子の一端にリセット信号源を供給することを
   特徴とするデータリセット回路。