JPH04258894A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04258894A
JPH04258894A JP3019672A JP1967291A JPH04258894A JP H04258894 A JPH04258894 A JP H04258894A JP 3019672 A JP3019672 A JP 3019672A JP 1967291 A JP1967291 A JP 1967291A JP H04258894 A JPH04258894 A JP H04258894A
Authority
JP
Japan
Prior art keywords
line
precharge
signal
data
rom
Prior art date
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Pending
Application number
JP3019672A
Other languages
English (en)
Inventor
Yoshiya Kogure
小暮　佳也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にプリチャージ信号を出力することによって、ＲＯＭ
から安定したデータを読み出す半導体集積回路に関する
。
【０００２】
【従来の技術】図２は従来の半導体集積回路の一例のブ
ロック図である。
【０００３】従来例は、ワード線１２とカラムセレクト
信号線１５とデータ線１３とに複数のメモリセル１４が
接線されたダイナミック形のＲＯＭと、このＲＯＭから
データを読み出すときクロックに同期してプリチャージ
信号が入力されるプリチャージ信号線１０と、電源線９
に接続し、プリチャージ信号を所定電圧にしてデータ１
３線に出力するプリチャージ回路１１とを有する。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、図５に示すようにアドレス信号（ＡＤＤ）
２１のセットアップ２３に同期してクロックＣＬＫ２０
がハイレベルの時にプリチャージ２２される。いま、図
６のようにアドレスＡＤＤ１２５によってメモリ２７の
データをデータ線２４から読みだしたとすると図７のよ
うにメモリ２８のデータを読み出そうとした時、ＲＯＭ
にプリチャージ時間の小さいクロックが入力されると、
データ線２４は負荷容量２９が大きいためプリチャージ
しきれず、データ線２４の電位は十分に上昇しない。そ
してこの時読み出されるデータが“１”であってもメモ
リの内容とは異る“０”の値が読み出されるという問題
点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ワード線とカラムセレクト信号線とデータ線とに複
数のメモリセルが接線されたダイナミック形のＲＯＭと
、このＲＯＭからデータを読み出すときクロックに同期
してプリチャージ信号が入力されるプリチャージ信号線
と、前記プリチャージ信号が補正されたパルス信号を出
力する単安定マルチバイブレータ回路と、前記パルス信
号を所定電圧にして前記データ線に出力するプリチャー
ジ回路とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図、図３は本実施
例のマルチバイブレータ回路のブロック図である。
【０００７】本実施例は、ワード線５とカラムセレクト
信号線８とデータ線６とに複数のメモリセル７が接線さ
れたダイナミック形のＲＯＭと、このＲＯＭからデータ
を読み出すときクロックに同期してプリチャージ信号が
入力されるプリチャージ信号線２と、プリチャージ信号
が補正されたパルス信号を出力する単安定のマルチバイ
ブレータ回路３と、電源線１に接続し、パルス信号を所
定電圧にしてデータ線６に出力するプリチャージ回路４
とを有して構成される。
【０００８】次に本実施例の動作について説明すると、
プリチャージ信号線２とプリチャージ回路４との間に単
安定９マルチバイブレータ回路３を挿入する。マルチバ
イブレータ回路３において抵抗器Ｒ１，Ｒ２及びコンデ
ンサＣ１，Ｃ２は、半導体集積回路装置に外部端子を設
けて接続する。
【０００９】このようにすると、図４の波形図のａ〜ｅ
に示すようにプリチャージ信号線２に入力されたプリチ
ャージ信号ａが補正されたパルス信号ｅをプリチャージ
回路４経由でデータ線６に出力し、ＲＯＭから誤りのな
いデータを読み出すことができる。
【００１０】
【発明の効果】以上説明したように本発明は、プリチャ
ージ信号線に単安定のマルチバイブレータ回路を挿入す
ることによって、常に充分な、プリチャージ電流をデー
タ線に供給でき、データ線を充分にプリチャージしない
ような、パルス幅の短いクロックが入力されても、マル
チバイブレータ回路で補正したパルス幅の出力をプリチ
ャージ信号とすることによって、ＲＯＭからデータを正
常に読み出すことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】従来の半導体集積回路の一例のブロック図であ
る。
【図３】本実施例のマルチバイブレータ回路のブロック
図である。
【図４】マルチバイブレータ回路を説明するための波形
図である。
【図５】従来例の動作説明のためのタイミング図である
。
【図６】従来例の動作説明のためのブロック図である。
【図７】従来例の動作説明のためのブロック図である。
【符号の説明】
１　　　　電源線 ２　　　　プリチャージ信号線 ３　　　　マルチバイブレータ回路 ４　　　　プリチャージ回路 ５　　　　ワード線 ６　　　　データ線 ７　　　　メモリセル ８　　　　カラムセレクト信号線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ワード線とカラムセレクト信号線とデ
    ータ線とに複数のメモリセルが接線されたダイナミック
    形のＲＯＭと、このＲＯＭからデータを読み出すときク
    ロックに同期してプリチャージ信号が入力されるプリチ
    ャージ信号線と、前記プリチャージ信号が補正されたパ
    ルス信号を出力する単安定マルチバイブレータ回路と、
    前記パルス信号を所定電圧にして前記データ線に出力す
    るプリチャージ回路とを有することを特徴とする半導体
    集積回路。
JP3019672A 1991-02-13 1991-02-13 半導体集積回路 Pending JPH04258894A (ja)

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A02 Decision of refusal

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Effective date: 20010321