KR920005166A - 테스트모드(Test Mode)기능을 구비한 반도체기억장치 - Google Patents

테스트모드(Test Mode)기능을 구비한 반도체기억장치 Download PDF

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KR920005166A
KR920005166A KR1019910014119A KR910014119A KR920005166A KR 920005166 A KR920005166 A KR 920005166A KR 1019910014119 A KR1019910014119 A KR 1019910014119A KR 910014119 A KR910014119 A KR 910014119A KR 920005166 A KR920005166 A KR 920005166A
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마히도 슈호우
히로시 미야모도
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

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  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음

Description

테스트모드(Test Mode)기능을 구비한 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예 및 제2실시예에 따른 DRAM의 전체구성을 나타낸 블럭도.
제2도는 제1실시예에 따른 DRAM에 있어서입력회로(16)의 구성을 나타낸 회로도.

Claims (43)

  1. 메모리셀 어레이(1)와, 상기 메모리셀 어레이(1)로 부터 데이타를 독출하고 상기 메모리셀어레이 (1)에 데이타를 기입하는 동작에 관련된 내부회로수단(2,4,9)과, 상기 내부회로수단(2,4,9)을 초기화 시키기 위한 전원에 응답하는 리세트펄스발생수단(18)과,테스트모드지정신호를 발생시키기 위한 외부제어신호에 응답하는 테스트 모드 지정신호발생수단(14)과, 상기 리세트펄스발생수단(14)으로 부터 리세트신호가 발생되지 않을 때에만 상기 외부제어신호를 버퍼링하여 상기 내부회로수단(2,4,9)에 제공하는 제1버피수단(17)및, 상기 외부제어신호를 계속해서 버퍼링하여 상기 테스트모드지정신호발생수단(14)에제공하는 제2버퍼수단 (16)을 포함하되, 상기 내부회로수단(2,4,9)은 상기 리세트펄스발생수단(18)으로 부터 상기 리세트펄스가 출력된 후에 상기 외부제어신호에 응답하여 동작되는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 외부제어신호는 제1 외부제어신호와외부제어신호및 제3외부제어신호를 포함하고, 상기 테스트모드지정신호발생수단(14)은 상기 제1 외부제어신호와 상기 제2외부제어부및 상기 제3외부제어신호의 전위논리레벨의 조합에 응답하여 상기 테스트보드지어신호를 발생시키는 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 제1외부제어신호와 제2외부제어신호가 제1논리레벨상태일때 상기 테스트모드지정신호 발생회로(14)는 상기 제2외부제어신호의 논리레벨이 상기 제1논리레벨에서 제2논리레벨로 변하는 것에 응답하여 상기 테스트모드지정신호를 발생시키는 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 제2버퍼수단(16)은 상기 제3외부제어신호(RAS)를 반전시키기 위한 제1반전수단 (22)과, 상기 제1반전수단(22)의 출력을 반전시키는 제2반전수단(23)을 포함하는 것을 포함하는 것을 특징으로 하는 반도체기억장치.
  5. 제4항에 있어서, 상기 제2 버퍼수단(16)은 상기 제2 반전수단(23)의 드레시호울드전압을 편차시키기 위한 드레시호울드전압 편차수단(24)을 부가적으로 포함하는 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서, 상기 드레시호울드전압 편차수단(24)은 상기 제1 반전수단(22)과 상기 제2 반전수단(23)사이에 구성되며 상기 제2 반전수단(23)의 사이에 구성되며 상기 제2 반저수단(23)의 출력논리 레벨이 상기 제1 논리레벨에서 상기 제2 논리레벨로 절환됨에 응답하여 제1 드레시호울드전압(V2)을 감소시키는 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 드레시호울드전압편차수단(24)은, 상기 제2 반전수단(23)의 출력논리레벨이 상기 제2 논리레벨에서 상기 제1 논리레벨로절환됨에 상응하게 제2 드레시호울드전압(V3)을 더욱 증가시키는 것을 특징으로 하는 반도체기억장치.
  8. 제6항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제1 반전수단(22)의 출력단과 저전위원(GND) 사이에 구성되고 상기 제2 반전수단(23)의 출력에 의해 제어되는 절환수단(Q12)을 포함하는 것을 특징으로 하는 반도체기억장치.
  9. 제7항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제1 반전수단(24)은 상기 제1 반전수단(22)의 출력단과 고전위원(Vcc)사이에 구성되고 상기 제2 반전수단(23)의 출력에 의해 제어되는 제1 절환수단 (Q11)과, 상기 제1 반전수단(22)의 출력단과 저전위원(GND) 사이에 구성되고 상기 제2 반전(23)의 출력에 의해 제어되는 제2 절환수단(Q12)을 포함하는 것을 특징으로 하는 반도체기억장치.
  10. 제8항에 있어서, 상기 절환수단(Q12)은 상기 제1 극성과 반대인 제2 극성을갖고, 상기 제1 반전수단(22)의 출력을 받아들이는 제1 도전단자와 상기 저전위원(GND)에 접속된 제2 도전단자 및 상기 제2 반전수단(23)의 출력을 받아들이는 제어단자를 구비한 제2 전계효과 반도체소자(Q12)로 구성되는 것을 특징으로 하는 반도체기억장치.
  11. 제9항에 있어서, 상기 제1 절환수단(Q11)은 제1 절환수단(Q11)은 제1 극성을 갖고 상기 제1 반전수단(22)의 출력을 받아들이는 제1 도전단자와 상기 고전위원(Vcc)에 접속된 제2 도전단자 및 상기 제2 반전수단(23)의 출력을 받아들이는 제어단자를 구비한 제1 전계효과반도체소자(Q11)로 구성되고, 상기 제2 절환수단(Q12)은 상기 제1 극성과반대인 제2 극성을 갖고 상기 제1 반전수단(22)의 출력을 받아들이는 제1 도전단자와 상기 저전위원(GND)에 접속된제2도전단자 및 상기 제2 반전수단의 출력을 받아들이는 제어단자를 구비한 제2 전계효과반도체(Q12)로 구성되는 것을 특징으로 하는 반도체기억장치.
  12. 제4항에 있어서, 상기 제1 버퍼수단(17)은 상기 제3 외부제어신호를 반전시키는 제3 반전수단(20)의 출력을 반전시키는 제4 반전수단(21) 및, 상기 리세트펄스에 응답하여 상기 제3 반전수단(20)의 출력을 일시적으로 소정의 전위로 되게하는 포싱수단(Q3,Q4)을 포함하는 것을 특징으로 하는 반도체기억장치.
  13. 제5항에 있어서, 상기 제1 버퍼수단(17)은 상기 제3 외부제어신호를 반전시키는 제3 반전수단(20)과, 상기 제3 반전수단(20)의 출력을 반전시키는 제4 반전수단(21) 및, 상기 리세트펄스에 응답하여 상기 제3반전수단(20)의 출력을 일시적으로 소정의 전위로 되게하는 포싱수단(Q3,Q4)으로 구성되는 것을 특징으로 하는 반도체기억장치.
  14. 제10항에 있어서, 상기 제1 반전수단(22)은 상기 고전위원(Vcc)과 상기 저전위원(GND) 사이에 직렬로 접속되며 상호간 상보적인 극성을 갖고 상기 제3 회부제어신호에 의해 제어되는 두개의 전계효과 반도체소자들(Q7,Q8)로 구성되며, 상기 제2 반전수단(23)은 상기 고전위원(Vcc)와 상기 저전위원(GND)사이에 직렬로 접속되며, 상호간 상보적인 극성을 갖고 상기 두개의 전계효과반도체소자(Q7,Q8) 사이에 있는 노드의 전위에 제어되는 두개의 전계효과트랜지스터들(Q14,Q15)로 구성되는 것을 특징으로 하는 반도체 기억장치.
  15. 제11항에 있어서, 상기 제1반전수단(22)은 상기 고전위원(Vcc)과 상기 저전위원(GND)사이에 직렬로 접속되며 상호간 상보적인 극성을 갖고, 상기 제3외부제어신호에 의해 제어되는 두개의 전계효과 반도체 소자들(Q7,Q8)로 구성되며, 상기 제2 반전수단(23)은 상기 고전위원 (Vcc)과 상기 저전위원(GND) 사이에 직렬로 접속되며, 상호간 상보적인 극성을 갖고, 상기 두개의 전계효과반도체소자(Q7,Q8)사이에 있는 노드의 전위에 의해 두개의 전계효과반도체소자(Q14,Q15)로 구성되는 것을 특징으로 하는 반도체 기억장치
  16. 제12항에 있어서, 상기 제3반전수단(20)은 고전위원(Vcc)과 저전위원(GND)사이에 직렬로 접속되며 상호간 상보적인 극성을 갖고, 상기 제3외부제어신호에 의해 제어되는 두개의 전계효과 반도체 소자들(Q1,Q2)로 구성되고, 상기 제4 반전수단(21)은 상기 고전위원 (Vcc)과 상기 저전위원(GND) 사이에 직렬로 접속되며, 상호간 상보적인 극성을 갖고, 상기 두개의 전계효과반도체소자(Q1,Q2)사이에 있는 노드의 전위에 의해 두개의 전계효과반도체소자(Q5,Q6)로 구성되며; 상기 포싱수단(Q3,Q4)은 상기 제3반전수단(20)을 구성하는 상기 두개의 전계효과 반도체 소자들(Q1,Q2)중 하나의 전계효과 반도체 소자들(Q2)에 병렬로 접속되며, 상기 하나의 전계효과 반도체 소자들(Q2)와 동일한 극성을 갖고 상기 리세트펄스에 응답하여 도통상태가 되는 전계효과 반도체 소자들(Q4)와, 상기 제3 반전수단(20)을 구성하는 상기 두개의 전계효과 반도체 소자들(Q1,Q2)중 다른 하나의 전계효과 반도체 소자들(Q1)에 직렬로 접속되며, 상기 다른하나의 전계효과 반도체소자(Q1)와 동일한 극성을 갖고, 상기 리세트펄스에 응답하여 비도통상태가 되는 전계효과 반도체소자(Q3)로 구성되는 것을 특징으로 하는 반도체 기억장치.
  17. 제13항에 있어서, 상기 젬 3반전수단(20)은 고전위원(Vcc)과 저전위원(GND)사이에 직렬로 접속되며 상호간 상보적인 극성을 갖고, 상기 제3외부제어신호에 의해 제어되는 두개의 전계효과 반도체 소자들(Q1,Q2)로 구성되고, 상기 제4 반전수단(21)은 상기 고전위원 (Vcc)과 상기 저전위원(GND) 사이에 직렬로 접속되며, 상호간 상보적인 극성을 갖고, 상기 두개의 전계효과반도체소자(Q1,Q2)사이에 있는 노드의 전위에 의해 두개의 전계효과반도체소자(Q5,Q6)로 구성되며; 상기 포싱수단(Q3,Q4)은 상기 제3반전수단(20)을 구성하는 상기 두개의 전계효과 반도체 소자들(Q1,Q2)중 하나의 전계효과 반도체 소자들(Q2)에 병렬로 접속되며, 상기 하나의 전계효과 반도체 소자들(Q2)와 동일한 극성을 갖고 상기 리세트펄스에 응답하여 도통상태가 되는 전계효과 반도체 소자들(Q4)와, 상기 제3 반전수단(20)을 구성하는 상기 두개의 전계효과 반도체 소자들(Q1,Q2)중 다른 하나의 전계효과 반도체 소자들(Q1)에 직렬로 접속되며, 상기 다른하나의 전계효과 반도체소자(Q1)와 동일한 극성을 갖고, 상기 리세트펄스에 응답하여 비도통상태가 되는 전계효과 반도체소자(Q3)로 구성되는 것을 특징으로 하는 반도체 기억장치.
  18. 제6항에 있어서, 상기 제2 반전수단의 출력이 상기 제2 논리레벨에서 상기 제1논리레벨로 절환됨에 상응하는 상기 제1 드레시호울드전압(V2)과 상기 제2 드레시호울드전압(V3)간의 전원차는 상기 전원이 인가된 후에 곧이어 발생되는 노이즈로 인한 상기 제3 외부제어신호의 전위요동량보다 큰 것을 특징으로 하는 반도체기억장치.
  19. 제7항에 있어서, 상기 제1 드레시호울드전압(V2)과 상기 제2 드레시호울드전압(V3)간의 전원차는 상기 전원이 인가된 후에 곧이어 발생되는 노이즈로 인한 상기 제3 외부제어신호의 전위요동량보다 큰 것을 특징으로 하는 반도체 기억장치.
  20. 메모리셀어레이(1)와, 외부제어신호에 응답하여 상기 메모리셀어레이(1)의 통상적인 독출 및 기입동작을 제어하는 제어수단(17,18)과, 상기 외부제어신호에 응답하여 상기 메모리셀어레이(1)의 테스트동작의 착수와 종료를 제어하는 테스트모드지정수단(14) 및, 상기 외부제어신호를 버퍼링하는 제2 버퍼수단(16)을 포함하되, 상기 제어수단(17,18)은 상기 외부제어신호를 버퍼링하는 제1 버퍼수단(17)과, 전원에 응답하여 상기 제1 버퍼수 낟ㅈ(17)을 초기화시키는 리세트수단(14)으로 구성되며, 상기 테스트모드지정수단(14)은 상기 제2 버퍼수단(16)의 출력단에 접속되는 것을 특징으로 하는 반도체기억장치.
  21. 제20항에 있어서, 상기 제2 버퍼수단(16)은 상기 외부제어신호를 반전시키는 제1 반전수단(22)과, 상기 제1 반전수단(22)의 출력을 반전시키고 상기 테스트모드지정수단(14)에 출력단이 접속된 제2 반전수단(23)으로 구성되는 것을 특징으로 하는 반도체기억장치.
  22. 제21항에 있어서, 상기 제2 버퍼수단(16)은 상기 제2 반전수단(23)으로 입력되는 전압이 증가되는 동안에는 상기 제2 반전수단(23)의 드레시호울드전압을 레벨로 설정하고, 상기 제2 반전수단(23)으로 입력되는 전압이 감소되는 동안에는 상기 제2 반전수단(23)의 드레시호울드전압을 제2 레벨로 설정하는 드레시호울드전압설정수단(24)을 부가적으로 포함하는 것을 특징으로 하는 반도체기억장치.
  23. 제22항에 있어서, 상기 제1 레벨이 상기 제2 레벨보다 높은 것을 특징으로 하는 반도체기억장치.
  24. 메모리셀어레이(1)와, 외부제어신호에 응답하여 상기 메모리셀어레이(1)의 통상적인 기입동작 및 독출동작을 제어하는 제어수단(16,17,18)과, 상기 제어수단(16,17,18)에 응답하여 상기 메모리셀어레이(1)의 테스트 모드동작을 세팅하고 리세팅하는 테스트모드 지정수단(14)을 포함하되, 상기 제어수단(16,17,18)은 복수의 인버터들(20,21)로 구성되어 상기 외부제어신호를 버퍼링하는 제1 버터수단(17)과, 상기 제1 버퍼수단(17)보다 더 높은 히스테리시스전압드레시호울드레벨을 갖는 제2 버퍼수단(16)으로 구성되고, 상기 테스트모드지정수단(14)은 상기 제2 버퍼수단(16)의 출력단에 접속된 것을 특징으로 하는 반도체기억장치.
  25. 제24항에 있어서, 상기 외부제어신호는 제1 외부제어신호와 제2 외부제어신호및 제3 외부제어신호를 포함하고,앗기 테스트모드지정신호발생수단(14)은 상기 제1외부제어신호와 상기 제2 외부제어신호및 상기 제3 외부제어신호의 전위논리레벨들의 조합에 응답하여 상기 테스트모드지정신호를 발생시키는 것을 특징으로 하는 반도체기억장치.
  26. 제25항에 있어서, 상기 테스트모드지정신호발생수단(14)은 상기 제1 외부제어신호및 제2 외부제어신호가 제1 논리레벨일때 상기 제3 외부제어신호(RAS)의 논리레벨이 상기 제1 논리레벨에서 상기 제2 논리레벨로 절환됨에 응답하여 상기 테스트모드지정신호를 발생시키는 것을 특징으로 하는 반도체기억장치.
  27. 제25항에 있어서, 상기 제2버퍼수단(16)은 상기 제3 외부제어신호를 반전시키는 제1 반전수단(22)과, 상기 제1 반전수단(22)의 출력을 발전시키는제2 반전수단(23)을 포함하는 것을 특징으로 하는 반도체기억장치.
  28. 제27항에 있어서, 상기 제2 버퍼수단(16)은 상기 제2 반전수단(23)의 상기 드레시호울드전압을 편차시키는 드레시호울드전압편차수단(24)을 부가적으로 포함하는 것을 특징으로 하는 반도체기억장치.
  29. 제28항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제1 반전수단(22)과 상기 제2 반전수단 사이에 구성되고 상기 제2 반전수단(23)의 출력논리레벨이 상기 제1 논리레벨에서 상기 제2 논리레벨로 절환에 상응하게 제1 드레시호울드전압(V2)을 감소시키는 것을 특징으로 하는 반도체기억장치.
  30. 제28항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제2 반전수단(23)의 출력논리레벨이 상기 제2 논리레벨에서 상기 제1 논리레벨로 절환됨에 상응하게 제2 드레시호울드전압(V3)을 감소시키는 것을 특징으로 하는 반도체기억장치.
  31. 반도체기판상에 형성되고 행과열로 배열된 복수의 메모리 셀들로 구성되는 메모리셀어레이(1)와, 상기 행으로 배열된 메모리셀들에 상응하게 상기 반도체 기판상에 형성된 복수의 워드라인들과, 상기 반도체기판상에 형성되어 선택된 워드라인에 상응하게 인가된 어드레스를 해독하는 로우디코더(2)와, 상기 반도체기판상에 형성되어 장치를 테스트모드동작으로 세팅시키기 위해 테스트모드신호를 발생시키는 한 테스트모드제어수단(14)과, 상기 반도체기판상에 형성되어 외부행어드레스 스트로브신호와 파워온리세트신호의 전위레벨에 응답하여 상기 로우디코더(2)에 제1 내부행어드레스 스트로브신호를 제공하는 제1 입력버퍼수단(17)과, 상기 반도체기판상에 형성되어 상기 외부행어드레스 스트로브신호에 응답하여 제2 내부행어드레스 스트로브신호를 발생시키는 제2 입력버퍼수단(16) 및, 상기 제2 내부행어드레스 스트로브신호를 상기 테스트 모드제어수단(14)에 제공하기 위한 수단을 포함하는 것을 특징으로 하는 반도체기억장치.
  32. 제31항에 있어서, 상기 제2 입력버퍼수단(16)은 상기 외부어드레스 스트로브신호를 반전시키는 제1 반전수단(22)과, 상기 제1 반전수단(22)의 출력을 반전시키는 제2 반전수단(22)을 포함하는 것을 특징으로 하는 반도체기억장치.
  33. 제32항에 있어서, 상기 제2 입력버퍼수단(16)은 상기 제2 반전수단(23)의 드레시호울드전압을 편차시키는 드레시호울드전압편차수단(24)을 부가적으로 포함하는 것을 특징으로 하는 반도체기억장치.
  34. 제33항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제1 반전수단(22)과 제2 반전수단(23)사이에 구성되고, 상기 제2 반전수단(23)의 출력논리레벨이 상기 제1 논리레벨에서 상기 제2 논리레벨로 절환됨에 상응하게 제1 드레시호울드전압(V2)을 감소시키는 것을 특징으로 하는 반도체기억장치.
  35. 제34항에 있어서, 상기 드레시호울드전압편차수단(24)은 상기 제2 반전수단(23)의 출력논리레벨이 상기 제2 논리레벨에서 상기 제1 논리레벨로 절환됨에 상응하게 제2 드레시호울드전압(V3)을 더 증가시키는 것을 특징으로 하는 반도체기억장치.
  36. 반도체기판상에 형성되고 행과열로 배열된 복수의 메모리 셀들로 구성되는 메모리셀어레이(1)와, 상기 행으로 배열된 메모리셀들에 상응하게 상기 반도체 기판상에 형성된 복수의 워드라인들과, 상기 반도체기판상에 형성되어 선택된 워드라인에 상응하게 인가된 어드레스를 해독하는 로우디코더(2)와, 상기 반도체기판상에 형성되어 장치를 테스트모드동작으로 세팅시키기 위해 테스트모드신호를 발생시키는 한 테스트모드제어수단(14)과, 상기 반도체기판상에 형성되고 외부 이중레벨 행(bilevel)어드레스 스트로브신호에 응답하여 상기 로우디코더(2)에 제1 이중레벨 내부어드레스 스트로브신호를 제공하는 제1 입력버퍼수단(17)및, 상기 반도체기판상에 형성되어 상기 외부행어드레스 스트로브신호에 응답하여 상기 제1 내부행어드레스 스트로브신호에 비해 지연되고 제1 논리레벨과 제2 논리레벨 사이에서 변화하는 제2 이중레벨 내부행 어드레스 스트로브신호를 발생시키는 제2 입력버퍼수단 (16)을 포함하는 것을 특징으로 하는 반도체기억장치.
  37. 제36항에 있어서, 상기 제2 입력버퍼수단(16)은 상기 외부어드레스 스트로브신호(RAS)를 반전시키는 제1 반전수단(22)과, 상기 제1 반전수단(22)의 출력을 반전시키는 제2 반전수단(23)을 포함하는 것을 특징으로 하는 반도체기억장치.
  38. 제37항에 있어서, 상기 제2 입력버퍼수단(16)은 상기 외부어드레스 스트로브신호를 반전시키는 제1 반전수단(22)과, 상기 제1 반전수단(22)의 출력을 반전시키는 제2 반전수단(23)을 포함하는 것을 특징으로 하는 반도체기억장치.
  39. 제38항에 있어서, 상기 제2 입력버퍼수단(16)은 상기 제2 반전수단(23)의 드레시호울드전압을 편차시키느 드레시호울드전압편차수단(24)을 부가적으로 포함하는 것을 특징으로 하는 반도체기억장치.
  40. 제39항에 있어서, 상기 드레시호울드전압 편차수단(24)은 상기 제2 반전수단(24)은 상기 제2 반전수단(23)이 상기 제2 논리레벨에서 상기 제1 논리레벨로 절환됨에 상응하게 제2 드레시호울드전압(V3)을 더 증가 시키는 것을 특징으로 하는 반도체기억장치.
  41. 반도체기판상에 형성되고 행과열로 배열된 복수의 메모리 셀들로 구성되는 메모리셀어레이(1)와, 상기 행으로 배열된 메모리셀들에 상응하게 상기 반도체 기판상에 형성된 복수의 워드라인들과, 상기 반도체기판상에 형성되어 선택된 워드라인에 상응하게 인가된 어드레스를 해독하는 로우디코더(2)와, 상기 반도체기판상에 형성되어 장치를 테스트모드동작으로 세팅시키기 위해 테스트모드신호를 발생시키는 한 테스트모드제어수단(14)과, 상기 반도체기판상에 형성되어 외부 이중레벨 행어드레스 스트로브신호에 응답하여 상기 로우디코더(2)에 제1 이중레벨 내부어드레스 스트로브신호를 제공하는 제1 입력버퍼수단(17)및, 상기 반도체기판상에 형성되고 상기 외부행어드레스 스트로브신호에 응답하여 제2 이중레벨 내부행 어드레스 스트로브신호를 발생시키는 제2 입력버퍼수단(16)을 포함하되, 상기 제2 입력버퍼수단(16) 내에서 ″H″레벨에서 ″L″레벨로 변화하는데 필요한 드레시호울드전압을 상기 제1 입력버퍼수단(17)내에서 ″L″레벨에서 ″H″레벨로 변화하는데 필요한 드레시호울드전압 보다 높은 것을 특징으로 하는 반도체기억장치.
  42. 반도체기판상에 형성되고 행과열로 배열된 복수의 메모리 셀들로 구성되는 메모리셀어레이(1)와, 상기 행으로 배열된 메모리셀들에 상응하게 상기 반도체 기판상에 형성된 복수의 워드라인들과, 상기 반도체기판상에 형성되어 선택된 워드라인에 상응하게 인가된 어드레스를 해독하는 로우디코더(2)와, 상기 반도체기판상에 형성되어 장치를 테스트모드동작으로 세팅시키기 위해 테스트모드신호를 발생시키는 한 테스트모드제어수단(14)과, 상기 반도체기판상에 형성되어 외부 이중레벨 행어드레스 스트로브신호에 응답하여 상기 로우디코더(2)에 제1 이중레벨 내부어드레스 스트로브신호를 제공하는 제1 입력버퍼수단 및, 상기 반도체기판상에 형성되고 상기 외부행어드레스 스트로브신호에 응답하여 제2 이중레벨 내부행 어드레스 스트로브신호를 발생시키는 제2 입력버퍼수단(16)을 포함하되, 상기 제2 입력버퍼수단(16)은상기 제2 이중레벨 내부행 어드레스 스트로브신호를 ″L″에서 ″H″레벨로 변화하는데 필요한 드레시호울드전압은 상기 제2 이중레벨 내부행 어드레스 스트로브 신호를 ″H″레벨에서 ″L″레벨로 변화시키는데 필요한 드레시호울드전압 사이에 소정의 전위차를 갖는 것을 특징으로 하는 반도체기억장치.
  43. 메모리셀 어레이(1)와, 상기 메모리셀어레이(1)로부터의 데이타 독출과 상기 메모리셀어레이(1)로의 데이타기입과 관련된 내부회로수단(2,3,4,9,11)과 전원에 응답하여 상기 내부회로수단(2,4,9)을 초기화 시키는 리세트 펄스를 발생시키는 리세트펄스 발생수단(18)과, 상기 내부회로수단(2,4,9)은 상기 리세트펄스 발생수단으로 부터 상기 리세트 펄스가 출력된 후에 제1 외부제어신호와 제2 외부제어신호및 제3 외부제어신호에 응답하여 동작됨.
    상기 제1 외부제어신호및 상기 제2 외부제어신호가 소정의 논리레벨이 될때 상기 제3 외부제어신호의 논리레벨이 제1 논리레벨에서 제2 논리레벨로 변화함에 응답하여 테스트모드를 지정하는 테스트모드 지정신호를 발생시키는 테스트 모드지정신호 발생수단(14)과, 상기 리세트펄스에 의해 제어됨이 없이 계속해서 상기 제1 외부제어신호를 버퍼링하여 상기 내부회로수단(3,4) 및 상기 테스트모드 지정신호 발생수단(14)에 제공하는 제1 외부제어신호 버퍼수단(12)과, 상기 리세트퍼리스에 의해 제어되지 않고 계속해서 상기 제2 외부제어신호를 버퍼링하여 상기 내부회로수단(3,4) 및 상기 테스트모드 지정신호 발생수단(14)에 제공하는 제2 외부제어신호버퍼수단(13)과, 상기 리세트펄스 발생수단(18)으로부터 상기 리세트 펄스가 발생되지 않을때만 상기 제3 외부제어신호를 버퍼링하여 상기 내부회로수단(2,4,9)에 제공하는 제1수단(17)및 상기 리세트펄스에 의해 제어됨이 없이 계속해서 상기 제3의 외부제어신호를 버퍼링하여 상기 테스트모드 지정신호 발생수단(14)에 제공하는 제2 수단(16)을 포함하는 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546276B1 (ko) * 1998-06-16 2006-04-10 삼성전자주식회사 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3282188B2 (ja) * 1991-06-27 2002-05-13 日本電気株式会社 半導体メモリ装置
JPH0636593A (ja) * 1992-07-14 1994-02-10 Mitsubishi Electric Corp 半導体記憶装置
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
JPH06215599A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶回路
JPH06295599A (ja) * 1993-04-09 1994-10-21 Nec Corp 半導体記憶装置
US5831918A (en) * 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US6587978B1 (en) * 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
US5579271A (en) * 1994-11-09 1996-11-26 Hyundai Electronics Industries, Co. Ltd. Automatic test circuit for a semiconductor memory device capable of generating internal ras and cas signals, and row and column address signals
JPH08153400A (ja) * 1994-11-29 1996-06-11 Mitsubishi Electric Corp Ｄｒａｍ
DE19524874C1 (de) * 1995-07-07 1997-03-06 Siemens Ag Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart
JPH09167483A (ja) * 1995-12-19 1997-06-24 Mitsubishi Electric Corp 動作モード設定回路
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US6059450A (en) * 1996-12-21 2000-05-09 Stmicroelectronics, Inc. Edge transition detection circuitry for use with test mode operation of an integrated circuit memory device
US6115307A (en) 1997-05-19 2000-09-05 Micron Technology, Inc. Method and structure for rapid enablement
JPH1116395A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 半導体記憶装置
CN1121696C (zh) * 1997-08-04 2003-09-17 三菱电机株式会社 能够实现稳定的检验方式操作的半导体存储器
KR100265760B1 (ko) * 1997-12-03 2000-09-15 윤종용 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법
KR100313495B1 (ko) * 1998-05-13 2001-12-12 김영환 반도체메모리장치의동작모드결정회로
JP3292145B2 (ja) * 1998-06-26 2002-06-17 日本電気株式会社 半導体記憶装置
JP2000040035A (ja) * 1998-07-24 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
KR100546101B1 (ko) * 1998-10-19 2006-05-23 주식회사 하이닉스반도체 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치
JP3966718B2 (ja) * 2001-11-28 2007-08-29 富士通株式会社 半導体記憶装置
KR100844485B1 (ko) * 2006-09-11 2008-07-07 엠텍비젼 주식회사 반도체 장치의 테스트 모드 진입/결정 회로, 이를 가지는반도체 장치 및 반도체 장치의 테스트 모드 진입/결정 방법
KR100864624B1 (ko) * 2007-03-31 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100870432B1 (ko) * 2007-04-18 2008-11-25 주식회사 하이닉스반도체 트리밍 테스트모드 및 노말 테스트모드를 갖는반도체메모리소자
KR100878301B1 (ko) 2007-05-10 2009-01-13 주식회사 하이닉스반도체 다중 테스트 모드를 지원하는 테스트 회로
US7890286B2 (en) 2007-12-18 2011-02-15 Hynix Semiconductor Inc. Test circuit for performing multiple test modes
CN109490746A (zh) * 2018-09-13 2019-03-19 深圳市卓精微智能机器人设备有限公司 一种spi flash类芯片测试系统
CN109448776A (zh) * 2018-09-13 2019-03-08 深圳市卓精微智能机器人设备有限公司 一种nand flash类芯片测试系统
CN109490747A (zh) * 2018-09-13 2019-03-19 深圳市卓精微智能机器人设备有限公司 一种led闪灯类芯片测试系统
CN109490749A (zh) * 2018-09-13 2019-03-19 深圳市卓精微智能机器人设备有限公司 一种eMMC FLASH类芯片测试系统
CN109557447A (zh) * 2018-09-13 2019-04-02 深圳市卓精微智能机器人设备有限公司 一种电源管理类ic测试系统
CN109541430A (zh) * 2018-09-13 2019-03-29 深圳市卓精微智能机器人设备有限公司 一种nor flash类芯片测试系统
KR20220006951A (ko) * 2020-07-09 2022-01-18 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4132937A (en) * 1976-10-18 1979-01-02 Unimation, Inc. Programmable manipulator with dynamic feedback apparatus for stabilization
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
JPS6427094A (en) * 1987-07-23 1989-01-30 Mitsubishi Electric Corp Mos-type semiconductor memory
US5051995A (en) * 1988-03-14 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a test mode setting circuit
JPH02146199A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体記憶装置のテスト回路
JP2518401B2 (ja) * 1989-06-14 1996-07-24 三菱電機株式会社 半導体記憶装置
JPH0799619B2 (ja) * 1989-12-28 1995-10-25 三菱電機株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546276B1 (ko) * 1998-06-16 2006-04-10 삼성전자주식회사 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법

Also Published As

Publication number Publication date
DE4126474A1 (de) 1992-02-20
DE4126474C2 (ko) 1993-03-25
KR950007454B1 (ko) 1995-07-11
JP2568455B2 (ja) 1997-01-08
US5204837A (en) 1993-04-20
GB2248511B (en) 1994-06-08
JPH0498700A (ja) 1992-03-31
GB2248511A (en) 1992-04-08
GB9116513D0 (en) 1991-09-11

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