JPH0414243A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 スタンダード・セル方式ＬＳＩに関し 比較的小部分の論理変更に対して配線層マスクパターン
の変更のみで対処できるようにしてＴＡＴを短縮させる
ことを目的とし。

所定の機能を実行するひとまとまりの回路を予め設計し
、標準セルとしてセル・ライブラリに登録しておき、設
計仕様に合わせて、前記セル・ライブラリ中のセルを組
み合わせることにより所定の機能ブロックを構成し、各
機能ブロック同士を配線接続してチップ全体を設計する
スタンダード・セル方式ＬＳＩにおいて、所定の配線を
施すことによりＡＮＤ、ＯＲ，ＮＯＴ、ＮＯＲ，ＮＡＮ
Ｄなどの基本論理ゲートを構成する必要最小限のトラン
ジスタや抵抗などから成る基本セルをセル・ライブラリ
中に登録しておき９機能ブロックの入力部および出力部
のいずれか一方または双方を前記基本セルで形成し、各
機能ブロック間の接続部に論理設計を変更する必要が生
じた場合、基本セルの配線を変更して必要とする論理ゲ
ートを実現することにより、各機能ブロック間の接続部
における論理設計の変更に適合させ、また１機能ブロッ
クの入力部および出力部のいずれか一方または双方の近
傍に、配線が不十分で論理ゲートとしての機能を持たな
い前記基本セルをダミー・セルとして形成しておき、各
機能ブロック間の接続部に論理ゲートを必要とする設計
変更が生じた場合前記基本セルに所定の配線を施して必
要とする論理ゲートを実現することにより、各機能ブロ
ック間の接続部における論理設計の変更に適合させるよ
うに構成する。

［産業上の利用分野］ 本発明は、半導体集積回路装置およびその製造方法、特
にスタンダード・セル方式ＬＳＩおよびその製造方法に
関する。

近年、情報処理１画像処理１通信などのシステムにおい
て　その性能の向上に伴って、システムを構成するＬＳ
Ｉの数が増大の一途をたどっている。このためシステム
が大型化してしまうという問題が生じている。

システムを小型化するためには、システムを構成するＬ
ＳＩの個数をできるだけ少なくする必要がある。これを
実現するための手段として、システムの主要部をＡ　Ｓ
　Ｉ　Ｃ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ
Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ　　：特定用途
向けＩＣ）で構成し、汎用ＬＳＩの使用を少なくする方
法がある。

ＡＳＩＣは、−船釣に、ゲートアレイおよびスタンダー
ド・セル方式ＬＳＩの２者により実現される０本発明は
、このうちの後者に関する。

〔従来の技術〕

スタンダード・セル方式ＬＳＩは、所定の機能を実行す
るひとまとまりの回路を予め設計し、！ｌｌナセルして
セル・ライブラリに登録しておく。

そして、システム側の設計仕様に合わせて、セル・ライ
ブラリ中に登録されたセルを組み合わせることにより所
定の機能ブロックを構成し、各機能ブロック同士を配線
接続してチップ全体を設計するＬＳＩである。

第６図に１機能ブロックの構成例を示す。

同図（ａ）に示すように１機能ブロックは同図（ｂ）に
示す高さ（Ｈ）が一定で１幅（Ｗ）が機能（論理）や駆
動能力に応じて種々の値をとるセルを複数個組み合わせ
て相互に配線接続することにより構成される。

従来のスタンダード・セル方式ＬＳＩにおいては、論理
設計段階の設計ミスや性能向上などのために論理設計を
変更する必要が生じた場合、セルの物理的なレイアウト
を一部または全部変更していた。この場合、セルの置き
換えや各セル間の配線のつなぎ換えをチップの一部また
は全体にわたって行っていた。

〔発明が解決しようとする課題〕

スタンダード・セル方式ＬＳＩに用いられるセルは、高
さが同一でも横幅が異なる。またサイズが同一でも内部
の素子配置が異なる。したがって。

論理設計の変更に伴ってセルの配置変更や置き換えが生
じた場合、ウェハプロセス工程はウェハの段階からやり
直さなければならない。

この結果、従来のスタンダード・セル方式ＬＳＩには、
以下の問題があった。

■　ごく一部の論理変更であっても、論理設計変更前に
既にウェハプロセス工程に入っていたウェハは、破棄し
なければならない。

■　論理設計変更があった場合には、マスクの作製から
やりなおさなければならない。

■　以上の結果、　ＴＡＴ　（Ｔｕｒｎ　Ａｒｏｕｎｄ
　Ｔｉｍｅ）が長くなる。

本発明は、比較的小部分の論理変更に対して配線層マス
クパターンの変更のみで対処できるようにして、既にウ
ェハプロセス工程に入っているウユハを有効に利用する
ことができるようにすると共に、ＴＡＴを短縮した。半
導体集積回路装置特にスタンダード・セル方式ＬＳＩを
提供することを目的とする。

〔課題を解決するための手段］ 上記の目的を達成するために１本発明に係る半導体集積
回路装置、特にスタンダード・セル方式ＬＳＩは１次の
ように構成する。

（１）第１の発明 所定の機能を実行するひとまとまりの回路を予め設計し
、標準セルとしてセル・ライブラリに登録しておき、設
計仕様に合わせて、前記セル・ライブラリ中のセルを組
み合わせることにより所定の機能ブロックを構成し、各
機能ブロック同士を配線接続してチップ全体を設計する
スタンダード・セル方式ＬＳＩにおいて、所定の配線を
施すことによりＡＮＤ、ＯＲ，ＮＯＴ、ＮＯＲ，ＮＡＮ
Ｄなどの基本論理ゲートを構成する必要最小限のトラン
ジスタや抵抗などから成る基本セルをセル・ライブラリ
中に登録しておき５機能ブロックの入力部および出力部
のいずれか一方または双方を前記基本セルで形成し、各
機能ブロック間の接続部に論理設計を変更する必要が生
じた場合、基本セルの配線を変更して必要とする論理ゲ
ートを実現することにより、各機能ブロック間の接続部
における論理設計の変更に適合させるように構成する。

（２）第２の発明 所定の機能を実行するひとまとまりの回路を予め設計し
、標準セルとしてセル・ライブラリに登録しておき、設
計仕様に合わせて、前記セル・ライブラリ中のセルを組
み合わせることにより所定の機能ブロックを構成し、各
機能ブロック同士を配線接続してチップ全体を設計する
スタンダード・セル方式ＬＳＩにおいて、所定の配線を
施すことによりＡＮＤ、ＯＲ，ＮＯＴ、ＮＯＲ，ＮＡＮ
Ｄなどの基本論理ゲートを構成する必要最小限のトラン
ジスタや抵抗などから成る基本セルをセル・ライブラリ
中に登録しておき、ｌｌｌジブロック入力部および出力
部のいずれか一方または双方の近傍に、配線が不十分で
論理ゲートとしての機能を持たない前記基本セルをダミ
ー・セルとして形成しておくように構成する。

（３）第３の発明 所定の機能を実行するひとまとまりの回路を予め設計し
、標準セルとしてセル・ライブラリに登録しておき、設
計仕様に合わせて、前記セル・ライブラリ中のセルを組
み合わせることにより所定の機能ブロックを構成し、各
機能ブロック同士を配線接続してチップ全体を設計する
スタンダード・セル方式ＬＳＩにおいて、所定の配線を
施すことによりＡＮＤ、ＯＲ，ＮＯＴ、ＮＯＲ，ＮＡＮ
Ｄなどの基本論理ゲートを構成する必要最小限のトラン
ジスタや抵抗などから成る基本セルをセル・ライブラリ
中に登録しておき、ｌｌｌジブロック入力部および出力
部のいずれか一方または双方の近傍に、配線が不十分で
論理ゲートとしての機能を持たない前記基本セルをダミ
ー・セルとして形成しておき、各機能ブロック間の接続
部に論理ゲートを必要とする設計変更が生じた場合、前
記基本セルに所定の配線を施して必要とする論理ゲート
を実現することにより、各機能ブロック間の接続部にお
ける論理設計の変更に適合させるように構成する。

〔作　用〕

（１）第１の発明 本発明では、所定の配線を施すことによりＡＮＤ、ＯＲ
，ＮＯＴ、ＮＯＲ，ＮＡＮＤなどの基本論理ゲートを構
成する必要最小限のトランジスタや抵抗などから成る基
本セルをセル・ライブラリ中に登録しておく。

そして、論理変更の起きやすい、Ｉｌｌジブロック入力
部および出力部のいずれか一方または双方を前記の基本
セルで形成する。

各機能ブロック間の接続部に論理設計を変更する必要が
生じた場合には、基本セルの配線を変更して必要とする
論理ゲートを実現することにより各機能ブロック間の接
続部における論理変更に適合させる。

したがって、既にウェハプロセス工程に入っているウェ
ハでも配線工程前ならば、そのウェハをそのまま使い、
既にできているマスクを用いて論理変更に適合した配線
層マスクを作製し直すだけで、比較的短期間に論理変更
後のスタンダード・セル方式ＬＳＩを完成させることが
可能になる。

すなわち本発明によれば、スタンダード・セル方式ＬＳ
ＩのＴＡＴを従来例に比して大幅に短縮させることが可
能になる。

（２）第２の発明 本発明も第１の発明と同様に、所定の配線を施すことに
よりＡＮＤ、ＯＲ，ＮＯＴ、ＮＯＲ，ＮＡＮＤなどの基
本論理ゲートを構成する必要最小限のトランジスタや抵
抗などから成る基本セルをセル・ライブラリ中に登録し
ておく。

そして、論理変更の起きやすい９機能ブロックの入力部
および出力部のいずれか一方または双方の近傍に、配線
が不十分で論理ゲートとしての機能を持たない前記基本
セルをダミー・セルとして形成しておく。

したがって、レイアウトを変更することなくネット内へ
のセルの挿入が可能になる。

（３）第３の発明 本発明も第１および第２の発明と同様に、所定の配線を
施すことによりＡＮＤ、　　○Ｒ，ＮＯＴ。

ＮＯＲ，ＮＡＮＤなどの基本論理ゲートを構成する必要
最小限のトランジスタや抵抗などから成る基本セルをセ
ル・ライブラリ中に登録しておく。

そして、論理変更の起きやすい３機能ブロックの入力部
および出力部のいずれか一方または双方の近傍に、配線
が不十分で論理ゲートとしての機能を持たない前記基本
セルをダミー・セルとして形成しておく。

各機能ブロック間の接続部に論理ゲートを必要とする設
計変更が生じた場合、前記のダミー・セルとしての基本
セルに所定の配線を施して必要とする論理ゲートを実現
することにより、各機能ブロック間の接続部における論
理設計の変更に適合させる。

したがって、レイアウトを変更することなくネット内へ
のセルの挿入が可能になる。

また、既にウェハプロセス工程に入っているウェハでも
配線工程前ならば　そのウェハをそのまま使い、既にで
きているマスクを用いて、論理変更に適合した配線層マ
スクを作製し直すだけで。

比較的短期間に論理変更後のスタンダード・セル方式Ｌ
ＳＩを完成させることが可能になる。

すなわち本発明によれば、スタンダード・セル方式ＬＳ
ＩのＴＡＴを従来例に比して大幅に短縮させることが可
能になる。

〔実　施　例〕

（実施例１） 第１図は２本発明の一実施例を示す図である。

本実施例は１機能ブロックＡおよび機能ブロックＢの出
力が機能ブロックＣに人力されるものであり１機能ブロ
ックＣの入力部にバッファを設けたものである。

始めの論理設計段階で１機能ブロックＣの入力バッファ
としてＯＲゲートを必要とする場合、同図（ａ）に示す
ように９本発明の基本セルを用いてＯＲゲートを形成す
る。

その後１機能ブロックＣの入力バッファをＥＸＯＲゲー
トにする論理変更が生じた場合、基本セルの配線を変更
するだけで、同図（ｂ）に示すように論理変更に適合し
た論理ゲートに変更することができる。

（実施例２） 第２図は１本発明の他の実施例を示す図である。

本実施例は３機能ブロックＡの出力が機能ブロックＢ、
＠能ブロックＣ３および機能ブロックＤにそれぞれ入力
されるものである。

始めの論理設計段階では１機能ブロックへの出力部と、
ｓ！能ブロックＢ、＠能ブロックＣ９および機能ブロッ
クＤの各入力部を直接接続していた。

その後、ＩＩ能ブロックＡの出力部にインバータを必要
とする論理変更が生じた場合、同図（ａ）に示すように
２機能ブロックＡの出力部の近傍に本発明の基本セルを
ダミー・セルとして形成しておけば、基本セルの配線を
変更するだけで、同図（ｂ）に示すように論理変更に適
合したインバータに変更することができる。

（本発明の基本セルの具体例） 第３図は１本発明の基本セルの具体例を示す図である。

同図に示すように２本発明の基本セルは、４個の抵抗Ｒ
，，Ｒ，，Ｒ，，Ｒ，、および５個のトランジスタＴｒ
＋、Ｔｒｚ、Ｔｒｉ、Ｔｒ４．Ｔｒｓから構成され上部
にＧＮＤ用メジメタライズ部にＶＥＥ用メタライズが設
けられている。Ｅはエミッタ電極、Ｂはベース電極、Ｃ
はコレクタ電極である。

各抵抗およびトランジスタの配線は施されていない。こ
の基本セルを第２図に実施例２として示した第２の発明
に適用する場合には、この状態でダミー・セルとして使
用する。

第４図は１本発明の基本セルによるＯＲゲートの構成例
を示す図である。

同図（ａ）は配線パターンである。ｉＮｌおよびＩＮ２
は入力電極、Ｘは出力電極＋　　Ｖｒｅｆは参照電圧用
電極＋ＶＣＩは定電流源バイアス用電極である。また、
同図（ｂ）は、同図（ａ）に示す配線パターンにより実
現される回路図を示し、同図（ｃ）は回路記号を示して
いる。

本発明の基本セルを構成する各抵抗およびトランジスタ
を同図（ａ）に示すように配線接続することにより、同
図（ｂ）に示す回路が実現され同図（Ｃ）に示すように
２人力ＯＲゲートとして機能する。

第５図は１本発明の基本セルによるＮＯＲゲートの構成
例を示す図である。

同図（ａ）は配線パターンである。ＩＮＩおよびＩＮ２
は人力電極、Ｙは出力電極＋　　Ｖｒｅｆは参照電圧用
電極、ＶＣＳは定電流源バイアス用電極である。また、
同図（ｂ）は　同図（ａ）に示す配線パターンにより実
現される回路図を示し、同図（ｃ）は回路記号を示して
いる。

本発明の基本セルを構成する各抵抗およびトランジスタ
を同ＩＥ（ａ）に示すように配線接続することにより、
同図（ｂ）に示す回路が実現され同図（Ｃ）に示すよう
に２人力ＮＯＲゲートとして機能する。

以上１本発明の基本セルをバイポーラトランジスタで構
成した具体例を説明したが、これに限らず２本発明の基
本セルはＭＯＳ）ランジスタや０ＭＯ３で構成すること
ができる。

〔発明の効果〕

本発明には１次の効果がある。

■　比較的小部分の論理変更に対して、配線層マスクパ
ターンの変更のみで対処することができるので、論理設
計変更前に既にウェハプロセス工程に入っているウェハ
をそのまま使用することができる。

■　論理設計変更があった場合には、既にできているマ
スクを用いて、変更された配線層マスクを作製し直すだ
けで済む。

■　ＴＡＴを大幅に短縮することができる。

【図面の簡単な説明】

第１図は実施例１を示す図 第２図は実施例２を示す図。 第３図は本発明の基本セルの具体例を示す図。 第４図は本発明の基本セルによるＯＲゲートの構成例を
示す図 第５図は本発明の基本セルにょるＮＯＲゲートの構成例
を示す図。 第６図は機能ブロックの構成例を示す図である。

Claims (3)

【特許請求の範囲】
1. （１）所定の機能を実行するひとまとまりの回路を予め
   設計し、標準セルとしてセル・ライブラリに登録してお
   き、設計仕様に合わせて、前記セル・ライブラリ中のセ
   ルを組み合わせることにより所定の機能ブロックを構成
   し、各機能ブロック同士を配線接続してチップ全体を設
   計するスタンダード・セル方式ＬＳＩにおいて、 所定の配線を施すことによりＡＮＤ、ＯＲ、ＮＯＴ、Ｎ
   ＯＲ、ＮＡＮＤなどの基本論理ゲートを構成する必要最
   小限のトランジスタや抵抗などから成る基本セルをセル
   ・ライブラリ中に登録しておき、 機能ブロックの入力部および出力部のいずれか一方また
   は双方を前記基本セルで形成し、各機能ブロック間の接
   続部に論理設計を変更する必要が生じた場合、基本セル
   の配線を変更して必要とする論理ゲートを実現すること
   により、各機能ブロック間の接続部における論理設計の
   変更に適合させる ことを特徴とする半導体集積回路装置の製造方法。
2. （２）所定の機能を実行するひとまとまりの回路を予め
   設計し、標準セルとしてセル・ライブラリに登録してお
   き、設計仕様に合わせて、前記セル・ライブラリ中のセ
   ルを組み合わせることにより所定の機能ブロックを構成
   し、各機能ブロック同士を配線接続してチップ全体を設
   計するスタンダード・セル方式ＬＳＩにおいて、 所定の配線を施すことによりＡＮＤ、ＯＲ、ＮＯＴ、Ｎ
   ＯＲ、ＮＡＮＤなどの基本論理ゲートを構成する必要最
   小限のトランジスタや抵抗などから成る基本セルをセル
   ・ライブラリ中に登録しておき、 機能ブロックの入力部および出力部のいずれか一方また
   は双方の近傍に、配線が不十分で論理ゲートとしての機
   能を持たない前記基本セルをダミー・セルとして形成し
   ておく ことを特徴とする半導体集積回路装置。
3. （３）所定の機能を実行するひとまとまりの回路を予め
   設計し、標準セルとしてセル・ライブラリに登録してお
   き、設計仕様に合わせて、前記セル・ライブラリ中のセ
   ルを組み合わせることにより所定の機能ブロックを構成
   し、各機能ブロック同士を配線接続してチップ全体を設
   計するスタンダード・セル方式ＬＳＩにおいて、 所定の配線を施すことによりＡＮＤ、ＯＲ、ＮＯＴ、Ｎ
   ＯＲ、ＮＡＮＤなどの基本論理ゲートを構成する必要最
   小限のトランジスタや抵抗などから成る基本セルをセル
   ・ライブラリ中に登録しておき、 機能ブロックの入力部および出力部のいずれか一方また
   は双方の近傍に、配線が不十分で論理ゲートとしての機
   能を持たない前記基本セルをダミー・セルとして形成し
   ておき、 各機能ブロック間の接続部に論理ゲートを必要とする設
   計変更が生じた場合、前記基本セルに所定の配線を施し
   て必要とする論理ゲートを実現することにより、各機能
   ブロック間の接続部における論理設計の変更に適合させ
   る ことを特徴とする半導体集積回路装置の製造方法。