JP2541325B2 - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JP2541325B2 JP2541325B2 JP1321892A JP32189289A JP2541325B2 JP 2541325 B2 JP2541325 B2 JP 2541325B2 JP 1321892 A JP1321892 A JP 1321892A JP 32189289 A JP32189289 A JP 32189289A JP 2541325 B2 JP2541325 B2 JP 2541325B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に関し、特に、MOS集積回
路に用いられる出力バッファ回路に関するものである。
路に用いられる出力バッファ回路に関するものである。
第３図は従来の出力バッファ回路を示す回路図であ
る。同図において、1aはプルアップトランジスタ、1bは
プルダウントランジスタ、２は電源端子、３は接地端
子、４はデータ入力端子、５は出力端子、６は出力バッ
ファ回路を示す。また、７は外部で接続されている負荷
回路を示しており、負荷容量８および負荷抵抗９から構
成されている。データ入力端子４はプルアップトランジ
スタ1aおよびプルダウントランジスタ1bのゲートに接続
され、出力端子５はプルアップトランジスタ1aおよびプ
ルダウントランジスタ1bのドレインに接続されている。
プルアップトランジスタ1aのソースは電源端子２に、プ
ルダウントランジスタ1bのソースは接地端子３に接続さ
れている。
る。同図において、1aはプルアップトランジスタ、1bは
プルダウントランジスタ、２は電源端子、３は接地端
子、４はデータ入力端子、５は出力端子、６は出力バッ
ファ回路を示す。また、７は外部で接続されている負荷
回路を示しており、負荷容量８および負荷抵抗９から構
成されている。データ入力端子４はプルアップトランジ
スタ1aおよびプルダウントランジスタ1bのゲートに接続
され、出力端子５はプルアップトランジスタ1aおよびプ
ルダウントランジスタ1bのドレインに接続されている。
プルアップトランジスタ1aのソースは電源端子２に、プ
ルダウントランジスタ1bのソースは接地端子３に接続さ
れている。
出力バッファ回路６と負荷回路７は出力端子５を介し
て接続されており、データ入力端子４の論理レベルに応
じて出力バッファ回路６が負荷回路７を駆動する。すな
わち、データ入力端子４の論理レベルが「Ｌ」の場合に
はプルアップトランジスタ1aがオンすることにより、出
力端子５の論理レベルは「Ｈ」となり、負荷容量８を充
電する。逆にデータ入力端子４の論理レベルが「Ｈ」の
場合にはプルダウントランジスタ1bがオンすることによ
り、出力端子５の論理レベルは「Ｌ」となり、負荷容量
８を放電する。
て接続されており、データ入力端子４の論理レベルに応
じて出力バッファ回路６が負荷回路７を駆動する。すな
わち、データ入力端子４の論理レベルが「Ｌ」の場合に
はプルアップトランジスタ1aがオンすることにより、出
力端子５の論理レベルは「Ｈ」となり、負荷容量８を充
電する。逆にデータ入力端子４の論理レベルが「Ｈ」の
場合にはプルダウントランジスタ1bがオンすることによ
り、出力端子５の論理レベルは「Ｌ」となり、負荷容量
８を放電する。
従来のMOS集積回路に用いられる出力バッファ回路は
以上のように構成されていたので、寄生するインダクタ
ンスによって、出力の論理レベルが変化する度にスイッ
チング雑音が発生するという問題があった。
以上のように構成されていたので、寄生するインダクタ
ンスによって、出力の論理レベルが変化する度にスイッ
チング雑音が発生するという問題があった。
第４図は、第３図に示した出力バッファ回路の寄生イ
ンダクタンスを明示した等価回路図である。同図におい
て、10aはプルアップトランジスタ1aと電源端子２との
間にある寄生インダクタンスであり、10bはプルダウン
トランジスタ1bと接地端子３との間の寄生インダクタン
スである。また、10cはプルアップトランジスタ1aおよ
びプルダウントランジスタ1bのドレイン端子から出力端
子５までの寄生インダクタンスと、出力端子５から負荷
回路７までの配線に存在する寄生インダクタンスとの和
を示している。
ンダクタンスを明示した等価回路図である。同図におい
て、10aはプルアップトランジスタ1aと電源端子２との
間にある寄生インダクタンスであり、10bはプルダウン
トランジスタ1bと接地端子３との間の寄生インダクタン
スである。また、10cはプルアップトランジスタ1aおよ
びプルダウントランジスタ1bのドレイン端子から出力端
子５までの寄生インダクタンスと、出力端子５から負荷
回路７までの配線に存在する寄生インダクタンスとの和
を示している。
出力の論理レベルが変化する場合には必ず電流変化が
発生する。この電流変化により寄生インダクタンスに電
圧が誘起する。この誘起電圧の大きさは電流の変化率に
比例する。集積回路の動作速度は年々高速化しており、
スイッチング時の電流変化率も増加しているため、何の
対策も施さない場合、この寄生インダクタンスへの誘起
電圧も増大する。
発生する。この電流変化により寄生インダクタンスに電
圧が誘起する。この誘起電圧の大きさは電流の変化率に
比例する。集積回路の動作速度は年々高速化しており、
スイッチング時の電流変化率も増加しているため、何の
対策も施さない場合、この寄生インダクタンスへの誘起
電圧も増大する。
この誘起電圧は、“スイッチング雑音”として集積回
路の動作に様々な影響を与える。特に、この起電力によ
って集積回路内の接地電位が接地端子３の電位から変化
してしまう“グランドバウンス”と呼ばれる現象は、回
路動作に悪影響を与え、回路の性能劣化や時に誤動作を
引き起こすこともある。例えば、出力バッファがスイッ
チングする場合に、他の出力バッファの出力が駆動して
いる外部の素子のしきい値を（本来ならば越えるべきで
ないのに）グランドバウンスのために越えてしまった
り、集積回路内の入力バッファのしきい値をも変動させ
るために、負のグランドバウンスが発生した場合に、低
レベルの信号よりも入力バッファのしきい値の方が低く
なってしまうというようなことが発生する。
路の動作に様々な影響を与える。特に、この起電力によ
って集積回路内の接地電位が接地端子３の電位から変化
してしまう“グランドバウンス”と呼ばれる現象は、回
路動作に悪影響を与え、回路の性能劣化や時に誤動作を
引き起こすこともある。例えば、出力バッファがスイッ
チングする場合に、他の出力バッファの出力が駆動して
いる外部の素子のしきい値を（本来ならば越えるべきで
ないのに）グランドバウンスのために越えてしまった
り、集積回路内の入力バッファのしきい値をも変動させ
るために、負のグランドバウンスが発生した場合に、低
レベルの信号よりも入力バッファのしきい値の方が低く
なってしまうというようなことが発生する。
このように従来の出力バッファ回路では、スイッチン
グ時に急峻な電流変化に起因するスイッチング雑音によ
る回路動作への悪影響が生じ、最悪の場合には回路の誤
動作を招くおそれがあった。
グ時に急峻な電流変化に起因するスイッチング雑音によ
る回路動作への悪影響が生じ、最悪の場合には回路の誤
動作を招くおそれがあった。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、急激な電流変化を緩和し、ス
イッチング雑音を低減することのできる出力バッファ回
路を得ることにある。
その目的とするところは、急激な電流変化を緩和し、ス
イッチング雑音を低減することのできる出力バッファ回
路を得ることにある。
本発明は、ソース、ドレインのうち第１の端子が電源
端子に接続され第２の端子が出力端子に接続された、出
力端子をプルアップするためのプルアップトランジスタ
と、ソース、ドレインのうち第１の端子が接地端子に接
続され第２の端子が出力端子に接続された、出力端子を
プルダウンするためのプルダウントランジスタと、プル
アップトランジスタの第１、第２の端子間に設けられ
た、この第１の端子と電源端子との間に存在する寄生イ
ンダクタンスに流れる電流の変化を緩和するための第１
の容量と、プルダウントランジスタの第１、第２の端子
間に設けられた、この第１の端子と接地端子との間に存
在する寄生インダクタンスに流れる電流の変化を緩和す
るための第２の容量とを備えたものである。
端子に接続され第２の端子が出力端子に接続された、出
力端子をプルアップするためのプルアップトランジスタ
と、ソース、ドレインのうち第１の端子が接地端子に接
続され第２の端子が出力端子に接続された、出力端子を
プルダウンするためのプルダウントランジスタと、プル
アップトランジスタの第１、第２の端子間に設けられ
た、この第１の端子と電源端子との間に存在する寄生イ
ンダクタンスに流れる電流の変化を緩和するための第１
の容量と、プルダウントランジスタの第１、第２の端子
間に設けられた、この第１の端子と接地端子との間に存
在する寄生インダクタンスに流れる電流の変化を緩和す
るための第２の容量とを備えたものである。
本発明による出力バッファ回路においては、急激な電
流変化が緩和され、グランドバウンスのようなスイッチ
ング雑音を低減する。
流変化が緩和され、グランドバウンスのようなスイッチ
ング雑音を低減する。
以下、本発明の一実施例を図について説明する。
第１図は本発明による出力バッファ回路の一実施例を
示す回路図である。同図において、1aはプルアップトラ
ンジスタ、1bはプルダウントランジスタ、２は電源端
子、３は接地端子、４はデータ入力端子、５は出力端
子、６は出力バッファ回路を示す。また、７は外部で接
続されている負荷回路を示しており、負荷容量８および
負荷抵抗９から成る。11a,11bは第１および第２の容量
である。
示す回路図である。同図において、1aはプルアップトラ
ンジスタ、1bはプルダウントランジスタ、２は電源端
子、３は接地端子、４はデータ入力端子、５は出力端
子、６は出力バッファ回路を示す。また、７は外部で接
続されている負荷回路を示しており、負荷容量８および
負荷抵抗９から成る。11a,11bは第１および第２の容量
である。
データ入力端子４はプルアップトランジスタ1aおよび
プルダウントランジスタ1bのゲートに接続され、出力端
子５はプルアップトランジスタ1aおよびプルダウントラ
ンジスタ1bの第２の端子であるドレインに接続されてい
る。プルアップトランジスタ1aの第１の端子であるソー
スは電源端子２に、プルダウントランジスタ1bの第１の
端子であるソースは接地端子３に接続されている 以下、その動作について説明する。
プルダウントランジスタ1bのゲートに接続され、出力端
子５はプルアップトランジスタ1aおよびプルダウントラ
ンジスタ1bの第２の端子であるドレインに接続されてい
る。プルアップトランジスタ1aの第１の端子であるソー
スは電源端子２に、プルダウントランジスタ1bの第１の
端子であるソースは接地端子３に接続されている 以下、その動作について説明する。
出力バッファ回路６と負荷回路７は出力端子５を介し
て接続されており、データ入力端子４の論理レベルに応
じて出力バッファ回路６が負荷回路７を駆動する。すな
わち、データ入力端子４の論理レベルが「Ｌ」の場合に
はプルアップトランジスタ1aがオンすることにより、出
力端子５の論理レベルは「Ｈ」となり、負荷容量８を充
電する。逆にデータ入力端子４の論理レベルが「Ｈ」の
場合にはプルダウントランジスタ1bがオンすることによ
り、出力端子５の論理レベルは「Ｌ」となり、負荷容量
８を放電する。以上の動作については第３図に示した従
来の出力バッファ回路と同様である。
て接続されており、データ入力端子４の論理レベルに応
じて出力バッファ回路６が負荷回路７を駆動する。すな
わち、データ入力端子４の論理レベルが「Ｌ」の場合に
はプルアップトランジスタ1aがオンすることにより、出
力端子５の論理レベルは「Ｈ」となり、負荷容量８を充
電する。逆にデータ入力端子４の論理レベルが「Ｈ」の
場合にはプルダウントランジスタ1bがオンすることによ
り、出力端子５の論理レベルは「Ｌ」となり、負荷容量
８を放電する。以上の動作については第３図に示した従
来の出力バッファ回路と同様である。
ここで出力の論理レベルが変動する場合を考える。こ
の場合には、従来の出力バッファ回路の動作上の問題の
ところで述べたように、電流変化が生じてスイッチング
雑音を発生しようとするが、第１の容量11aおよび第２
の容量11bがこの電流変化を緩和し、スイッチング雑音
を抑制する働きがある。例えば、出力の論理レベルが
「Ｌ」から「Ｈ」に変化する場合を考える。この場合に
はプルダウントランジスタ1bが遮断されるため、前述の
寄生インダクタンス10b（第１図では図示せず）に流れ
る電流が急激に減少する。第４図に示した従来の出力バ
ッファ回路においては、この電流変化により寄生インダ
クタンス10bに誘起電圧が発生する。しかし、本実施例
においては、第２の容量11bに充電電流が流れ、この電
流が寄生インダクタンス10bに流れるので、上記の電流
変化が緩和され、寄生インダクタンス10bに生じる誘起
電圧が低減される。また、出力の論理レベルが「Ｈ」か
ら「Ｌ」に変化する場合にはプルアップトランジスタ1a
が遮断されるため、寄生インダクタンス10a（第１図で
は図示せず）に流れる電流が急激に減少する。よって、
上記と同様に寄生インダクタンス10aに誘起電圧が発生
するが、第１の容量11aに充電電流が流れ、これによっ
て寄生インダクタンス10aに電流が流れるので、電流変
化が緩和され、寄生インダクタンス10aに生じる誘起電
圧が低減される。
の場合には、従来の出力バッファ回路の動作上の問題の
ところで述べたように、電流変化が生じてスイッチング
雑音を発生しようとするが、第１の容量11aおよび第２
の容量11bがこの電流変化を緩和し、スイッチング雑音
を抑制する働きがある。例えば、出力の論理レベルが
「Ｌ」から「Ｈ」に変化する場合を考える。この場合に
はプルダウントランジスタ1bが遮断されるため、前述の
寄生インダクタンス10b（第１図では図示せず）に流れ
る電流が急激に減少する。第４図に示した従来の出力バ
ッファ回路においては、この電流変化により寄生インダ
クタンス10bに誘起電圧が発生する。しかし、本実施例
においては、第２の容量11bに充電電流が流れ、この電
流が寄生インダクタンス10bに流れるので、上記の電流
変化が緩和され、寄生インダクタンス10bに生じる誘起
電圧が低減される。また、出力の論理レベルが「Ｈ」か
ら「Ｌ」に変化する場合にはプルアップトランジスタ1a
が遮断されるため、寄生インダクタンス10a（第１図で
は図示せず）に流れる電流が急激に減少する。よって、
上記と同様に寄生インダクタンス10aに誘起電圧が発生
するが、第１の容量11aに充電電流が流れ、これによっ
て寄生インダクタンス10aに電流が流れるので、電流変
化が緩和され、寄生インダクタンス10aに生じる誘起電
圧が低減される。
第２図は本実施例に用いる容量の構造を示す概略断面
図である。12aおよび12bは第１および第２の電極、13は
誘電体をそれぞれ示している。第１および第２の電極12
aおよび12bは半導体内の配線層を用いて構成することが
望ましい。その理由は、電極に配線層を用いた構成にす
ることにより、他の構成たとえば電極に拡散層を使用し
た場合に比べてラッチアップが発生しにくくなることで
ある。
図である。12aおよび12bは第１および第２の電極、13は
誘電体をそれぞれ示している。第１および第２の電極12
aおよび12bは半導体内の配線層を用いて構成することが
望ましい。その理由は、電極に配線層を用いた構成にす
ることにより、他の構成たとえば電極に拡散層を使用し
た場合に比べてラッチアップが発生しにくくなることで
ある。
以上説明したように本発明は、プルアップトランジス
タおよびプルダウントランジスタのソース・ドレイン間
に容量を設けたことにより、回路における急峻な電流変
化を緩和することができ、グランドバウンスのようなス
イッチング雑音を低減することができ、スイッチング雑
音に起因する回路の誤動作あるいは性能劣化を回避する
ことができる。また、本発明による出力バッファ回路に
おいて用いる容量を構成する複数の電極に半導体内の配
線層を用いて構成すれば、容量の付加によるラッチアッ
プの発生を抑止することができる。
タおよびプルダウントランジスタのソース・ドレイン間
に容量を設けたことにより、回路における急峻な電流変
化を緩和することができ、グランドバウンスのようなス
イッチング雑音を低減することができ、スイッチング雑
音に起因する回路の誤動作あるいは性能劣化を回避する
ことができる。また、本発明による出力バッファ回路に
おいて用いる容量を構成する複数の電極に半導体内の配
線層を用いて構成すれば、容量の付加によるラッチアッ
プの発生を抑止することができる。
第１図は本発明による出力バッファ回路の一実施例を示
す回路図、第２図は第１図の回路に用いる容量の構造を
示す概略断面図、第３図は従来の出力バッファ回路を示
す回路図、第４図は第３図の従来の出力バッファ回路に
おける寄生インダクタンスを明示した等価回路図であ
る。 1a…プルアップトランジスタ、1b…プルダウントランジ
スタ、２…電源端子、３…接地端子、４…データ入力端
子、５…出力端子、６…出力バッファ回路、７…負荷回
路、８…負荷容量、９…負荷抵抗、11a,11b…容量。
す回路図、第２図は第１図の回路に用いる容量の構造を
示す概略断面図、第３図は従来の出力バッファ回路を示
す回路図、第４図は第３図の従来の出力バッファ回路に
おける寄生インダクタンスを明示した等価回路図であ
る。 1a…プルアップトランジスタ、1b…プルダウントランジ
スタ、２…電源端子、３…接地端子、４…データ入力端
子、５…出力端子、６…出力バッファ回路、７…負荷回
路、８…負荷容量、９…負荷抵抗、11a,11b…容量。
Claims (1)
- 【請求項１】ソース、ドレインのうち第１の端子が電源
端子に接続され第２の端子が出力端子に接続された、出
力端子をプルアップするためのプルアップトランジスタ
と、ソース、ドレインのうち第１の端子が接地端子に接
続され第２の端子が出力端子に接続された、出力端子を
プルダウンするためのプルダウントランジスタと、前記
プルアップトランジスタの第１、第２の端子間に設けら
れた、この第１の端子と電源端子との間に存在する寄生
インダクタンスに流れる電流の変化を緩和するための第
１の容量と、前記プルダウントランジスタの第１、第２
の端子間に設けられた、この第１の端子と接地端子との
間に存在する寄生インダクタンスに流れる電流の変化を
緩和するための第２の容量とを備えたことを特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321892A JP2541325B2 (ja) | 1989-12-12 | 1989-12-12 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321892A JP2541325B2 (ja) | 1989-12-12 | 1989-12-12 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183211A JPH03183211A (ja) | 1991-08-09 |
| JP2541325B2 true JP2541325B2 (ja) | 1996-10-09 |
Family
ID=18137568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321892A Expired - Lifetime JP2541325B2 (ja) | 1989-12-12 | 1989-12-12 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541325B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889095B1 (ko) * | 1999-11-09 | 2009-03-16 | 파나소닉 주식회사 | 플라즈마 디스플레이 장치 |
| CN101164093B (zh) * | 2005-04-21 | 2010-10-06 | 松下电器产业株式会社 | 驱动电路及显示装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452442B1 (en) * | 1995-12-04 | 2002-09-17 | Intel Corporation | Apparatus for obtaining noise immunity in electrical circuits |
| CN111786676B (zh) * | 2020-09-07 | 2020-12-01 | 成都正扬博创电子技术有限公司 | 一种提高模数混合电路中模拟信号抗干扰性能的电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365715A (ja) * | 1986-09-05 | 1988-03-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1989
- 1989-12-12 JP JP1321892A patent/JP2541325B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889095B1 (ko) * | 1999-11-09 | 2009-03-16 | 파나소닉 주식회사 | 플라즈마 디스플레이 장치 |
| CN101164093B (zh) * | 2005-04-21 | 2010-10-06 | 松下电器产业株式会社 | 驱动电路及显示装置 |
| US8144142B2 (en) | 2005-04-21 | 2012-03-27 | Panasonic Corporation | Drive circuit and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03183211A (ja) | 1991-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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