JP2002124574A - 保護回路 - Google Patents
保護回路Info
- Publication number
- JP2002124574A JP2002124574A JP2001235299A JP2001235299A JP2002124574A JP 2002124574 A JP2002124574 A JP 2002124574A JP 2001235299 A JP2001235299 A JP 2001235299A JP 2001235299 A JP2001235299 A JP 2001235299A JP 2002124574 A JP2002124574 A JP 2002124574A
- Authority
- JP
- Japan
- Prior art keywords
- protection
- diode
- protection circuit
- diodes
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title abstract 8
- 230000015556 catabolic process Effects 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 21
- 230000002238 attenuated effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Filters And Equalizers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳ回路等のアナログ信号処理集積回路
の入力を過大電圧から保護する回路構成を提供する。 【解決手段】 保護回路１００は、少なくとも二つの入
力端子１０，２０と、各入力端子が保護ダイオード（半
導体ダイオード）１２，２２を介して電源電圧Ｕ Ｓと、
他の保護ダイオード（半導体ダイオード）１６，２６を
介して基準電圧Ｕ Ｒに接続される少なくとも一つの保護
段Ｓと、保護ダイオード１２，１６；２２、２６の各々
に対して直列に配されたさらなるダイオード１４，１
８；２４，２８を有し、とフィルタ段Ｆの前段に設けら
れた保護段Ｓを備える。保護段Ｓにより、簡単、低コス
ト構成で入力信号経路を不要な復調、さらに、静電放電
による過大電圧から保護する。
の入力を過大電圧から保護する回路構成を提供する。 【解決手段】 保護回路１００は、少なくとも二つの入
力端子１０，２０と、各入力端子が保護ダイオード（半
導体ダイオード）１２，２２を介して電源電圧Ｕ Ｓと、
他の保護ダイオード（半導体ダイオード）１６，２６を
介して基準電圧Ｕ Ｒに接続される少なくとも一つの保護
段Ｓと、保護ダイオード１２，１６；２２、２６の各々
に対して直列に配されたさらなるダイオード１４，１
８；２４，２８を有し、とフィルタ段Ｆの前段に設けら
れた保護段Ｓを備える。保護段Ｓにより、簡単、低コス
ト構成で入力信号経路を不要な復調、さらに、静電放電
による過大電圧から保護する。
Description
【０００１】
【発明の属する技術分野】この発明は、特にＣＭＯＳ集
積回路等、アナログ信号処理に適する集積回路の入力を
過大電圧より保護するための保護回路であって、少なく
とも二つの入力端子と、各入力端子が保護ダイオード
（半導体ダイオード）を介して電源電圧と、他の保護ダ
イオード（半導体ダイオード）を介して基準電圧に接続
される少なくとも一つの保護段を備える保護回路に関す
る。
積回路等、アナログ信号処理に適する集積回路の入力を
過大電圧より保護するための保護回路であって、少なく
とも二つの入力端子と、各入力端子が保護ダイオード
（半導体ダイオード）を介して電源電圧と、他の保護ダ
イオード（半導体ダイオード）を介して基準電圧に接続
される少なくとも一つの保護段を備える保護回路に関す
る。
【０００２】
【従来の技術】このような保護回路は例えば米国特許
４，２５４，４４２に開示されている。この文献には、
電話回線及びこれに接続される電子回路を過大電圧より
保護するための保護回路が開示されている。この保護回
路では、第１の半導体保護ダイオード・ペアが、通常動
作では逆バイアスとなるように、一定電位の２点間に同
方向に直列に接続されている。保護ダイオードは電話回
線に接続され、過大電圧が発生すると、電話回線電圧が
一定電位の２点間のいずれか一方の電位にクランプされ
る。この保護回路にはさらに第２の半導体保護ダイオー
ド・ペアが、通常動作では逆バイイアスとなるように、
一定電位の２点間に同方向に直列に接続されている。こ
れらの保護ダイオードも電話回線に接続されている。電
話回線は、第１の半導体保護ダイオード・ペアの接続点
と第２の半導体保護ダイオード・ペアの接続点との間に
インピーダンス、好ましくは、インダクタンスを有す
る。第２の半導体保護ダイオード・ペアにおける一定電
位の範囲は、第１の半導体保護ダイオード・ペアにおけ
る一定電位の範囲より大きいか又はこの第１ペアの電位
範囲に相当する範囲である。
４，２５４，４４２に開示されている。この文献には、
電話回線及びこれに接続される電子回路を過大電圧より
保護するための保護回路が開示されている。この保護回
路では、第１の半導体保護ダイオード・ペアが、通常動
作では逆バイアスとなるように、一定電位の２点間に同
方向に直列に接続されている。保護ダイオードは電話回
線に接続され、過大電圧が発生すると、電話回線電圧が
一定電位の２点間のいずれか一方の電位にクランプされ
る。この保護回路にはさらに第２の半導体保護ダイオー
ド・ペアが、通常動作では逆バイイアスとなるように、
一定電位の２点間に同方向に直列に接続されている。こ
れらの保護ダイオードも電話回線に接続されている。電
話回線は、第１の半導体保護ダイオード・ペアの接続点
と第２の半導体保護ダイオード・ペアの接続点との間に
インピーダンス、好ましくは、インダクタンスを有す
る。第２の半導体保護ダイオード・ペアにおける一定電
位の範囲は、第１の半導体保護ダイオード・ペアにおけ
る一定電位の範囲より大きいか又はこの第１ペアの電位
範囲に相当する範囲である。
【０００３】
【発明が解決しようとする課題】従来の保護回路は、例
えば、ボンディング・パッド（集積回路、特にチップの
電気的伝導接触領域）に、例えば静電放電（ＥＳＤ）時
に発生する過大電圧によりこれらパッドに接続される集
積回路が破壊されるのを防止するものである。特に、Ｃ
ＭＯＳ集積回路は高入力電圧に対してダメージを受けや
すい。入力電圧が基準電位より低くなったり又は電源電
圧より高くなると保護ダイオードが導通して過大電圧が
これらダイオードを介して放電する。即ち、過大電圧が
保護ダイオードによりある程度短絡状態となる。
えば、ボンディング・パッド（集積回路、特にチップの
電気的伝導接触領域）に、例えば静電放電（ＥＳＤ）時
に発生する過大電圧によりこれらパッドに接続される集
積回路が破壊されるのを防止するものである。特に、Ｃ
ＭＯＳ集積回路は高入力電圧に対してダメージを受けや
すい。入力電圧が基準電位より低くなったり又は電源電
圧より高くなると保護ダイオードが導通して過大電圧が
これらダイオードを介して放電する。即ち、過大電圧が
保護ダイオードによりある程度短絡状態となる。
【０００４】これは、言い換えれば、基準電位と電源電
圧の間に入力電圧の制御範囲が限定されるということで
ある。しかし、このような入力電圧の制御範囲限定は、
基準電位と電源電圧により規定される制御範囲を越えて
入力端子電圧が過大になるような外部から高周波成分が
与えられたときに問題となる。このような場合、保護ダ
イオードが順方向となり、入力アナログ信号を復調する
が、そのような復調は信号経路にダメージを与え、これ
は低周波帯域でも同様である。
圧の間に入力電圧の制御範囲が限定されるということで
ある。しかし、このような入力電圧の制御範囲限定は、
基準電位と電源電圧により規定される制御範囲を越えて
入力端子電圧が過大になるような外部から高周波成分が
与えられたときに問題となる。このような場合、保護ダ
イオードが順方向となり、入力アナログ信号を復調する
が、そのような復調は信号経路にダメージを与え、これ
は低周波帯域でも同様である。
【０００５】この発明は、上記事情を考慮してなされた
もので、特にＣＭＯＳ集積回路等、アナログ信号処理に
適する集積回路の入力を過大電圧より保護するための保
護回路であって、少なくとも二つの入力端子と、各入力
端子が保護ダイオード（半導体ダイオード）を介して電
源電圧と、他の保護ダイオード（半導体ダイオード）を
介して基準電圧に接続される少なくとも一つの保護段を
備える保護回路であって、簡単でコストの低い構成で入
力信号経路での復調によるダメージを防止し、さらに
は、静電放電による過大電圧から保護する保護回路を提
供することを目的としている。
もので、特にＣＭＯＳ集積回路等、アナログ信号処理に
適する集積回路の入力を過大電圧より保護するための保
護回路であって、少なくとも二つの入力端子と、各入力
端子が保護ダイオード（半導体ダイオード）を介して電
源電圧と、他の保護ダイオード（半導体ダイオード）を
介して基準電圧に接続される少なくとも一つの保護段を
備える保護回路であって、簡単でコストの低い構成で入
力信号経路での復調によるダメージを防止し、さらに
は、静電放電による過大電圧から保護する保護回路を提
供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る保護回路
は、アナログ信号処理集積回路の入力を過大電圧から保
護する保護回路であって、少なくとも二つの入力端子
と、少なくともフィルタ段の前段に設けられ、前記各入
力端子が保護ダイオードを介して電源電圧と、他の保護
ダイオードを介して基準電圧に接続される少なくとも一
つの保護段と、前記保護ダイオードの各々に対して直列
に配されたさらなるダイオードとを有する。
は、アナログ信号処理集積回路の入力を過大電圧から保
護する保護回路であって、少なくとも二つの入力端子
と、少なくともフィルタ段の前段に設けられ、前記各入
力端子が保護ダイオードを介して電源電圧と、他の保護
ダイオードを介して基準電圧に接続される少なくとも一
つの保護段と、前記保護ダイオードの各々に対して直列
に配されたさらなるダイオードとを有する。
【０００７】前記さらなるダイオードは、少なくとも、
ゼナーダイオード及び/又は少なくともゼナー効果を有
する寄生トランジスタ・ダイオードであってもよい。入
力信号の制御範囲が、ゼナーダイオードの破壊電圧によ
り、基準電圧と電源電圧間の電圧範囲より大きくなる。
ゼナーダイオード及び/又は少なくともゼナー効果を有
する寄生トランジスタ・ダイオードであってもよい。入
力信号の制御範囲が、ゼナーダイオードの破壊電圧によ
り、基準電圧と電源電圧間の電圧範囲より大きくなる。
【０００８】さらなるダイオードは、ゼナーダイオード
の破壊電圧により増加する電圧範囲が保護すべき集積回
路がダメージを受け又は破壊されることがないような範
囲に収まるよう設定される。さらなるダイオードは低オ
ーミック、即ち、過大電圧により生じる短絡電流（ＥＳ
Ｄ電流）に対応できる低抵抗を有するものである。
の破壊電圧により増加する電圧範囲が保護すべき集積回
路がダメージを受け又は破壊されることがないような範
囲に収まるよう設定される。さらなるダイオードは低オ
ーミック、即ち、過大電圧により生じる短絡電流（ＥＳ
Ｄ電流）に対応できる低抵抗を有するものである。
【０００９】保護ダイオードに直列に接続した少なくと
も一つのさらなるダイオードにより、ＣＭＯＳ回路等の
集積回路に対して、それに接続される集積回路にダメー
ジを与えることなく、高電圧、特に高交流電圧を印加す
ることができる。保護ダイオードが導通することなし
に、さらには、保護ダイオードによる不要な復調なし
に、この高電圧、特に高交流電圧はさらなるダイオード
の破壊電圧により基準電圧を下回るか、電源電圧を越え
ることとなる。
も一つのさらなるダイオードにより、ＣＭＯＳ回路等の
集積回路に対して、それに接続される集積回路にダメー
ジを与えることなく、高電圧、特に高交流電圧を印加す
ることができる。保護ダイオードが導通することなし
に、さらには、保護ダイオードによる不要な復調なし
に、この高電圧、特に高交流電圧はさらなるダイオード
の破壊電圧により基準電圧を下回るか、電源電圧を越え
ることとなる。
【００１０】ブレークダウン・ダイオードとゼナーダイ
オードの直列接続についてはヨーロッパ特許０３６０９
３３Ａ１に開示されている。しかし、この文献では、保
護段通過後の過大高周波成分の問題については触れてお
らず、さらには、本発明の改善された入力信号の制御範
囲を基にした信号経路にける高周波干渉成分の復調につ
いては触れていない。
オードの直列接続についてはヨーロッパ特許０３６０９
３３Ａ１に開示されている。しかし、この文献では、保
護段通過後の過大高周波成分の問題については触れてお
らず、さらには、本発明の改善された入力信号の制御範
囲を基にした信号経路にける高周波干渉成分の復調につ
いては触れていない。
【００１１】本発明によれば、保護段は、少なくとも一
つのフィルタ段、特に高周波フィルタ段の前段に配され
る。復調されない高周波干渉信号はこのフィルタ段によ
り減衰されるので集積回路が高周波干渉信号による影響
を受けることが実質的にない。
つのフィルタ段、特に高周波フィルタ段の前段に配され
る。復調されない高周波干渉信号はこのフィルタ段によ
り減衰されるので集積回路が高周波干渉信号による影響
を受けることが実質的にない。
【００１２】この点に関し、例えば米国特許４，２５
４，４４２に開示されている回路構成の入力段に（高周
波）フィルタ段を備えても、有効な信号の低周波成分で
ある復調された低周波信号を減衰することはできない。
４，４４２に開示されている回路構成の入力段に（高周
波）フィルタ段を備えても、有効な信号の低周波成分で
ある復調された低周波信号を減衰することはできない。
【００１３】これに対して、本発明では、増強されたＥ
ＳＤ保護の基に、保護段の後に配された（高周波）フィ
ルタ段が効果的に動作する。
ＳＤ保護の基に、保護段の後に配された（高周波）フィ
ルタ段が効果的に動作する。
【００１４】なお、本発明はＣＭＯＳ回路にも適用でき
るものである。
るものである。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施形態を説明する。
の実施形態を説明する。
【００１６】回路構成１００は、入力、ここでは、アナ
ログ信号処理用ＣＭＯＳ集積回路（図１では示してはい
ないが図右側の矢印方向に接続される）のボンディング
・パッド（集積回路、特にチップの電気的伝導接触領
域）を過大電圧から保護するものであり、入力端子１
０，２０を備える。
ログ信号処理用ＣＭＯＳ集積回路（図１では示してはい
ないが図右側の矢印方向に接続される）のボンディング
・パッド（集積回路、特にチップの電気的伝導接触領
域）を過大電圧から保護するものであり、入力端子１
０，２０を備える。
【００１７】入力端子１０，２０は保護段Ｓに接続され
る。入力端子１０は半導体保護ダイオード１２を介して
電源電圧ＵＳ（図２参照）に接続され、さらに、半導体
保護ダイオード１６を介して接地電位に相当する基準電
位ＵＲ（図２参照）に接続される。さらなるダイオー
ド、即ち、ゼナーダイオード１４，１８が各々半導体保
護ダイオード１２，１６に直列に接続される。ゼナーダ
イオード１４，１８の代わりに、さらに二つ以上のダイ
オードを半導体保護ダイオード１２，１６各々に接続し
てもよい。
る。入力端子１０は半導体保護ダイオード１２を介して
電源電圧ＵＳ（図２参照）に接続され、さらに、半導体
保護ダイオード１６を介して接地電位に相当する基準電
位ＵＲ（図２参照）に接続される。さらなるダイオー
ド、即ち、ゼナーダイオード１４，１８が各々半導体保
護ダイオード１２，１６に直列に接続される。ゼナーダ
イオード１４，１８の代わりに、さらに二つ以上のダイ
オードを半導体保護ダイオード１２，１６各々に接続し
てもよい。
【００１８】同様に、入力端子２０は半導体保護ダイオ
ード２２を介して電源電圧ＵＳに接続され、さらに、半
導体保護ダイオード２６を介して接地電位に相当する基
準電位ＵＲに接続される。さらなるダイオード、即ち、
ゼナーダイオード２４，２８が各々半導体保護ダイオー
ド２２，２６に直列に接続される。ゼナーダイオード２
４，２８の代わりに、さらに二つ以上のダイオードを半
導体保護ダイオード２２，２６各々に接続してもよい。
ード２２を介して電源電圧ＵＳに接続され、さらに、半
導体保護ダイオード２６を介して接地電位に相当する基
準電位ＵＲに接続される。さらなるダイオード、即ち、
ゼナーダイオード２４，２８が各々半導体保護ダイオー
ド２２，２６に直列に接続される。ゼナーダイオード２
４，２８の代わりに、さらに二つ以上のダイオードを半
導体保護ダイオード２２，２６各々に接続してもよい。
【００１９】図２に示すように、ダイオード１４，１
８、２４，２８を配置することにより、半導体保護ダイ
オード１２，１６、２２，２６により規定される入力信
号の制御範囲ＵＲ＜Ｕ＜ＵＳが、ゼナーダイオード１
４，１８，２４，２８の各破壊電圧ΔＵＢにより増大す
る電圧範囲ＵＲ-ＵＢ＜Ｕ＜ＵＲ+ＵＢまで増加し、基準
電圧ＵＲと電源電圧ＵＳ間の電圧範囲ＵＲ＜Ｕ＜ＵＳよ
り大きくなる。
８、２４，２８を配置することにより、半導体保護ダイ
オード１２，１６、２２，２６により規定される入力信
号の制御範囲ＵＲ＜Ｕ＜ＵＳが、ゼナーダイオード１
４，１８，２４，２８の各破壊電圧ΔＵＢにより増大す
る電圧範囲ＵＲ-ＵＢ＜Ｕ＜ＵＲ+ＵＢまで増加し、基準
電圧ＵＲと電源電圧ＵＳ間の電圧範囲ＵＲ＜Ｕ＜ＵＳよ
り大きくなる。
【００２０】さらなるダイオード１４，１８，２４，２
８を保護ダイオード１２，１６，１４，１８と直列に配
置することにより、より大きいＡＣ電圧を、それに続く
集積回路にダメージを与えずに集積回路（ＣＭＯＳ回
路）に印加することができる。保護ダイオード１２，１
６，１４，１８が導通することなしに、さらには、（保
護）ダイオードによる不要な復調なしに、このＡＣ電圧
は、ダイオード１８，２８の破壊電圧ΔＵＢにより基準
電圧ＵＲとを下回るか、ダイオード１４，２４の破壊電
圧ΔＵＢにより電源電圧ＵＳを越えることとなる。
８を保護ダイオード１２，１６，１４，１８と直列に配
置することにより、より大きいＡＣ電圧を、それに続く
集積回路にダメージを与えずに集積回路（ＣＭＯＳ回
路）に印加することができる。保護ダイオード１２，１
６，１４，１８が導通することなしに、さらには、（保
護）ダイオードによる不要な復調なしに、このＡＣ電圧
は、ダイオード１８，２８の破壊電圧ΔＵＢにより基準
電圧ＵＲとを下回るか、ダイオード１４，２４の破壊電
圧ΔＵＢにより電源電圧ＵＳを越えることとなる。
【００２１】さらに図１に示すように、保護段Ｓは高周
波フィルタ段Ｆの前段に設けられている。即ち、入力端
子１０，２０がＲＣ要素３０，３２（抵抗３０，キャパ
シタ３２）及びＲＣ要素４０，４２（抵抗４０，キャパ
シタ４２）の前段に設けられている。復調されない高周
波干渉信号がこの高周波フィルタ段Ｆで減衰されるの
で、後段の集積回路がこの干渉信号により影響を受ける
ことがない。これは、増強されたＥＳＤ保護（入力信号
電圧範囲ＵＲ-ＵＢ＜Ｕ＜ＵＳ+ＵＢ）により高周波フィ
ルタ段Ｆが有効に働くからである。
波フィルタ段Ｆの前段に設けられている。即ち、入力端
子１０，２０がＲＣ要素３０，３２（抵抗３０，キャパ
シタ３２）及びＲＣ要素４０，４２（抵抗４０，キャパ
シタ４２）の前段に設けられている。復調されない高周
波干渉信号がこの高周波フィルタ段Ｆで減衰されるの
で、後段の集積回路がこの干渉信号により影響を受ける
ことがない。これは、増強されたＥＳＤ保護（入力信号
電圧範囲ＵＲ-ＵＢ＜Ｕ＜ＵＳ+ＵＢ）により高周波フィ
ルタ段Ｆが有効に働くからである。
【００２２】プリアンプ５０が高周波フィルタ段Ｆの後
段で且つ保護すべき集積回路の前段に設けられる。
段で且つ保護すべき集積回路の前段に設けられる。
【００２３】
【発明の効果】図１、２に示す回路構成は、例えば米国
特許４，２５４，４４２の従来回路構成に比べて電磁気
に対する適応性が改善される。これは、保護ダイオード
１２，１６，１４，１８に直列に配置されるさらなるダ
イオード１４，１８，２４，２８により、高周波干渉信
号が増加した復調電圧の基に高いレベルで復調され、そ
れ対し、復調されない高周波信号が、保護段Ｓの次に設
けられた高周波フィルタ段Ｆにより効果的に減衰される
からである。
特許４，２５４，４４２の従来回路構成に比べて電磁気
に対する適応性が改善される。これは、保護ダイオード
１２，１６，１４，１８に直列に配置されるさらなるダ
イオード１４，１８，２４，２８により、高周波干渉信
号が増加した復調電圧の基に高いレベルで復調され、そ
れ対し、復調されない高周波信号が、保護段Ｓの次に設
けられた高周波フィルタ段Ｆにより効果的に減衰される
からである。
【図１】この発明の実施の形態による回路構成を示す回
路図である。
路図である。
【図２】図１に示す回路構成と従来回路における入力電
圧制御範囲を比較して示す図である。
圧制御範囲を比較して示す図である。
１０ 第１入力端子 １２ 第１保護ダイオード １４ ダイオード １６ 第１保護ダイオード １８ ダイオード ２０ 第２入力端子 ２２ 第２保護ダイオード ２４ ダイオード ２６ 第２保護ダイオード ２８ ダイオード ３０ 第１抵抗 ３２ 第１キャパシタ ４０ 第２抵抗 ４２ 第２キャパシタ ５０ プリアンプ Ｆ 高周波フィルタ段 Ｓ 保護段
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5F038 BH03 BH05 BH13 EZ20 5F048 AA02 AC03 AC10 CC01 CC05 CC06 CC10 CC15 CC19 5J024 AA01 BA04 BA19 CA19 CA20 DA01 DA25 EA01
Claims (11)
- 【請求項１】アナログ信号処理集積回路の入力を過大電
圧から保護する保護回路であって、少なくとも二つの入
力端子と、 少なくともフィルタ段の前段に設けられ、前記各入力端
子が保護ダイオードを介して電源電圧と、他の保護ダイ
オードを介して基準電圧に接続される少なくとも一つの
保護段と、 前記保護ダイオードの各々に対して直列に配されたさら
なるダイオードとを有することを特徴とする保護回路。 - 【請求項２】前記さらなるダイオードは、少なくとも、
ゼナーダイオード及び/又は少なくともゼナー効果を有
する寄生トランジスタ・ダイオードであることを特徴と
する請求項１記載の保護回路。 - 【請求項３】前記保護ダイオードの各々に直列に配され
た二つ以上のさらなるダイオードを有することを特徴と
する請求項１又は２記載の保護回路。 - 【請求項４】前記さらなるダイオードは低破壊電圧を有
することを特徴とする請求項１乃至３のいずれかに記載
の保護回路。 - 【請求項５】前記さらなるダイオードは低抵抗を有する
ことを特徴とする請求項１乃至４のいずれかに記載の保
護回路。 - 【請求項６】前記フィルタ段は少なくとも二つの抵抗、
キャパシタ要素を有することを特徴とする請求項１乃至
５のいずれかに記載の保護回路。 - 【請求項７】前記入力端子の各々は前記抵抗、キャパシ
タ要素の各々の前段に設けられることを特徴とする請求
項６に記載の保護回路。 - 【請求項８】前記フィルタ段は少なくともプリアンプの
前段に設けられることを特徴とする請求項１乃至７のい
ずれかに記載の保護回路。 - 【請求項９】前記基準電圧は接地電位であることを特徴
とする請求項１乃至８のいずれかに記載の保護回路。 - 【請求項１０】前記集積回路はＣＭＯＳ回路であること
を特徴とする請求項１乃至９のいずれかに記載の保護回
路。 - 【請求項１１】前記フィルタ段は高周波フィルタ段であ
ることを特徴とする請求項１乃至１０のいずれかに記載
の保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10038323.8 | 2000-08-05 | ||
| DE10038323A DE10038323A1 (de) | 2000-08-05 | 2000-08-05 | Schaltungsanordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124574A true JP2002124574A (ja) | 2002-04-26 |
Family
ID=7651476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235299A Pending JP2002124574A (ja) | 2000-08-05 | 2001-08-02 | 保護回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6628490B2 (ja) |
| EP (1) | EP1178531A1 (ja) |
| JP (1) | JP2002124574A (ja) |
| DE (1) | DE10038323A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018036253A (ja) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292091B1 (en) * | 2000-10-11 | 2007-11-06 | Silicon Laboratories Inc. | Method and apparatus for reducing interference |
| DE10335383A1 (de) * | 2003-07-28 | 2005-02-24 | Atmel Germany Gmbh | Monolithisch integrierbare Schaltungsanordnung zum Überspannungsschutz |
| JP2007214226A (ja) * | 2006-02-08 | 2007-08-23 | Oki Electric Ind Co Ltd | 静電気放電保護回路 |
| CN114156851A (zh) * | 2021-11-30 | 2022-03-08 | 江南大学 | 一种多耦合触发强鲁棒性静电浪涌过压过流防护集成电路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7614118A (nl) | 1976-12-20 | 1978-06-22 | Philips Nv | Schakeling voor het beschermen van telefoon- lijnen. |
| US4270206A (en) * | 1980-02-25 | 1981-05-26 | General Electric Company | Transceiver for phase-shift modulated carrier signals |
| JPS5778368A (en) * | 1980-11-04 | 1982-05-17 | Matsushita Electric Works Ltd | Spike absorbing circuit for flayback converter |
| US4777645A (en) * | 1987-02-10 | 1988-10-11 | Harris Corp. | Telephone line test and display circuit |
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| IT1226438B (it) * | 1988-07-05 | 1991-01-15 | Sgs Thomson Microelectronics | Circuito elettronico con dispositivo di protezione da variazioni di tensione della batteria di alimentazione. |
| DE3828434A1 (de) | 1988-08-22 | 1990-03-01 | Otto Prof Dr Dr Brueller | Programmierbarer lichtschalter |
| EP0360933A1 (en) | 1988-09-28 | 1990-04-04 | Semitron Industries Limited | An improved transient suppression device |
| US5046060A (en) * | 1990-06-14 | 1991-09-03 | International Business Machines Corporation | Servo error controls |
| US5198957A (en) * | 1990-07-02 | 1993-03-30 | Motorola, Inc. | Transient protection circuit using common drain field effect transistors |
| JPH0567742A (ja) * | 1991-09-05 | 1993-03-19 | Mitsubishi Electric Corp | 入力保護回路 |
| JPH06178445A (ja) * | 1992-12-11 | 1994-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の入出力保護回路 |
| US5774318A (en) * | 1996-11-27 | 1998-06-30 | Raytheon Company | I.C. power supply terminal protection clamp |
| JPH10294383A (ja) * | 1997-04-22 | 1998-11-04 | Sony Corp | 入力保護ダイオード |
-
2000
- 2000-08-05 DE DE10038323A patent/DE10038323A1/de not_active Withdrawn
-
2001
- 2001-08-02 JP JP2001235299A patent/JP2002124574A/ja active Pending
- 2001-08-03 EP EP01000346A patent/EP1178531A1/de not_active Ceased
- 2001-08-03 US US09/922,143 patent/US6628490B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018036253A (ja) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10038323A1 (de) | 2002-02-14 |
| US20020067583A1 (en) | 2002-06-06 |
| US6628490B2 (en) | 2003-09-30 |
| EP1178531A1 (de) | 2002-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507471B2 (en) | ESD protection devices | |
| US7102862B1 (en) | Electrostatic discharge protection circuit | |
| US6822295B2 (en) | Overvoltage protection device using pin diodes | |
| JP5024808B2 (ja) | 集積回路のための入力段ｅｓｄ保護 | |
| US20060250731A1 (en) | System and method for electrostatic discharge protection in an electronic circuit | |
| US20090195946A1 (en) | Electrostatic Discharge Protection Using an Intrinsic Inductive Shunt | |
| US6624999B1 (en) | Electrostatic discharge protection using inductors | |
| JPH069018B2 (ja) | 半導体構造 | |
| TWI279903B (en) | ESD protection circuit for use in RF CMOS IC design | |
| US20110038087A1 (en) | Discharge protection apparatus and method of protecting an electronic device | |
| JPH0522099A (ja) | 半導体入力保護回路 | |
| US20070146950A1 (en) | Active Protection Circuit Arrangement | |
| JP2007527188A (ja) | 集積回路装置の保護回路 | |
| US8824111B2 (en) | Electrostatic discharge protection | |
| US20190287960A1 (en) | Semiconductor ESD Protection Device and Method | |
| US20020075614A1 (en) | Electrostatic discharge protection circuit | |
| US10868421B2 (en) | On-chip multiple-stage electrical overstress (EOS) protection device | |
| JP2002124574A (ja) | 保護回路 | |
| US6529059B1 (en) | Output stage ESD protection for an integrated circuit | |
| US20030058591A1 (en) | Electro-static discharge protection for high frequency port on an integrated circuit | |
| JP4459935B2 (ja) | 容量素子を有する回路、およびその試験方法 | |
| JP2006501728A (ja) | 過電圧の制限のための回路装置 | |
| JP2002313947A (ja) | 半導体装置 | |
| JP3447652B2 (ja) | 半導体装置の静電保護回路の使用方法 | |
| JPH05335493A (ja) | 入力保護回路 |