JP3674176B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置を構成する回路基板においては電源端子とグランドとの間には静電気保護素子は接続されていなかった。あるいは抵抗のみが接続されていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、電源端子とグランドとの間には静電気保護素子が接続されていない構成において、電源あるいはグランドから静電気が進入した場合には、両端子間に生じる電位差のために、回路素子に高い電界がかかる。そのため、回路素子内のトランジスタのゲート絶縁膜の破壊等が発生していた。
また高い抵抗値を有する抵抗のみが接続されている場合には、定常的に両端子間は同電位に保たれる。しかしながら、急激な電位変化を生じた場合にはその電位変化に追従しきれずに素子が破壊されるに至っていた。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた液晶表示装置である。
すなわち、液晶表示装置の回路素子が接続されている電源端子とグランド端子との間に、抵抗とトランジスタとで形成した容量からなる静電気保護素子を設けたもので、前記静電気保護素子の抵抗は、電源端子とグランド端子との間に接続され、静電気保護素子の容量は、抵抗の一部分に対して並列に接続されるとともに、トランジスタのドレインとソースとが共通になっていて、該トランジスタのゲートとの間に形成されるチャネルである。
【０００５】
上記液晶表示装置では、電源端子とグランド端子との間に、抵抗とトランジスタとで構成した容量からなる静電気保護素子を設けたことから、両端子間に電位差を生じないようになる。そして上記トランジスタのゲート容量は、サージ等による急激な電位変化を緩和する。そのため、液晶表示装置に搭載される回路素子の薄膜トランジスタ（以下、ＴＦＴという）の静電破壊が防止される。
さらに、両端子間にダイオードを接続したことから、両端子間に電位差が生じた場合には速やかに同電位になる。
【０００６】
【発明の実施の形態】
本発明の第１実施形態の一例を、図１の回路図によって説明する。
【０００７】
図１に示すように、電源端子１１に接続されている電源ライン１２とグランド端子１３に接続されているグランドライン１４との間には液晶表示装置の回路素子１が接続されている。そして上記電源ライン１２とグランドライン１４との間には、静電気保護素子２１が接続されている。
したがって、電源ライン１２とグランドライン１４との間に、回路素子１と静電気保護素子２１とが並列に接続されることになる。
【０００８】
上記静電気保護素子２１は、電源ライン１２とグランドライン１４との間に直列に接続されている第１抵抗２２と第２抵抗２３、および第２抵抗２３に対してゲート容量が並列に接続されているトランジスタ２４とから構成されている。上記トランジスタ２４は、ドレインとソースとが共通になっていてゲートとチャネルとの間に容量を形成している。
【０００９】
上記構成の静電保護素子２１を接続した液晶表示装置では、例えば、電源ライン１２側に正の静電気が加えられた場合、またはグランドライン１４側に負の静電気が加えられた場合には、第１抵抗２２および第２抵抗２３を介して電源ライン１２とグランドライン１４とが同電位になるとともに、ドレインとソースとを共通にしたトランジスタ２４がゲートとの間にチャネル容量を形成する。そのため、上記静電保護素子２１によって電界の急激な変化が吸収されるので、回路素子１に高電界が印加されることを防いでいる。
逆に、電源ライン１２側に負の静電気が加えられた場合、またはグランドライン１４側に正の静電気が加えられた場合には、第１，第２抵抗２２，２３による電源，グランド端子間の同電位化に加え、トランジスタ２４のゲート／ドレインあるいはゲート／ソースのオーバラップ容量により電界が緩和される。それらによって回路素子１の静電破壊を防いでいる。
【００１０】
次に本発明の第２実施形態の一例を、図２の回路図によって説明する。
この第２実施形態は、前記図１によって説明した静電保護素子１にダイオードとしてダイオード接続したトランジスタを付加したものである。
【００１１】
すなわち、図２に示すように、電源端子１１に接続する電源ライン１２とグランド端子１３に接続するグランドライン１４との間に、回路素子１と前記図１によって構成を説明した静電気保護素子２１（第１，第２抵抗２２，２３とトランジスタ２４とで構成）とが並列に接続されている。
さらに電源ライン１２とグランドライン１４との間に、さらにダイオード３１としてダイオード接続したトランジスタが接続されている。
したがって、電源ライン１２とグランドライン１４との間に静電気保護素子２１とダイオード３１とが並列に接続されることになる。
【００１２】
図２によって説明した回路構成のものでは、例えば、電源ライン１２側に負の静電気が加えられた場合、またはグランドライン１４に正の静電気が加えられた場合には、このダイオード３１と第１，第２抵抗２２，２３とを介して電源ライン１２とグランドライン１４との間が同電位になる。そのため、回路素子１の静電破壊が防止される。またダイオード３１が接続されていることにより、電源ライン１２とグランドライン１４との間は、速やかに同電位になる。
逆に、電源ライン１２側に正の静電気が加えられた場合、またはグランドライン１４側に負の静電気が加えられた場合には、前記第１実施形態と同様にして、回路素子１の静電破壊が防止される。
【００１３】
前記第１，第２実施形態で説明したように、電源端子に説明される電源ライン１２とグランド端子に説明されるグランドライン１４との間に、トランジスタ２４のゲートを利用した容量を付加することにより、回路素子１内で最も静電破壊を起こしやすいトランジスタのゲート／ドレインあるいはゲート／ソースを保護することができる。
【００１４】
通常は前記第１，第２実施形態で説明した作用により電源−グランド端子間の電位差が解消され回路素子１の静電破壊を防止する。ところが、静電気の電荷量あるいは放電（電圧，電流）の過渡特性が上記静電気保護素子２１の追従を許さない場合には、この中の容量として用いているトランジスタ２４が先に破壊するようにサイズあるいはレイアウトを設計することにより回路素子１の破壊を防ぐことが可能である。
【００１５】
また、静電気保護素子２１として容量を用いる場合には、容量値としては静電気による電荷を吸収しうる大きさを持っていることが好ましい。
一方、回路素子１に用いられているトランジスタはそのサイズが非常に小さい。したがって、そのゲート容量（ゲート／ソース，ゲート／ドレインのオーバラップ容量）も非常に小さい。
【００１６】
ここで、静電気保護素子２１として大容量のトランジスタ２４と回路素子１の小容量のトランジスタ（図示省略）に同じ電荷が加えられた場合には、小容量のトランジスタにかかる電圧の方が大きくなるので、この小容量のトランジスタの方が先に破壊する。これを解決するために、例えば、回路素子１に用いている最少サイズ（最少容量）のトランジスタのゲート容量を並列に複数接続し、総容量を大きくしてもよい。
【００１７】
上記に説明した構成によれば、容量として用いているトランジスタ２４が仮に破壊しても破壊されたトランジスタを介して流れる電流は、第１抵抗２２により制限されるためＬＣＤの動作上は全く問題を生じない。
また従来より提案されている保護素子と併用しても問題はなく、上記効果を奏することができる。
【００１８】
【発明の効果】
以上、説明したように本発明によれば、電源端子とグランド端子との間に、抵抗とトランジスタとで構成した容量からなる静電気保護素子を設けたので、両端子間には電位差が生じなくなる。そのため、回路基板に搭載されている回路素子を静電破壊から保護することができる。そしてトランジスタのゲート容量によって、サージ等による急激な電位変化を緩和することができる。そのため、液晶表示装置に搭載されている回路素子（主に薄膜トランジスタのゲート絶縁膜）の静電破壊を防止することが可能になる。
また両端子間に、さらにダイオードを接続した構成によれば、両端子間を速やかに同電位にすることができる。そのため、回路素子の静電破壊をより一層防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の回路図である。
【図２】本発明の第２実施形態の回路図である。
【符号の説明】
１ 回路素子 １１ 電源端子 １２ グランド端子
２１ 静電気保護素子 ２２ 第１抵抗 ２３ 第２抵抗
２４ トランジスタ
【発明の属する技術分野】
本発明は、液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置を構成する回路基板においては電源端子とグランドとの間には静電気保護素子は接続されていなかった。あるいは抵抗のみが接続されていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、電源端子とグランドとの間には静電気保護素子が接続されていない構成において、電源あるいはグランドから静電気が進入した場合には、両端子間に生じる電位差のために、回路素子に高い電界がかかる。そのため、回路素子内のトランジスタのゲート絶縁膜の破壊等が発生していた。
また高い抵抗値を有する抵抗のみが接続されている場合には、定常的に両端子間は同電位に保たれる。しかしながら、急激な電位変化を生じた場合にはその電位変化に追従しきれずに素子が破壊されるに至っていた。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた液晶表示装置である。
すなわち、液晶表示装置の回路素子が接続されている電源端子とグランド端子との間に、抵抗とトランジスタとで形成した容量からなる静電気保護素子を設けたもので、前記静電気保護素子の抵抗は、電源端子とグランド端子との間に接続され、静電気保護素子の容量は、抵抗の一部分に対して並列に接続されるとともに、トランジスタのドレインとソースとが共通になっていて、該トランジスタのゲートとの間に形成されるチャネルである。
【０００５】
上記液晶表示装置では、電源端子とグランド端子との間に、抵抗とトランジスタとで構成した容量からなる静電気保護素子を設けたことから、両端子間に電位差を生じないようになる。そして上記トランジスタのゲート容量は、サージ等による急激な電位変化を緩和する。そのため、液晶表示装置に搭載される回路素子の薄膜トランジスタ（以下、ＴＦＴという）の静電破壊が防止される。
さらに、両端子間にダイオードを接続したことから、両端子間に電位差が生じた場合には速やかに同電位になる。
【０００６】
【発明の実施の形態】
本発明の第１実施形態の一例を、図１の回路図によって説明する。
【０００７】
図１に示すように、電源端子１１に接続されている電源ライン１２とグランド端子１３に接続されているグランドライン１４との間には液晶表示装置の回路素子１が接続されている。そして上記電源ライン１２とグランドライン１４との間には、静電気保護素子２１が接続されている。
したがって、電源ライン１２とグランドライン１４との間に、回路素子１と静電気保護素子２１とが並列に接続されることになる。
【０００８】
上記静電気保護素子２１は、電源ライン１２とグランドライン１４との間に直列に接続されている第１抵抗２２と第２抵抗２３、および第２抵抗２３に対してゲート容量が並列に接続されているトランジスタ２４とから構成されている。上記トランジスタ２４は、ドレインとソースとが共通になっていてゲートとチャネルとの間に容量を形成している。
【０００９】
上記構成の静電保護素子２１を接続した液晶表示装置では、例えば、電源ライン１２側に正の静電気が加えられた場合、またはグランドライン１４側に負の静電気が加えられた場合には、第１抵抗２２および第２抵抗２３を介して電源ライン１２とグランドライン１４とが同電位になるとともに、ドレインとソースとを共通にしたトランジスタ２４がゲートとの間にチャネル容量を形成する。そのため、上記静電保護素子２１によって電界の急激な変化が吸収されるので、回路素子１に高電界が印加されることを防いでいる。
逆に、電源ライン１２側に負の静電気が加えられた場合、またはグランドライン１４側に正の静電気が加えられた場合には、第１，第２抵抗２２，２３による電源，グランド端子間の同電位化に加え、トランジスタ２４のゲート／ドレインあるいはゲート／ソースのオーバラップ容量により電界が緩和される。それらによって回路素子１の静電破壊を防いでいる。
【００１０】
次に本発明の第２実施形態の一例を、図２の回路図によって説明する。
この第２実施形態は、前記図１によって説明した静電保護素子１にダイオードとしてダイオード接続したトランジスタを付加したものである。
【００１１】
すなわち、図２に示すように、電源端子１１に接続する電源ライン１２とグランド端子１３に接続するグランドライン１４との間に、回路素子１と前記図１によって構成を説明した静電気保護素子２１（第１，第２抵抗２２，２３とトランジスタ２４とで構成）とが並列に接続されている。
さらに電源ライン１２とグランドライン１４との間に、さらにダイオード３１としてダイオード接続したトランジスタが接続されている。
したがって、電源ライン１２とグランドライン１４との間に静電気保護素子２１とダイオード３１とが並列に接続されることになる。
【００１２】
図２によって説明した回路構成のものでは、例えば、電源ライン１２側に負の静電気が加えられた場合、またはグランドライン１４に正の静電気が加えられた場合には、このダイオード３１と第１，第２抵抗２２，２３とを介して電源ライン１２とグランドライン１４との間が同電位になる。そのため、回路素子１の静電破壊が防止される。またダイオード３１が接続されていることにより、電源ライン１２とグランドライン１４との間は、速やかに同電位になる。
逆に、電源ライン１２側に正の静電気が加えられた場合、またはグランドライン１４側に負の静電気が加えられた場合には、前記第１実施形態と同様にして、回路素子１の静電破壊が防止される。
【００１３】
前記第１，第２実施形態で説明したように、電源端子に説明される電源ライン１２とグランド端子に説明されるグランドライン１４との間に、トランジスタ２４のゲートを利用した容量を付加することにより、回路素子１内で最も静電破壊を起こしやすいトランジスタのゲート／ドレインあるいはゲート／ソースを保護することができる。
【００１４】
通常は前記第１，第２実施形態で説明した作用により電源−グランド端子間の電位差が解消され回路素子１の静電破壊を防止する。ところが、静電気の電荷量あるいは放電（電圧，電流）の過渡特性が上記静電気保護素子２１の追従を許さない場合には、この中の容量として用いているトランジスタ２４が先に破壊するようにサイズあるいはレイアウトを設計することにより回路素子１の破壊を防ぐことが可能である。
【００１５】
また、静電気保護素子２１として容量を用いる場合には、容量値としては静電気による電荷を吸収しうる大きさを持っていることが好ましい。
一方、回路素子１に用いられているトランジスタはそのサイズが非常に小さい。したがって、そのゲート容量（ゲート／ソース，ゲート／ドレインのオーバラップ容量）も非常に小さい。
【００１６】
ここで、静電気保護素子２１として大容量のトランジスタ２４と回路素子１の小容量のトランジスタ（図示省略）に同じ電荷が加えられた場合には、小容量のトランジスタにかかる電圧の方が大きくなるので、この小容量のトランジスタの方が先に破壊する。これを解決するために、例えば、回路素子１に用いている最少サイズ（最少容量）のトランジスタのゲート容量を並列に複数接続し、総容量を大きくしてもよい。
【００１７】
上記に説明した構成によれば、容量として用いているトランジスタ２４が仮に破壊しても破壊されたトランジスタを介して流れる電流は、第１抵抗２２により制限されるためＬＣＤの動作上は全く問題を生じない。
また従来より提案されている保護素子と併用しても問題はなく、上記効果を奏することができる。
【００１８】
【発明の効果】
以上、説明したように本発明によれば、電源端子とグランド端子との間に、抵抗とトランジスタとで構成した容量からなる静電気保護素子を設けたので、両端子間には電位差が生じなくなる。そのため、回路基板に搭載されている回路素子を静電破壊から保護することができる。そしてトランジスタのゲート容量によって、サージ等による急激な電位変化を緩和することができる。そのため、液晶表示装置に搭載されている回路素子（主に薄膜トランジスタのゲート絶縁膜）の静電破壊を防止することが可能になる。
また両端子間に、さらにダイオードを接続した構成によれば、両端子間を速やかに同電位にすることができる。そのため、回路素子の静電破壊をより一層防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の回路図である。
【図２】本発明の第２実施形態の回路図である。
【符号の説明】
１ 回路素子 １１ 電源端子 １２ グランド端子
２１ 静電気保護素子 ２２ 第１抵抗 ２３ 第２抵抗
２４ トランジスタ
Claims (2)
- 液晶表示装置の回路素子が接続されている電源端子とグランド端子との間に、抵抗とトランジスタとで形成した容量からなる静電気保護素子を設けた液晶表示装置であって、
前記静電気保護素子の抵抗は、前記電源端子と前記グランド端子との間に接続され、
前記静電気保護素子の容量は、前記抵抗の一部分に対して並列に接続されるとともに、前記トランジスタのドレインとソースとが共通になっていて、該トランジスタのゲートとの間に形成されるチャネル容量である
ことを特徴とする液晶表示装置。 - 請求項１記載の液晶表示装置において、
前記電源端子とグランド端子との間にダイオードを接続した
ことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23510396A JP3674176B2 (ja) | 1996-09-05 | 1996-09-05 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23510396A JP3674176B2 (ja) | 1996-09-05 | 1996-09-05 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1078760A JPH1078760A (ja) | 1998-03-24 |
| JP3674176B2 true JP3674176B2 (ja) | 2005-07-20 |
Family
ID=16981109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23510396A Expired - Fee Related JP3674176B2 (ja) | 1996-09-05 | 1996-09-05 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3674176B2 (ja) |
-
1996
- 1996-09-05 JP JP23510396A patent/JP3674176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1078760A (ja) | 1998-03-24 |
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