JP3185364B2 - 半導体装置 - Google Patents
半導体装置Info
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- gate
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ形パワー素子
の過電流保護回路や過温度保護回路に用いられる制御素
子を静電気放電から保護する技術に関する。
の過電流保護回路や過温度保護回路に用いられる制御素
子を静電気放電から保護する技術に関する。
【０００２】
【従来の技術】従来の半導体装置としては、例えば特開
昭６４−６８００５号公報に記載された装置がある。図
５は、上記の公報に記載された過電流保護手段を備えた
ＭＯＳ形パワー素子を示す回路図である。ただし、本発
明に関係のない部分は省いてあり、また、静電気放電
（ＥＳＤ）によるＭＯＳＦＥＴのゲート破壊を防止する
ための保護素子２を追加してある。図５において、ＭＯ
Ｓ形パワー素子１は主電流をオンオフするものであり、
ミラーＭＯＳＦＥＴ６にはＭＯＳ形パワー素子１を流れ
る主電流に比例した電流が流れる。その電流は検流抵抗
５に流れ、その値が過大になると、制御素子３となるバ
イポーラトランジスタがオンとなってＭＯＳ形パワー素
子１のゲート電位を下げ、主電流を低下させるようにな
っている。ここまでの構成は過電流保護機能を示す。ま
た、静電気放電によるゲート酸化膜の破壊を防止するた
め、ゲートパッドＧ（入力端子）とＭＯＳ形パワー素子
１のソースＳ間に保護素子２となる双方向性ツェナダイ
オードが接続されている。そして図５に破線で示す充電
された容量ＣがゲートパッドＧに触れた場合には、大部
分の静電気が保護素子２を通って流れる。しかし、残り
の静電気は入力抵抗４を通ってＭＯＳ形パワー素子１お
よびミラーＭＯＳＦＥＴ６のゲートを充電すると共に制
御素子３を通って流れる。このときＭＯＳ形パワー素子
１およびミラーＭＯＳＦＥＴ６のゲート酸化膜が破壊さ
れたり、制御素子３が破壊されたりする可能性があるた
め、保護素子２を十分に大きく設計しておく必要があ
る。
昭６４−６８００５号公報に記載された装置がある。図
５は、上記の公報に記載された過電流保護手段を備えた
ＭＯＳ形パワー素子を示す回路図である。ただし、本発
明に関係のない部分は省いてあり、また、静電気放電
（ＥＳＤ）によるＭＯＳＦＥＴのゲート破壊を防止する
ための保護素子２を追加してある。図５において、ＭＯ
Ｓ形パワー素子１は主電流をオンオフするものであり、
ミラーＭＯＳＦＥＴ６にはＭＯＳ形パワー素子１を流れ
る主電流に比例した電流が流れる。その電流は検流抵抗
５に流れ、その値が過大になると、制御素子３となるバ
イポーラトランジスタがオンとなってＭＯＳ形パワー素
子１のゲート電位を下げ、主電流を低下させるようにな
っている。ここまでの構成は過電流保護機能を示す。ま
た、静電気放電によるゲート酸化膜の破壊を防止するた
め、ゲートパッドＧ（入力端子）とＭＯＳ形パワー素子
１のソースＳ間に保護素子２となる双方向性ツェナダイ
オードが接続されている。そして図５に破線で示す充電
された容量ＣがゲートパッドＧに触れた場合には、大部
分の静電気が保護素子２を通って流れる。しかし、残り
の静電気は入力抵抗４を通ってＭＯＳ形パワー素子１お
よびミラーＭＯＳＦＥＴ６のゲートを充電すると共に制
御素子３を通って流れる。このときＭＯＳ形パワー素子
１およびミラーＭＯＳＦＥＴ６のゲート酸化膜が破壊さ
れたり、制御素子３が破壊されたりする可能性があるた
め、保護素子２を十分に大きく設計しておく必要があ
る。
【０００３】図６は、上記図５の回路の平面パターン配
置図である。図６においては、保護素子２、入力抵抗
４、制御素子３が全てフィールド酸化膜上の多結晶Ｓi
膜内に形成され、コンタクト孔を介して１１、１２等の
Ａl膜によって配線されている。とくにＡl膜１２で接続
される経路を見ると、入力抵抗４の一端が制御素子３と
なるバイポーラトランジスタのコレクタに接続され、そ
こからさらにゲート酸化膜上に形成されたゲート多結晶
Ｓi膜８に接続されている。なお、７はゲートパッドで
ある。
置図である。図６においては、保護素子２、入力抵抗
４、制御素子３が全てフィールド酸化膜上の多結晶Ｓi
膜内に形成され、コンタクト孔を介して１１、１２等の
Ａl膜によって配線されている。とくにＡl膜１２で接続
される経路を見ると、入力抵抗４の一端が制御素子３と
なるバイポーラトランジスタのコレクタに接続され、そ
こからさらにゲート酸化膜上に形成されたゲート多結晶
Ｓi膜８に接続されている。なお、７はゲートパッドで
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置においては、その静電気放電に対
する耐量はＭＯＳ形パワー素子１やミラーＭＯＳＦＥＴ
６のゲート酸化膜破壊耐量と制御素子３の破壊耐量の弱
いほうによって決まるようになっている。したがって、
制御素子３が静電気放電に対して弱い場合には全体の半
導体装置が静電気放電に対して弱くなってしまうという
問題点があった。なお、上記の従来技術の説明では、過
電流保護機能を例にしたが、ＭＯＳ形パワー素子のゲー
トに接続された制御素子を備えている他の半導体装置、
例えば過温度保護機能を備えた装置においても同様の問
題が生じる。
うな従来の半導体装置においては、その静電気放電に対
する耐量はＭＯＳ形パワー素子１やミラーＭＯＳＦＥＴ
６のゲート酸化膜破壊耐量と制御素子３の破壊耐量の弱
いほうによって決まるようになっている。したがって、
制御素子３が静電気放電に対して弱い場合には全体の半
導体装置が静電気放電に対して弱くなってしまうという
問題点があった。なお、上記の従来技術の説明では、過
電流保護機能を例にしたが、ＭＯＳ形パワー素子のゲー
トに接続された制御素子を備えている他の半導体装置、
例えば過温度保護機能を備えた装置においても同様の問
題が生じる。
【０００５】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、静電気放電に弱い制
御素子を保護することによって半導体装置全体の静電気
放電耐量を向上させた半導体装置を提供することを目的
とする。
決するためになされたものであり、静電気放電に弱い制
御素子を保護することによって半導体装置全体の静電気
放電耐量を向上させた半導体装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、ゲート
が入力抵抗を介してまたは直接に入力端子に接続された
ＭＯＳ形パワー素子と、上記入力端子に接続され、上記
ＭＯＳ形パワー素子のゲートを静電気放電から保護する
保護素子と、上記ＭＯＳ形パワー素子に流れる電流に基
づいて上記ゲートに印加される電位を制御して過電流を
抑制する制御素子とを、同一半導体基板上に形成すると
共に、上記保護素子と上記制御素子とを上記ゲートを挟
んで配置し、上記制御素子は直接に、上記保護素子は上
記入力抵抗を介してまたは直接に、上記ゲートの当該素
子を配置した側にそれぞれ接続（つまり、ゲートの保護
素子を配置した側に保護素子を、制御素子を配置した側
に制御素子を接続する）し、上記ゲートの広がり抵抗と
ゲート容量とを前記静電気放電に対する遅れ要素として
用いるように構成している。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、ゲート
が入力抵抗を介してまたは直接に入力端子に接続された
ＭＯＳ形パワー素子と、上記入力端子に接続され、上記
ＭＯＳ形パワー素子のゲートを静電気放電から保護する
保護素子と、上記ＭＯＳ形パワー素子に流れる電流に基
づいて上記ゲートに印加される電位を制御して過電流を
抑制する制御素子とを、同一半導体基板上に形成すると
共に、上記保護素子と上記制御素子とを上記ゲートを挟
んで配置し、上記制御素子は直接に、上記保護素子は上
記入力抵抗を介してまたは直接に、上記ゲートの当該素
子を配置した側にそれぞれ接続（つまり、ゲートの保護
素子を配置した側に保護素子を、制御素子を配置した側
に制御素子を接続する）し、上記ゲートの広がり抵抗と
ゲート容量とを前記静電気放電に対する遅れ要素として
用いるように構成している。
【０００７】
【作用】高圧の静電気がゲートパッドに印加された場
合、大部分の静電気は保護素子を通って流れる。そし
て、残りの静電気はＭＯＳ形パワー素子のゲートを充電
すると共に、遅れ要素にも印加される。しかし、静電気
放電の時定数は一般に数〜数百ｎｓ程度と極めて小さい
ので、遅れ要素の遅延時間をそれよりも十分に長く設定
しておけば、静電気放電が制御素子に印加されることは
なく、したがって静電気放電に弱い制御素子を有効に保
護することが出来る。また、静電気放電保護のために必
要な遅れ要素の遅延時間は、一般にＭＯＳ形パワー素子
のオンオフ制御時間に比べて大幅に短いので、ＭＯＳ形
パワー素子の主電流制御に影響を生じるおそれもない。
合、大部分の静電気は保護素子を通って流れる。そし
て、残りの静電気はＭＯＳ形パワー素子のゲートを充電
すると共に、遅れ要素にも印加される。しかし、静電気
放電の時定数は一般に数〜数百ｎｓ程度と極めて小さい
ので、遅れ要素の遅延時間をそれよりも十分に長く設定
しておけば、静電気放電が制御素子に印加されることは
なく、したがって静電気放電に弱い制御素子を有効に保
護することが出来る。また、静電気放電保護のために必
要な遅れ要素の遅延時間は、一般にＭＯＳ形パワー素子
のオンオフ制御時間に比べて大幅に短いので、ＭＯＳ形
パワー素子の主電流制御に影響を生じるおそれもない。
【０００８】また、図４の実施例に示すように、平面パ
ターン配置を変更して等価的に遅れ要素を形成するよう
に構成しているので、特別の遅れ素子を設けなくても、
静電気放電の耐量を向上させることが出来る。
ターン配置を変更して等価的に遅れ要素を形成するよう
に構成しているので、特別の遅れ素子を設けなくても、
静電気放電の耐量を向上させることが出来る。
【０００９】
【実施例】図１は、本発明の基礎となる第１の参考例の
回路図である。まず構成を説明すると、主電流をオンオ
フするＭＯＳ形パワー素子１のゲートが入力抵抗４（抵
抗値Ｒｉ）を介してゲートパッドＧ（入力端子）に接続
されている。またＭＯＳ形パワー素子１のゲートには遅
れ要素９が接続され、それを介して制御素子３が接続さ
れている。制御素子３は例えばバイポーラトランジスタ
等で構成され、過電流や過温度のような異常状態を示す
信号Ｓgに応じてＭＯＳ形パワー素子１のゲート電位を
制御することにより、ＭＯＳ形パワー素子１を保護する
ようになっている。また、ゲートパッドＧとソースパッ
ドＳとの間には静電気放電による破壊を保護するための
保護素子２が接続されている。なお、この実施例におい
ては、遅れ要素９として抵抗Ｒｘと静電容量Ｃｘとの直
列回路からなるローパスフィルタを例示している。
回路図である。まず構成を説明すると、主電流をオンオ
フするＭＯＳ形パワー素子１のゲートが入力抵抗４（抵
抗値Ｒｉ）を介してゲートパッドＧ（入力端子）に接続
されている。またＭＯＳ形パワー素子１のゲートには遅
れ要素９が接続され、それを介して制御素子３が接続さ
れている。制御素子３は例えばバイポーラトランジスタ
等で構成され、過電流や過温度のような異常状態を示す
信号Ｓgに応じてＭＯＳ形パワー素子１のゲート電位を
制御することにより、ＭＯＳ形パワー素子１を保護する
ようになっている。また、ゲートパッドＧとソースパッ
ドＳとの間には静電気放電による破壊を保護するための
保護素子２が接続されている。なお、この実施例におい
ては、遅れ要素９として抵抗Ｒｘと静電容量Ｃｘとの直
列回路からなるローパスフィルタを例示している。
【００１０】次に作用を説明する。静電気放電がゲート
パッドＧに印加された場合には、大部分の静電気が保護
素子２を通って流れる。そして残りの静電気は入力抵抗
４を通ってＭＯＳ形パワー素子１のゲート容量Ｃｉを充
電すると共に遅れ要素９に印加される。しかし、静電気
放電の時定数は一般に数〜数百ｎｓ程度と極めて小さい
ので、遅れ要素９の遅延時間（ＲｘＣｘ）を静電気放電
の時定数よりも十分に大きく設計しておけば、静電気放
電が制御素子３に印加されることはない。なお、この参
考例では制御素子３が抵抗Ｒｘを介してゲート電位を制
御するようになっているので、制御素子３の制御特性を
損なわないようにするにはＲｘを小さくすれば良い。ま
た遅延時間ＲｘＣｘをゲート遅延時間ＲｉＣｉより十分
小さくしておけばＭＯＳ形パワー素子１のスイッチング
速度が遅れ要素９によって遅くなることはない。
パッドＧに印加された場合には、大部分の静電気が保護
素子２を通って流れる。そして残りの静電気は入力抵抗
４を通ってＭＯＳ形パワー素子１のゲート容量Ｃｉを充
電すると共に遅れ要素９に印加される。しかし、静電気
放電の時定数は一般に数〜数百ｎｓ程度と極めて小さい
ので、遅れ要素９の遅延時間（ＲｘＣｘ）を静電気放電
の時定数よりも十分に大きく設計しておけば、静電気放
電が制御素子３に印加されることはない。なお、この参
考例では制御素子３が抵抗Ｒｘを介してゲート電位を制
御するようになっているので、制御素子３の制御特性を
損なわないようにするにはＲｘを小さくすれば良い。ま
た遅延時間ＲｘＣｘをゲート遅延時間ＲｉＣｉより十分
小さくしておけばＭＯＳ形パワー素子１のスイッチング
速度が遅れ要素９によって遅くなることはない。
【００１１】次に、図２は、第２の参考例の回路図であ
り、前記図５に示した従来例に適用した場合を示す。図
２において、制御素子３はバイポーラトランジスタで構
成され、ミラーＭＯＳＦＥＴ６と検流抵抗５との接続点
の電位が信号Ｓgとなる。なお、静電気放電からの保護
機能は図１と同じである。
り、前記図５に示した従来例に適用した場合を示す。図
２において、制御素子３はバイポーラトランジスタで構
成され、ミラーＭＯＳＦＥＴ６と検流抵抗５との接続点
の電位が信号Ｓgとなる。なお、静電気放電からの保護
機能は図１と同じである。
【００１２】次に、図３は、第３の参考例の回路図であ
る。この参考例は、特願昭６２−２６１８０４号に示さ
れている過温度保護機能付きパワートランジスタに適用
した場合を示す。この参考例では、感温抵抗１０がＭＯ
Ｓ形パワー素子１の温度検出に用いられ、過温度になる
と制御素子３となるバイポーラトランジスタがターンオ
ンし、ＭＯＳ形パワー素子１のゲート電圧を制御するこ
とによって過温度から保護するようになっている。な
お、静電気放電からの保護機能は図１と同じである。
る。この参考例は、特願昭６２−２６１８０４号に示さ
れている過温度保護機能付きパワートランジスタに適用
した場合を示す。この参考例では、感温抵抗１０がＭＯ
Ｓ形パワー素子１の温度検出に用いられ、過温度になる
と制御素子３となるバイポーラトランジスタがターンオ
ンし、ＭＯＳ形パワー素子１のゲート電圧を制御するこ
とによって過温度から保護するようになっている。な
お、静電気放電からの保護機能は図１と同じである。
【００１３】次に、図４は、本発明の一実施例の平面パ
ターン配置図である。この実施例は、前記図６に示した
従来の平面パターン配置を変更し、等価的に遅れ要素９
を形成したものである。図４に示す配置では、入力抵抗
４はＡl膜１３を介して、制御素子３はＡl膜１４を介し
てそれぞれゲート多結晶Ｓi膜８に接続されている。そ
して、入力抵抗４と制御素子３とは空間的に離れて配置
され、かつＡl膜によって直接に接続されるのではな
く、間にゲート多結晶Ｓi膜８を介して接続されるよう
になっている。このように配置した場合には、ゲート多
結晶Ｓi膜８の拡がり抵抗が遅延手段の抵抗分Ｒｘとし
て働き、またゲート容量は入力容量Ｃｉとして働くと共
に遅延手段の容量Ｃｘとしても働く。したがってこのよ
うな配置にすれば、特別の遅延素子を設けなくても、静
電気放電の耐量を向上させることが出来る。上記の場合
の遅延時間τは τ＝εｏｘρｓＬ２／ｔｏｘ で近似することができる。ただしεｏｘはゲート酸化膜
の誘電率、ｔｏｘはゲート酸化膜厚、ρｓはゲート多結
晶Ｓi膜のシート抵抗、Ｌは遅れ要素９として働くゲー
ト多結晶Ｓi膜の幅（図４参照）である。従って幅Ｌを
大きくすれば遅延時間τが大きくなり、静電気放電の時
定数である数〜数百ｎｓ以上にτを大きくすることが可
能である。
ターン配置図である。この実施例は、前記図６に示した
従来の平面パターン配置を変更し、等価的に遅れ要素９
を形成したものである。図４に示す配置では、入力抵抗
４はＡl膜１３を介して、制御素子３はＡl膜１４を介し
てそれぞれゲート多結晶Ｓi膜８に接続されている。そ
して、入力抵抗４と制御素子３とは空間的に離れて配置
され、かつＡl膜によって直接に接続されるのではな
く、間にゲート多結晶Ｓi膜８を介して接続されるよう
になっている。このように配置した場合には、ゲート多
結晶Ｓi膜８の拡がり抵抗が遅延手段の抵抗分Ｒｘとし
て働き、またゲート容量は入力容量Ｃｉとして働くと共
に遅延手段の容量Ｃｘとしても働く。したがってこのよ
うな配置にすれば、特別の遅延素子を設けなくても、静
電気放電の耐量を向上させることが出来る。上記の場合
の遅延時間τは τ＝εｏｘρｓＬ２／ｔｏｘ で近似することができる。ただしεｏｘはゲート酸化膜
の誘電率、ｔｏｘはゲート酸化膜厚、ρｓはゲート多結
晶Ｓi膜のシート抵抗、Ｌは遅れ要素９として働くゲー
ト多結晶Ｓi膜の幅（図４参照）である。従って幅Ｌを
大きくすれば遅延時間τが大きくなり、静電気放電の時
定数である数〜数百ｎｓ以上にτを大きくすることが可
能である。
【００１４】なお、これまでの説明では、ＭＯＳ形パワ
ー素子１のゲートが入力抵抗４を介してゲートパッドＧ
に接続される場合を例示したが、入力抵抗を介さずゲー
トがゲートパッドＧに直接接続されている場合でも同様
の効果が得られる。
ー素子１のゲートが入力抵抗４を介してゲートパッドＧ
に接続される場合を例示したが、入力抵抗を介さずゲー
トがゲートパッドＧに直接接続されている場合でも同様
の効果が得られる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＯＳ形パワー素子のゲート電圧を制御する制御素
子を遅れ要素を介して接続するように構成したことによ
り、静電気放電が制御素子を直撃することがなくなるの
で、静電気放電に弱い制御素子を用いても制御素子の破
壊を防止することができ、それによって半導体装置全体
としての破壊耐量を向上させることが出来る。また、制
御素子の配置を工夫することによって等価的に遅れ要素
が形成されるようにしたので、特別の遅れ要素を設けな
くても上記と同様に静電気放電による制御素子の破壊を
防止することが出来る、という効果が得られる。
ば、ＭＯＳ形パワー素子のゲート電圧を制御する制御素
子を遅れ要素を介して接続するように構成したことによ
り、静電気放電が制御素子を直撃することがなくなるの
で、静電気放電に弱い制御素子を用いても制御素子の破
壊を防止することができ、それによって半導体装置全体
としての破壊耐量を向上させることが出来る。また、制
御素子の配置を工夫することによって等価的に遅れ要素
が形成されるようにしたので、特別の遅れ要素を設けな
くても上記と同様に静電気放電による制御素子の破壊を
防止することが出来る、という効果が得られる。
【図１】第１の参考例の回路図。
【図２】第２の参考例の回路図。
【図３】第３の参考例の回路図。
【図４】本発明の一実施例の平面パターン配置図。
【図５】従来装置の一例の回路図。
【図６】図５の回路の平面パターン配置図。
１…ＭＯＳ形パワー素子 ２…保護素子 ３…制御素子 ４…入力抵抗 ５…検流抵抗 ６…ミラーＭ
ＯＳＦＥＴ ７…ゲートパッド ８…ゲート多
結晶Ｓi膜 ９…遅れ要素 １０…感温抵抗 １１〜１４…Ａl膜 Ｇ…ゲートパッド（入力端子） Ｄ…ドレイン
パッド Ｓ…ソースパッド Ｒｘ…遅れ要
素の抵抗 Ｃｘ…遅れ要素の静電容量 Ｓg…異常状
態を示す信号
ＯＳＦＥＴ ７…ゲートパッド ８…ゲート多
結晶Ｓi膜 ９…遅れ要素 １０…感温抵抗 １１〜１４…Ａl膜 Ｇ…ゲートパッド（入力端子） Ｄ…ドレイン
パッド Ｓ…ソースパッド Ｒｘ…遅れ要
素の抵抗 Ｃｘ…遅れ要素の静電容量 Ｓg…異常状
態を示す信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】ゲートが入力抵抗を介してまたは直接に入
力端子に接続されたＭＯＳ形パワー素子と、 上記入力端子に接続され、上記ＭＯＳ形パワー素子のゲ
ートを静電気放電から保護する保護素子と、 上記ＭＯＳ形パワー素子に流れる電流に基づいて上記ゲ
ートに印加される電位を制御して過電流を抑制する制御
素子とを、同一半導体基板上に形成すると共に、上記保
護素子と上記制御素子とを上記ゲートを挟んで配置し、
上記制御素子は直接に、上記保護素子は上記入力抵抗を
介してまたは直接に、上記ゲートの当該素子を配置した
側にそれぞれ接続し、上記ゲートの広がり抵抗とゲート
容量とを前記静電気放電に対する遅れ要素として用いる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14271392A JP3185364B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14271392A JP3185364B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335567A JPH05335567A (ja) | 1993-12-17 |
| JP3185364B2 true JP3185364B2 (ja) | 2001-07-09 |
Family
ID=15321847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14271392A Expired - Fee Related JP3185364B2 (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185364B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005039365B4 (de) | 2005-08-19 | 2022-02-10 | Infineon Technologies Ag | Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis |
-
1992
- 1992-06-03 JP JP14271392A patent/JP3185364B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335567A (ja) | 1993-12-17 |
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