CN112366202A - 静电放电保护结构及其制作方法 - Google Patents

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Abstract

本发明提供一种静电放电保护结构及其制作方法，静电放电保护结构包括中心区域及环绕所述中心区域的边缘区域，其中，中心区域包括掺杂浓度较大的阱，从而可降低中心区域的MOS晶体管的衬底电阻，以减小中心区域的MOS晶体管及边缘区域的MOS晶体管的衬底电阻差，以提高中心区域的MOS晶体管的导通电压，有效缓解中心区域的MOS晶体管过早的导通，降低静电放电保护结构失效的概率，以提高静电放电保护结构的可靠性。

Description

静电放电保护结构及其制作方法
技术领域
本发明属于半导体集成电路领域，涉及一种静电放电保护结构及其制作方法。
背景技术
静电放电(Electro-Static discharge，简称ESD)是一种电荷的快速中和过程。由于ESD电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。目前，各类集成电路广泛应用于各种电器及领域之中，而每年因ESD造成的集成电路的损坏，而引起的经济损失非常严重，为了降低由ESD带来的损失，集成电路的ESD防护能力已是目前芯片设计时必须考虑的问题。
高压器件的输入输出焊盘(IO PAD)通常由高压NMOS进行保护，采用栅极接地NMOS(Grounded-Gate NMOS，简称GGNMOS)或者栅极耦合NMOS(Gate-Couple NMOS，简称GCNMOS)结构。
为了增加器件的ESD防护能力，一般会通过利用多个高压NMOS导通来释放ESD电流。现在普遍采用多指交叉并联结构(multi-finger)，随着插指数量(通常与NMOS管的数量对应)增多，会导致每个插指之间的均匀开启变得很困难，由于中心插指距离外面的衬底接触非常远，其他插指距离外面的衬底接触比较近，这导致内部中心插指具有最大的衬底电阻，而其他插指的衬底电阻较小，尤其是靠近衬底接触的插指的衬底电阻非常小，因此多插指结构不可避免的使得位于中心位置的插指的衬底电阻比位于边缘的插指的衬底电阻大很多。由于NMOS ESD器件，其泄放ESD电流是由内部寄生的双极结型NPN晶体管(BJT)导通释放，因此衬底电阻越大，越容易导通放电(根据V＝I*R，R越大，越容易达到开启电压)，结果造成只有中心的插指导通放电，而其他插指很难导通放电，最终中心插指被烧毁，导致ESD器件失效。
因此，如何提供一种新的静电放电保护结构及其制作方法，以克服上述问题，成为本领域技术人员亟待解决的一个技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电放电保护结构及其制作方法，用于解决现有技术中静电放电保护结构容易导致ESD器件失效的问题，以提高静电放电保护结构的可靠性。
为实现上述目的及其他相关目的，本发明提供一种静电放电保护结构，包括：
第一导电类型衬底，所述第一导电类型衬底包括中心区域和环绕所述中心区域的边缘区域；
第一导电类型阱，所述第一导电类型阱嵌设于所述中心区域，且所述第一导电类型阱的掺杂浓度大于所述第一导电类型衬底；
多个并联连接的MOS晶体管，所述MOS晶体管包括位于所述第一导电类型阱上的第一MOS晶体管，以及位于所述边缘区域的第二MOS晶体管；
第一导电类型衬底接触部，所述第一导电类型衬底接触部环绕所述边缘区域。
可选地，所述中心区域的横截面积与所述边缘区域的横截面积的比值包括1/9～3/2。
可选地，所述静电放电保护结构还包括第二导电类型保护环，所述第二导电类型保护环环绕所述边缘区域，并位于所述第一导电类型衬底接触部外围。
可选地，所述MOS晶体管包括栅极接地MOS晶体管及栅极耦合MOS晶体管中的至少一种。
可选地，所述边缘区域还嵌设有第二导电类型掺杂区，且所述第二导电类型掺杂区的掺杂浓度小于所述MOS晶体管中的源漏极掺杂浓度。
可选地，所述第一导电类型包括N型或P型。
本发明还提供一种静电放电保护结构的制作方法，包括以下步骤：
提供第一导电类型衬底，所述第一导电类型衬底包括中心区域和环绕所述中心区域的边缘区域；
于所述中心区域形成第一导电类型阱，且所述第一导电类型阱的掺杂浓度大于所述第一导电类型衬底；
形成多个并联连接的MOS晶体管以及第一导电类型衬底接触部，其中，所述MOS晶体管包括形成于所述第一导电类型阱上的第一MOS晶体管，以及形成于所述第一导电类型衬底上的第二MOS晶体管；所述第一导电类型衬底接触部环绕所述边缘区域。
可选地，所述第一导电类型衬底接触部的掺杂浓度大于所述第一导电类型阱，且形成所述MOS晶体管以及第一导电类型衬底接触部，包括：
形成所述MOS晶体管的栅极；
形成所述第一导电类型衬底接触部；
形成所述MOS晶体管的源漏极。
可选地，还包括：形成第二导电类型保护环的步骤，所述第二导电类型保护环环绕所述边缘区域，并位于所述第一导电类型衬底接触部外围，且在形成所述MOS晶体管的源漏极时形成所述第二导电类型保护环。
可选地，所述中心区域的横截面积与所述边缘区域的横截面积的比值包括1/9～3/2。
可选地，还包括：在所述边缘区域进行第二导电类型掺杂的步骤，且所述第二导电类型掺杂区的掺杂浓度小于所述MOS晶体管中的源漏极掺杂浓度。
可选地，所述于所述中心区域形成第一导电类型阱包括：形成高压第一导电类型阱，并形成所述第一导电类型阱。
可选地，所述第一导电类型包括N型或P型；所述MOS晶体管包括栅极接地MOS晶体管及栅极耦合MOS晶体管中的至少一种。
如上所述，本发明的静电放电保护结构及其制作方法，静电放电保护结构包括中心区域及环绕所述中心区域的边缘区域，其中，中心区域包括掺杂浓度较大的阱，从而可降低中心区域的MOS晶体管的衬底电阻，以减小中心区域的MOS晶体管及边缘区域的MOS晶体管的衬底电阻差，以提高中心区域的MOS晶体管的导通电压，有效缓解中心区域MOS晶体管过早的导通，降低静电放电保护结构失效的概率。这样，可以提高静电放电保护结构的可靠性。
附图说明
图1显示为一种静电放电结构的平面布局图。
图2a显示为图1中静电放电结构沿C-C’的截面结构示意图。
图2b显示为图2a中单个MOS晶体管的电路连接示意图。
图3显示为另一种静电放电结构的平面布局图。
图4显示为图3中的静电放电结构沿C-C’的截面结构示意图。
图5显示为图3中的静电放电结构的制作方法的工艺流程图。
图6显示为两种静电放电结构的TCAD仿真结果对比图。
元件标号说明
100、200 静电放电保护结构
110、210 P型衬底
120、220 NMOS晶体管
221 第一NMOS晶体管
222 第二NMOS晶体管
130、230 P型衬底接触部
140、240 N型保护环
250 P型阱
A 中心区域
B 边缘区域
S101、S102、S103 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
以下示例中，第一导电类型为P型，即第一导电类型衬底采用P型衬底，MOS晶体管为NMOS晶体管，第一导电类型衬底接触部为P型衬底接触部，第二导电类型保护环为N型保护环，但并非局限于此，在其他实施例中，第一导电类型也可为N型，即所述第一导电类型衬底为N型衬底，对应的MOS晶体管为PMOS晶体管，第一导电类型衬底接触部为N型衬底接触部，第二导电类型保护环为P型保护环。以下仅对第一导电类型为P型作为示例进行说明介绍，关于第一导电类型为N型的实施例此处不作赘述。
如图1及图2a，提供一种静电放电保护结构100，该静电放电保护结构100包括P型衬底110，所述P型衬底110包括中心区域A及边缘区域B，所述中心区域A及边缘区域B的内部空间被多个高压NMOS晶体管120完全占满，每个所述NMOS晶体管120均包含栅极(G)及位于栅极两侧的源极(S)及漏极(D)。所述边缘区域B外面为一圈P型衬底接触部130，所述P型衬底接触部130的外面还包括一圈N型保护环140。
图2a示意了图1中多个并联的静电放电(ESD)保护结构100沿C-C’的纵截面结构示意图，图2b示意了图2a中单个MOS晶体管的电路连接示意图，如图2b所示，其中NMOS晶体管120的漏极(D)与输入/输出端(I/O)的PAD连接，栅极(G)、源极(S)及P型衬底110均接地。ESD是通过寄生NPN泄放掉的(图2a中虚线所示)。每个NMOS晶体管120对应一个寄生NPN。当有ESD脉冲加在所述NMOS晶体管120的漏极(D)时，随着ESD电压的升高，会有一个流向P型衬底110(P-sub)的漏电流，每个寄生NPN的基极都通过P-sub电阻与P型衬底接触部130相连接。由于P型衬底接触部130(B)接地，因此提供0电位，P-sub电阻上的压降就等于寄生NPN的基极电位。当寄生NPN的基极电位足够高，使得基极-发射极发生正偏时，寄生NPN导通，开始泄放ESD电流。参阅图2a可以发现，由于各个NMOS晶体管120处的漏电流在相同的漏极电压下都一样，所以寄生NPN的开启就取决于基极电阻的大小，而越处于中心区域A，寄生NPN的基极电阻越大，即R4+R3+R2+R1＞R3+R2+R1＞R2+R1＞R1等以此类推。寄生NPN的基极电阻越大就越容易开启(根据V＝I*R，R越大，越容易达到开启电压)，因此当NMOS晶体管120的漏极(D)加上一个ESD脉冲时，总是位于中心区域A的寄生NPN先开启，而此时位于边缘区域B的寄生NPN并未开启。只要任意一个或几个寄生NPN开启，就认为这个静电保护电路开始工作，而这一开启点所对应的电压就是触发电压。一旦一个或几个寄生NPN开启，电压会迅速被拉低，存在一个电压回滞现象，随后随着静电保护电路电压继续升高，流过寄生NPN的ESD电流越来越大，因此电压也在升高，升到ESD保护器件的二次击穿点，电压再次变小，此时位于中心区域A处的寄生NPN就会被烧毁，导致ESD器件失效。
为提高静电放电保护结构的可靠性，本实施例还提供另一种静电放电保护结构。参阅图3及图4，提供一种静电放电保护结构200，该静电放电保护结构200包括P型衬底210，所述P型衬底210包括中心区域A和环绕所述中心区域A的边缘区域B；P型阱250嵌设于所述中心区域A，且所述P型阱250的掺杂浓度大于所述P型衬底210；多个并联连接的NMOS晶体管220包括位于所述P型阱250上的第一NMOS晶体管221，以及位于所述边缘区域B的第二NMOS晶体管222；P型衬底接触部230环绕所述边缘区域B。
本实施例，由于所述中心区域A嵌设有所述P型阱250，且所述P型阱250的掺杂浓度大于所述P型衬底210，即所述中心区域A中P型衬底210的P-sub电阻小于所述边缘区域B的P-sub电阻，因此通过所述P型阱250可降低所述中心区域A的所述第一NMOS晶体管221的衬底电阻，如可降低R4的电阻，使得所述中心区域A的所述第一NMOS晶体管221与位于所述边缘区域B中的所述第二NMOS晶体管222具有相差不大的衬底电阻，即缩小R4+R3+R2+R1与R3+R2+R1之间的差值，以此类推，以提高所述中心区域A中的所述第一NMOS晶体管221的导通电压，以有效缓解所述中心区域A中的所述第一NMOS晶体管221过早的导通，降低静电放电保护失效的概率，从而提高静电放电保护结构的可靠性。
作为示例，所述P型阱250的深度与所述P型衬底210的深度比值包括1/4～1/1，如1/3、1/2等任何范围内的点值。
具体的，所述P型阱250可采用B掺杂，但并非局限于此，通过掺杂，可使得所述P型阱250的掺杂浓度大于所述P型衬底210，从而可使得所述中心区域A处的所述第一NMOS晶体管221的衬底电阻降低，从而可使得所述第一NMOS晶体管221及第二NMOS晶体管222具有相差不大的衬底电阻。其中，所述P型阱250的深度与所述P型衬底210的深度比值可包括如1/3、1/2等任何范围内的点值，以通过不同深度的掺杂，为所述第一NMOS晶体管221提供不同的衬底阻值，以扩大应用。进一步的，也可通过改变掺杂浓度以改变衬底阻值，具体可根据需要进行选择。
进一步的，作为示例，所述边缘区域B还可嵌设有N型掺杂区，且所述N型掺杂区的掺杂浓度小于所述第二NMOS晶体管222中的源漏极掺杂浓度，以通过所述N型掺杂区的掺杂，提高所述边缘区域B中的所述第二NMOS晶体管222的衬底阻值，以进一步的减小所述中心区域A与所述边缘区域B的衬底电阻差，其中，所述第二NMOS晶体管222的掺杂浓度可包括1×e14～1×e15，所述N型掺杂区的掺杂浓度可包括如5×e11～5×e13，所述N型掺杂区的深度等可根据需要进行调整，如所述N型掺杂区的深度与所述P型衬底210的深度比值可包括1/4～1/1，如1/3、1/2等任何范围内的点值，以进一步的扩大应用范围，此处不作过分限制。
作为示例，所述中心区域A的横截面积与所述边缘区域B的横截面积比值包括1/9～3/2。例如，所述中心区域A的横截面积与所述边缘区域B的横截面积比值可以是1/6、1/3、1/1、3/2等任何范围内的值。
具体的，参阅图3，图3是本实施例提供的所述静电放电保护结构200的俯视图。所述中心区域A的横截面积可以根据需要进行设置，以进一步的缩小所述中心区域A及边缘区域B的衬底电阻差。这里，所述中心区域A的横截面积可以是等于图3所示出的俯视图中的所述中心区域A所呈现出的面的面积，所述边缘区域B的横截面积指图3所示出的俯视图中不包括所述中心区域A所呈现出的环形面的面积。在相同有效面积的情况下，为降低成本，所述中心区域A的横截面积越小越好，所述中心区域A的横截面积与所述边缘区域B的横截面积的比值可包括如1/6、1/3、1/1、3/2等任何范围内的点值，此处不作过分限制。
作为示例，所述静电放电保护结构200还包括N型保护环240，所述N型保护环240环绕所述边缘区域B，并位于所述P型衬底接触部230外围，通过所述N型保护环240防止所述NMOS晶体管220的闩锁效应。
作为示例，所述NMOS晶体管220包括栅极接地NMOS晶体管(GGNMOS)及栅极耦合NMOS晶体管(GCNMOS)中的至少一种。
具体的，参阅图2及图4，本实施例中，采用所述GGNMOS，但并非局限于此。其中，所述GGNMOS的漏端(D)接至PAD，栅端(G)、源端(S)及P型衬底210接至地，ESD保护利用其寄生的NPN三极管形成一个低阻抗的放电通路，以此来保护IC的内部电路。所述GCNMOS结构则利用电容和小电阻将静电荷快速耦合到NMOS晶体管的栅端，迅速开启NMOS晶体管进行电荷泻放，此处不作详细介绍。本实施例中所述NMOS晶体管220包括栅极及位于所述栅极两侧的源极、漏极。本实施例中，至少有两个所述NMOS晶体管220共用所述源极，至少有两个所述NMOS晶体管220共用所述漏极，以节省布局空间。通过多指交叉并联结构可实现足够大的衬底电流，其中，多个所述NMOS晶体管220的所述源极可相连并呈插指状，多个所述NMOS晶体管220的所述漏极可相连并呈插指状，所述源极和所述漏极的插指相互隔离交叉设置，所述栅极则位于所述源极和所述漏极的插指之间。
参阅图5，本实施例中还提供一种静电放电保护结构的制作方法，该方法可用以制备所述静电放电保护结构200，但所述静电放电保护结构200的制备方法并非仅局限于此，以下以制备所述静电放电保护结构200作为示例，具体包括以下步骤：
S101、提供P型衬底210，在所述P型衬底210中定义中心区域A与边缘区域B，其中，所述边缘区域B环绕所述中心区域A；
S102、于所述中心区域A形成P型阱250，且所述P型阱250的掺杂浓度大于所述P型衬底210；
S103、形成多个并联连接的NMOS晶体管220以及P型衬底接触部230，其中，所述NMOS晶体管220包括形成于所述P型阱250上的第一NMOS晶体管221，以及形成于所述P型衬底210上的第二NMOS晶体管222；所述P型衬底接触部230环绕所述边缘区域B。
具体的，通过所述P型阱250可降低所述中心区域A中的所述第一NMOS晶体管221的衬底电阻，使得所述中心区域A的所述第一NMOS晶体管221及边缘区域B中的所述第二NMOS晶体管222具有相差不大的衬底电阻，以提高所述中心区域A的所述第一NMOS晶体管221的导通电压，以有效缓解所述中心区域A的所述第一NMOS晶体管221过早的导通，以降低静电放电保护失效的概率，以提高所述静电放电保护结构200的可靠性。
作为示例，所述P型衬底接触部230的掺杂浓度大于所述P型阱250，且形成所述P型衬底接触部230的步骤在形成所述NMOS晶体管220的栅极之后及形成所述NMOS晶体管220的源漏极之前，即形成所述NMOS晶体管220以及P型衬底接触部230，包括：
形成所述NMOS晶体管220的栅极；
形成所述P型衬底接触部230；
形成所述NMOS晶体管220的源漏极。
具体的，本实施例中，采用栅极优先的制备工艺，以制备高质量、高集成的所述NMOS晶体管220，但并非局限于此，也可根据需要采用栅极最后的工艺进行制备，此处不作过分限制。其中，所述P型衬底接触部230的掺杂浓度大于所述P型阱250，即所述P型衬底接触部230采用重掺杂，以便于后续形成欧姆接触。
作为示例，还包括形成N型保护环240的步骤，所述N型保护环240环绕所述边缘区域B，并位于所述P型衬底接触部230外围，且在形成所述NMOS晶体管220的源漏极时形成所述N型保护环240。
具体的，本实施例中，优选所述N型保护环240的掺杂浓度采用与所述NMOS晶体管220的源漏极的掺杂浓度相同，且在形成所述MOS晶体管220的源漏极时，同时形成所述N型保护环240，从而可减少工艺步骤，但并非局限于此，具体可根据需要进行设定。通过所述N型保护环240可有效防止所述NMOS晶体管220的闩锁效应。
作为示例，所述P型阱250的深度与所述P型衬底210的深度比值包括1/4～1/1，如1/3、1/2等任何范围内的点值。
具体的，所述P型阱250可采用B掺杂，但并非局限于此，通过掺杂可使得所述P型阱250的掺杂浓度大于所述P型衬底210，从而可使得所述中心区域A处的所述第一NMOS晶体管221的衬底电阻降低，从而可使得所述第一NMOS晶体管221及第二NMOS晶体管222具有相差不大的衬底电阻。其中，所述P型阱250的深度与所述P型衬底210的深度比值可包括如1/3、1/2等任何范围内的点值，具体可根据需要进行选择。
作为示例，还包括形成高压P型阱(HVPW)的步骤，且在形成所述HVPW的同时形成所述P型阱250。
具体的，本领域技术人员所熟知，所述P型衬底210中还包括其他MOS晶体管，从而在制备所述HVPW时，为减少工艺，降低成本，从而优选在形成所述HVPW的同时，形成所述P型阱250，但所述P型阱250的制备并非局限于此。
作为示例，所述中心区域A的横截面积与所述边缘区域B的横截面积的比值包括1/9～3/2，例如，所述中心区域A的横截面积与所述边缘区域B的横截面积比值可以是1/6、1/3、1/1、3/2等任何范围内的值。
具体的，参阅图3，图3是本实施例提供的所述静电放电保护结构200的俯视图。所述中心区域A的横截面积可以根据需要进行设置，以进一步的缩小所述中心区域A及边缘区域B的衬底电阻差。这里，所述中心区域A的横截面积可以是等于图3所示出的俯视图中的所述中心区域A所呈现出的面的面积，所述边缘区域B的横截面积指图3所示出的俯视图中不包括所述中心区域A所呈现出的环形面的面积。在相同有效面积的情况下，为降低成本，所述中心区域A的横截面积越小越好，所述中心区域A的横截面积与所述边缘区域B的横截面积的比值可包括如1/6、1/3、1/1、3/2等任何范围内的点值，此处不作过分限制。
作为示例，还包括在所述边缘区域B进行N型掺杂的步骤，以形成N型掺杂区，且所述N型掺杂区的掺杂浓度小于所述第二NMOS晶体管222中的源漏极掺杂浓度，以通过所述N型掺杂区的掺杂，提高所述边缘区域B中的所述第二NMOS晶体管222的衬底阻值，以进一步的减小所述中心区域A与所述边缘区域B的衬底电阻差，其中，所述第二NMOS晶体管222的掺杂浓度可包括1×e14～1×e15，所述N型掺杂区的掺杂浓度可包括如5×e11～5×e13，所述N型掺杂区的深度等可根据需要进行调整，如所述N型掺杂区的深度与所述P型衬底210的深度比值可包括1/4～1/1，如1/3、1/2等任何范围内的点值，以进一步的扩大应用范围，此处不作过分限制。其中，形成所述N型掺杂区的步骤，可在形成所述P型阱250的前一步骤或后一步骤形成，也可在形成所述NMOS晶体管220的源漏极的前一步骤形成，具体可根据需要进行选择，此处不做过分限制。
作为示例，所述静电放电保护结构200还包括N型保护环240，所述N型保护环240环绕所述边缘区域B，并位于所述P型衬底接触部230外围，以通过所述N型保护环240防止所述NMOS晶体管220的闩锁效应。
作为示例，所述NMOS晶体管220包括栅极接地NMOS晶体管(GGNMOS)及栅极耦合NMOS晶体管(GCNMOS)中的至少一种。
具体的，参阅图2及图4，本实施例中，采用所述GGNMOS，但并非局限于此。本实施例中所述GGNMOS的漏极(D)接至PAD，栅极(G)、源极(S)及衬底接至地，ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的内部电路。所述GCNMOS结构中利用电容和小电阻将静电荷快速耦合到NMOS晶体管的栅端，迅速开启NMOS晶体管进行电荷泻放。本实施例中所述NMOS晶体管220包括栅极及位于所述栅极两侧的源极、漏极。本实施例中，至少有两个所述NMOS晶体管220共用所述源极，至少有两个所述NMOS晶体管220共用所述漏极，以节省布局空间。通过多指交叉并联结构可实现足够大的衬底电流，其中，多个所述NMOS晶体管220的所述源极可相连并呈插指状，多个所述NMOS晶体管220的所述漏极可相连并呈插指状，所述源极和所述漏极的插指相互隔离交叉设置，所述栅极则位于所述源极和所述漏极的插指之间。
本发明实施例中，于中心区域形成第一导电类型阱包括：形成高压第一导电类型阱，并形成第一导电类型阱。例如，第一导电类型阱为p型阱。形成p型阱可以与HVPWimplant在一个步骤中实现，无需增加多余的mask，工艺简单可行。
参阅图6，显示为所述静电放电结构100与200的TCAD仿真结果对比图，通过实验验证，形成包括所述P型阱250的所述中心区域A后，可使所述中心区域A中的所述第一NMOS晶体管221的导通电压升高近5V。因此，通过引入所述P型阱250的方法，可以有效减少所述中心区域A中的所述第一NMOS晶体管221过早导通的情况，从而可实现所述静电放电保护结构200中所有所述NMOS晶体管220均匀导通放电，减少静电放电保护结构的失效的情况，从而提高静电放电保护结构的可靠性。
综上所述，本发明的静电放电保护结构及其制作方法，静电放电保护结构包括中心区域及环绕所述中心区域的边缘区域，其中，中心区域包括掺杂浓度较大的阱，从而可降低中心区域的MOS晶体管的衬底电阻，以减小中心区域的MOS晶体管及边缘区域的MOS晶体管的衬底电阻差，以提高中心区域的MOS晶体管的导通电压，有效缓解中心区域MOS晶体管过早的导通，降低静电放电保护结构失效的概率，以提高静电放电保护结构的可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种静电放电保护结构，其特征在于，包括：
第一导电类型衬底，所述第一导电类型衬底包括中心区域和环绕所述中心区域的边缘区域；
第一导电类型阱，所述第一导电类型阱嵌设于所述中心区域，且所述第一导电类型阱的掺杂浓度大于所述第一导电类型衬底；
多个并联连接的MOS晶体管，所述MOS晶体管包括位于所述第一导电类型阱上的第一MOS晶体管，以及位于所述边缘区域的第二MOS晶体管；
第一导电类型衬底接触部，所述第一导电类型衬底接触部环绕所述边缘区域。
2.根据权利要求1所述的静电放电保护结构，其特征在于：所述中心区域的横截面积与所述边缘区域的横截面积的比值包括1/9～3/2。
3.根据权利要求1所述的静电放电保护结构，其特征在于：所述静电放电保护结构还包括第二导电类型保护环，所述第二导电类型保护环环绕所述边缘区域，并位于所述第一导电类型衬底接触部外围。
4.根据权利要求1所述的静电放电保护结构，其特征在于：所述MOS晶体管包括栅极接地MOS晶体管及栅极耦合MOS晶体管中的至少一种。
5.根据权利要求1所述的静电放电保护结构，其特征在于：所述边缘区域还嵌设有第二导电类型掺杂区，且所述第二导电类型掺杂区的掺杂浓度小于所述MOS晶体管中的源漏极掺杂浓度。
6.根据权利要求1～5中任一所述的静电放电保护结构，其特征在于：所述第一导电类型包括N型或P型。
7.一种静电放电保护结构的制作方法，其特征在于，包括以下步骤：
提供第一导电类型衬底，所述第一导电类型衬底包括中心区域和环绕所述中心区域的边缘区域；
于所述中心区域形成第一导电类型阱，且所述第一导电类型阱的掺杂浓度大于所述第一导电类型衬底；
形成多个并联连接的MOS晶体管以及第一导电类型衬底接触部，其中，所述MOS晶体管包括形成于所述第一导电类型阱上的第一MOS晶体管，以及形成于所述第一导电类型衬底上的第二MOS晶体管；所述第一导电类型衬底接触部环绕所述边缘区域。
8.根据权利要求7所述的静电放电保护结构的制作方法，其特征在于，所述第一导电类型衬底接触部的掺杂浓度大于所述第一导电类型阱，且形成所述MOS晶体管以及第一导电类型衬底接触部，包括：
形成所述MOS晶体管的栅极；
形成所述第一导电类型衬底接触部；
形成所述MOS晶体管的源漏极。
9.根据权利要求7所述的静电放电保护结构的制作方法，其特征在于，还包括：形成第二导电类型保护环的步骤，所述第二导电类型保护环环绕所述边缘区域，并位于所述第一导电类型衬底接触部外围，且在形成所述MOS晶体管的源漏极时形成所述第二导电类型保护环。
10.根据权利要求7所述的静电放电保护结构的制作方法，其特征在于：所述中心区域的横截面积与所述边缘区域的横截面积的比值包括1/9～3/2。
11.根据权利要求7所述的静电放电保护结构的制作方法，其特征在于，还包括：在所述边缘区域进行第二导电类型掺杂的步骤，且所述第二导电类型掺杂区的掺杂浓度小于所述MOS晶体管中的源漏极掺杂浓度。
12.根据权利要求7所述的静电放电保护结构的制作方法，其特征在于，所述于所述中心区域形成第一导电类型阱包括：形成高压第一导电类型阱，并形成所述第一导电类型阱。
13.根据权利要求7～12中任一所述的静电放电保护结构的制作方法，其特征在于：所述第一导电类型包括N型或P型；所述MOS晶体管包括栅极接地MOS晶体管及栅极耦合MOS晶体管中的至少一种。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW442941B (en) * 2000-04-24 2001-06-23 Taiwan Semiconductor Mfg Transistor structure with electrostatic discharge protection ion implantation and the fabricating method of the same
US20050017306A1 (en) * 2003-07-22 2005-01-27 Nec Electronics Corporation Semiconductor integrated circuit
KR20050104255A (ko) * 2004-04-28 2005-11-02 매그나칩 반도체 유한회사 정전 방전 보호 장치용 반도체 제어 정류기
CN1841744A (zh) * 2005-03-31 2006-10-04 株式会社理光 具有稳定静电放电保护能力的半导体器件
CN104103635A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
US20150187749A1 (en) * 2013-12-30 2015-07-02 Semiconductor Manufacturing International (Shanghai) Corporation Silicon-controlled rectifier electrostatic discharge protection device and method for forming the same
CN105428354A (zh) * 2015-12-17 2016-03-23 江南大学 一种具有内嵌叉指nmos双向scr结构的esd保护器件
US20170287899A1 (en) * 2016-03-30 2017-10-05 Macronix International Co., Ltd. Electrostatic discharge protection apparatus and applications thereof
CN107731813A (zh) * 2017-11-07 2018-02-23 福建晋润半导体技术有限公司 一种esd保护电路及其制造方法
US20180323183A1 (en) * 2017-05-02 2018-11-08 Macronix International Co., Ltd. Electrostatic Discharge Protection Device
CN109411467A (zh) * 2018-08-28 2019-03-01 北京中电华大电子设计有限责任公司 一种降低esd保护器件触发电压的方法
CN110071104A (zh) * 2019-04-15 2019-07-30 长江存储科技有限责任公司 一种静电放电保护结构及其制作方法
CN110620109A (zh) * 2018-06-20 2019-12-27 台湾类比科技股份有限公司 高静电放电耐受力的静电保护元件布局结构

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW442941B (en) * 2000-04-24 2001-06-23 Taiwan Semiconductor Mfg Transistor structure with electrostatic discharge protection ion implantation and the fabricating method of the same
US20050017306A1 (en) * 2003-07-22 2005-01-27 Nec Electronics Corporation Semiconductor integrated circuit
KR20050104255A (ko) * 2004-04-28 2005-11-02 매그나칩 반도체 유한회사 정전 방전 보호 장치용 반도체 제어 정류기
CN1841744A (zh) * 2005-03-31 2006-10-04 株式会社理光 具有稳定静电放电保护能力的半导体器件
CN104103635A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
US20150187749A1 (en) * 2013-12-30 2015-07-02 Semiconductor Manufacturing International (Shanghai) Corporation Silicon-controlled rectifier electrostatic discharge protection device and method for forming the same
CN105428354A (zh) * 2015-12-17 2016-03-23 江南大学 一种具有内嵌叉指nmos双向scr结构的esd保护器件
WO2017101228A1 (zh) * 2015-12-17 2017-06-22 江南大学 一种具有内嵌叉指 nmos 双向 scr 结构的 esd 保护器件
US20170287899A1 (en) * 2016-03-30 2017-10-05 Macronix International Co., Ltd. Electrostatic discharge protection apparatus and applications thereof
US20180323183A1 (en) * 2017-05-02 2018-11-08 Macronix International Co., Ltd. Electrostatic Discharge Protection Device
CN107731813A (zh) * 2017-11-07 2018-02-23 福建晋润半导体技术有限公司 一种esd保护电路及其制造方法
CN110620109A (zh) * 2018-06-20 2019-12-27 台湾类比科技股份有限公司 高静电放电耐受力的静电保护元件布局结构
CN109411467A (zh) * 2018-08-28 2019-03-01 北京中电华大电子设计有限责任公司 一种降低esd保护器件触发电压的方法
CN110071104A (zh) * 2019-04-15 2019-07-30 长江存储科技有限责任公司 一种静电放电保护结构及其制作方法

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