JP2003218230A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003218230A JP2003218230A JP2002014272A JP2002014272A JP2003218230A JP 2003218230 A JP2003218230 A JP 2003218230A JP 2002014272 A JP2002014272 A JP 2002014272A JP 2002014272 A JP2002014272 A JP 2002014272A JP 2003218230 A JP2003218230 A JP 2003218230A
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Abstract
(57)【要約】
【課題】 動作電圧の異なる複数の回路を、一つの半導
体基板上に形成することによりプリント基板上の占有面
積を小さくする。 【解決手段】 一つのＰ型半導体基板１上に、第１と第
２のＮ型ウエル７Ａ，７Ｂが形成され、第１のＮ型ウエ
ル７Ａに高耐圧のＣＭＯＳを構成するＰＭＯＳトランジ
スタが形成され、第２のＮ型ウエル７Ｂに抵抗とキャパ
シタの各構成要素を形成する多結晶シリコン層１９を備
えたアナログ回路部が形成された半導体装置。その製造
に際しては、一つのＰ型半導体基板１上に、第１と第２
のＮ型ウエル７Ａ，７Ｂを１つのプロセスで同時に形成
し、第１のＮ型ウエル７Ａに高耐圧のＣＭＯＳを構成す
るＰＭＯＳトランジスタおよび第２のＮ型ウエル７Ｂに
抵抗とキャパシタからなる高抵抗多結晶シリコン層１９
を有するアナログ回路部をそれぞれ共通化したプロセス
で同時並行的に形成する。
体基板上に形成することによりプリント基板上の占有面
積を小さくする。 【解決手段】 一つのＰ型半導体基板１上に、第１と第
２のＮ型ウエル７Ａ，７Ｂが形成され、第１のＮ型ウエ
ル７Ａに高耐圧のＣＭＯＳを構成するＰＭＯＳトランジ
スタが形成され、第２のＮ型ウエル７Ｂに抵抗とキャパ
シタの各構成要素を形成する多結晶シリコン層１９を備
えたアナログ回路部が形成された半導体装置。その製造
に際しては、一つのＰ型半導体基板１上に、第１と第２
のＮ型ウエル７Ａ，７Ｂを１つのプロセスで同時に形成
し、第１のＮ型ウエル７Ａに高耐圧のＣＭＯＳを構成す
るＰＭＯＳトランジスタおよび第２のＮ型ウエル７Ｂに
抵抗とキャパシタからなる高抵抗多結晶シリコン層１９
を有するアナログ回路部をそれぞれ共通化したプロセス
で同時並行的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧のトランジ
スタ回路と低圧のアナログ回路とを一つの半導体基板上
に形成する半導体装置及びその製造方法に関する。
スタ回路と低圧のアナログ回路とを一つの半導体基板上
に形成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】例えば、ＣＣＤ（電荷結合素子）を撮像
素子として用いた撮像デバイスにおいては、ＣＣＤの動
作電圧を得るために使用されるＬｏｃｏｓ（局所酸化）
オフセットドレイン構造のＣＭＯＳ（相補性金属酸化膜
半導体（Complementary MetalOxide Semiconductor））
回路から成る電源電圧回路と、ＣＣＤからの信号変換処
理等を行う２００〜３００Ω以上の高抵抗とキャパシタ
の２種類の素子を形成した多結晶シリコンを有するアナ
ログ回路が用いられる。前者のＣＣＤを動作させる電源
電圧回路は、例えば３〜４Ｖの電圧を２０〜３０Ｖの高
電圧に昇圧する。後者のアナログ回路は、通常３〜４Ｖ
の低電圧で駆動されるトランジスタと抵抗とキャパシタ
からなる。
素子として用いた撮像デバイスにおいては、ＣＣＤの動
作電圧を得るために使用されるＬｏｃｏｓ（局所酸化）
オフセットドレイン構造のＣＭＯＳ（相補性金属酸化膜
半導体（Complementary MetalOxide Semiconductor））
回路から成る電源電圧回路と、ＣＣＤからの信号変換処
理等を行う２００〜３００Ω以上の高抵抗とキャパシタ
の２種類の素子を形成した多結晶シリコンを有するアナ
ログ回路が用いられる。前者のＣＣＤを動作させる電源
電圧回路は、例えば３〜４Ｖの電圧を２０〜３０Ｖの高
電圧に昇圧する。後者のアナログ回路は、通常３〜４Ｖ
の低電圧で駆動されるトランジスタと抵抗とキャパシタ
からなる。
【０００３】このように、ＣＭＯＳ回路とアナログ回路
とでは、耐圧が異なるため、従来は各々別の半導体基板
上に形成され、個別の半導体装置として製造されてい
る。そして、一つのプリント基板上にＣＭＯＳ回路の半
導体装置とアナログ回路の半導体装置を搭載している。
とでは、耐圧が異なるため、従来は各々別の半導体基板
上に形成され、個別の半導体装置として製造されてい
る。そして、一つのプリント基板上にＣＭＯＳ回路の半
導体装置とアナログ回路の半導体装置を搭載している。
【０００４】
【発明が解決しようとする課題】近年の半導体装置の小
型化、高密度化、省力化の要請に伴い、プリント基板へ
の実装面積を小さくすることが求められている。しかし
ながら、複数の半導体装置をプリント基板に実装するの
では、占有面積を低減することには限界があった。
型化、高密度化、省力化の要請に伴い、プリント基板へ
の実装面積を小さくすることが求められている。しかし
ながら、複数の半導体装置をプリント基板に実装するの
では、占有面積を低減することには限界があった。
【０００５】そこで本発明は、このような個別の半導体
装置を、一つの半導体基板上に形成することによりプリ
ント基板上の占有面積を小さくすることを目的とする。
装置を、一つの半導体基板上に形成することによりプリ
ント基板上の占有面積を小さくすることを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一つのＰ型半導体基板上に、第１と第２のＮ型ウエル
（量子井戸）領域が形成され、前記第１のＮ型ウエル領
域に高耐圧のＣＭＯＳを構成するＰＭＯＳトランジスタ
が形成され、前記第２のＮ型ウエル領域に抵抗とキャパ
シタからなるアナログ回路部が形成された構成であり、
同一半導体基板中に高耐圧ＣＭＯＳ回路とアナログ回路
とを形成することにより実装面積を低減できる。
一つのＰ型半導体基板上に、第１と第２のＮ型ウエル
（量子井戸）領域が形成され、前記第１のＮ型ウエル領
域に高耐圧のＣＭＯＳを構成するＰＭＯＳトランジスタ
が形成され、前記第２のＮ型ウエル領域に抵抗とキャパ
シタからなるアナログ回路部が形成された構成であり、
同一半導体基板中に高耐圧ＣＭＯＳ回路とアナログ回路
とを形成することにより実装面積を低減できる。
【０００７】また、本発明の半導体装置の製造方法は、
一つのＰ型半導体基板上に、第１と第２のＮ型ウエル領
域を１つのプロセスで同時に形成する工程と、前記第１
のＮ型ウエル領域に高耐圧のＣＭＯＳを構成するＰＭＯ
Ｓトランジスタ及び前記第２のＮ型ウエル領域に抵抗と
キャパシタの各構成要素を形成する多結晶シリコン層を
備えたアナログ回路部をそれぞれ共通のプロセスで形成
する工程とを有するので、プロセスフローが短縮され
る。
一つのＰ型半導体基板上に、第１と第２のＮ型ウエル領
域を１つのプロセスで同時に形成する工程と、前記第１
のＮ型ウエル領域に高耐圧のＣＭＯＳを構成するＰＭＯ
Ｓトランジスタ及び前記第２のＮ型ウエル領域に抵抗と
キャパシタの各構成要素を形成する多結晶シリコン層を
備えたアナログ回路部をそれぞれ共通のプロセスで形成
する工程とを有するので、プロセスフローが短縮され
る。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、製造工程を示す図１〜図２４を参照しながら説明す
る。
て、製造工程を示す図１〜図２４を参照しながら説明す
る。
【０００９】第１工程
図１に示すように、半導体基板１上に酸化層２とシリコ
ン窒化層を成膜後、フィールド酸化層１５（図６参照）
を形成する領域をマスク体で覆い、エッチングにより、
フィールド酸化層１５を形成しない領域にシリコン窒化
層３を形成し、さらに、Ｐウエル５を形成する領域以外
をマスク体４で覆い、イオン注入による不純物ドーピン
グを行い、高耐圧ＭＯＳトランジスタのＰウエル５を形
成する。
ン窒化層を成膜後、フィールド酸化層１５（図６参照）
を形成する領域をマスク体で覆い、エッチングにより、
フィールド酸化層１５を形成しない領域にシリコン窒化
層３を形成し、さらに、Ｐウエル５を形成する領域以外
をマスク体４で覆い、イオン注入による不純物ドーピン
グを行い、高耐圧ＭＯＳトランジスタのＰウエル５を形
成する。
【００１０】第２工程
図２に示すように、Ｎウエル７Ａ，７Ｂを形成する領域
以外をマスク体６で覆い、イオン注入による不純物ドー
ピングを行い、高耐圧ＭＯＳトランジスタのＮウエル７
Ａ，７Ｂを形成する。
以外をマスク体６で覆い、イオン注入による不純物ドー
ピングを行い、高耐圧ＭＯＳトランジスタのＮウエル７
Ａ，７Ｂを形成する。
【００１１】第３工程
図３に示すように、Ｎ型Ｌｏｃｏｓオフセットドレイン
９とＮ型Ｌｏｃｏｓオフセット拡散層１０を形成する領
域以外をマスク体８で覆い、イオン注入による不純物ド
ーピングを行い、高耐圧ＭＯＳトランジスタのＰウエル
５中に高耐圧ＮＭＯＳのＮ型Ｌｏｃｏｓオフセットドレ
イン９を形成するとともに、高耐圧ＭＯＳトランジスタ
のＮウエル７Ａ中にチャネルストッパとしてのＮ型Ｌｏ
ｃｏｓオフセット拡散層１０を形成する。
９とＮ型Ｌｏｃｏｓオフセット拡散層１０を形成する領
域以外をマスク体８で覆い、イオン注入による不純物ド
ーピングを行い、高耐圧ＭＯＳトランジスタのＰウエル
５中に高耐圧ＮＭＯＳのＮ型Ｌｏｃｏｓオフセットドレ
イン９を形成するとともに、高耐圧ＭＯＳトランジスタ
のＮウエル７Ａ中にチャネルストッパとしてのＮ型Ｌｏ
ｃｏｓオフセット拡散層１０を形成する。
【００１２】第４工程
図４に示すように、Ｐ型Ｌｏｃｏｓオフセットドレイン
１２とＰ型Ｌｏｃｏｓオフセット拡散層１３を形成する
領域以外をマスク体１１で覆い、イオン注入による不純
物ドーピングを行い、高耐圧ＭＯＳトランジスタのＮウ
エル７Ａ中に高耐圧ＰＭＯＳのＰ型Ｌｏｃｏｓオフセッ
トドレイン１２を形成するとともに、高耐圧ＭＯＳトラ
ンジスタのＰウエル５中にチャネルストッパとしてのＰ
型Ｌｏｃｏｓオフセット拡散層１３を形成する。
１２とＰ型Ｌｏｃｏｓオフセット拡散層１３を形成する
領域以外をマスク体１１で覆い、イオン注入による不純
物ドーピングを行い、高耐圧ＭＯＳトランジスタのＮウ
エル７Ａ中に高耐圧ＰＭＯＳのＰ型Ｌｏｃｏｓオフセッ
トドレイン１２を形成するとともに、高耐圧ＭＯＳトラ
ンジスタのＰウエル５中にチャネルストッパとしてのＰ
型Ｌｏｃｏｓオフセット拡散層１３を形成する。
【００１３】第５工程
図５に示すように、半導体基板１表面の酸化層２上に更
に酸化層を形成して酸化層１４となした後、高温、長時
間の熱処理により、高耐圧ＭＯＳトランジスタのＰウエ
ル５及びＮウエル７Ａ，７Ｂ中の不純物を半導体基板１
中に十分に拡散させる。
に酸化層を形成して酸化層１４となした後、高温、長時
間の熱処理により、高耐圧ＭＯＳトランジスタのＰウエ
ル５及びＮウエル７Ａ，７Ｂ中の不純物を半導体基板１
中に十分に拡散させる。
【００１４】第６工程
図６に示すように、シリコン窒化層３が形成されていな
い領域に対する酸化工程によりフィールド酸化層１５を
形成した後、半導体基板１上に形成された酸化層１４及
びフィールド酸化層１５上の、拡散層１７を形成する領
域以外をマスク体１６で覆い、イオン注入により所望の
容量が得られる量の不純物をドーピングして、ＭＯＳキ
ャパシタの拡散層１７を形成する。また、酸化工程によ
り拡散層１７の表面に第１のゲート酸化層１８が形成さ
れる。
い領域に対する酸化工程によりフィールド酸化層１５を
形成した後、半導体基板１上に形成された酸化層１４及
びフィールド酸化層１５上の、拡散層１７を形成する領
域以外をマスク体１６で覆い、イオン注入により所望の
容量が得られる量の不純物をドーピングして、ＭＯＳキ
ャパシタの拡散層１７を形成する。また、酸化工程によ
り拡散層１７の表面に第１のゲート酸化層１８が形成さ
れる。
【００１５】第７工程
図７に示すように、半導体基板１上に第１の多結晶シリ
コン１９を堆積させた後、第１の多結晶シリコン１９全
体に、イオン注入により、所望の高抵抗値（２００〜３
００Ω以上）が得られる量の不純物をドーピングする。
コン１９を堆積させた後、第１の多結晶シリコン１９全
体に、イオン注入により、所望の高抵抗値（２００〜３
００Ω以上）が得られる量の不純物をドーピングする。
【００１６】第８工程
図８に示すように、高抵抗を保つ領域をマスク体２０ａ
で覆い、その後、イオン注入により、マスク体２０ａ以
外の領域に、低抵抗（数Ω〜数十Ω）として所望の抵抗
値が得られる量の不純物をドーピングする。
で覆い、その後、イオン注入により、マスク体２０ａ以
外の領域に、低抵抗（数Ω〜数十Ω）として所望の抵抗
値が得られる量の不純物をドーピングする。
【００１７】第９工程
図９に示すように、第１の多結晶シリコン１９をエッチ
ングする領域以外をマスク体２０ｂで覆い、第１の多結
晶シリコン１９をエッチングし、ＭＯＳキャパシタの上
部電極となる領域とそれ以外の領域を分離する。
ングする領域以外をマスク体２０ｂで覆い、第１の多結
晶シリコン１９をエッチングし、ＭＯＳキャパシタの上
部電極となる領域とそれ以外の領域を分離する。
【００１８】第１０工程
図１０に示すように、層間絶縁層２１を形成する。
【００１９】第１１工程
図１１に示すように、ＭＩＳ（金属−絶縁体−半導体）
キャパシタ及び高抵抗層の層間絶縁層となる領域をマス
ク体２２で覆い、層間絶縁層２１をエッチングし、更に
半導体基板１上に露出した第１のゲート酸化層１８をエ
ッチングする。
キャパシタ及び高抵抗層の層間絶縁層となる領域をマス
ク体２２で覆い、層間絶縁層２１をエッチングし、更に
半導体基板１上に露出した第１のゲート酸化層１８をエ
ッチングする。
【００２０】第１２工程
図１２に示すように、半導体基板１上に第２のゲート酸
化層２３を形成する。
化層２３を形成する。
【００２１】第１３工程
図１３に示すように、半導体基板１上の高耐圧ＣＭＯＳ
回路とＮ領域をマスク体２４で覆い、イオン注入による
不純物ドーピングを行い、Ｎウエル７Ｂ中に通常耐圧Ｍ
ＯＳトランジスタのＰウエル２５を形成する。
回路とＮ領域をマスク体２４で覆い、イオン注入による
不純物ドーピングを行い、Ｎウエル７Ｂ中に通常耐圧Ｍ
ＯＳトランジスタのＰウエル２５を形成する。
【００２２】第１４工程
図１４に示すように、通常耐圧ＭＯＳトランジスタのＮ
ウエル２７を形成する領域以外をマスク体２６で覆い、
イオン注入による不純物ドーピングを行い、高耐圧トラ
ンジスタのＮウエル７Ｂ中に形成された通常耐圧ＭＯＳ
トランジスタのＰウエル２５中に通常耐圧ＭＯＳトラン
ジスタのＮウエル２７を形成する。
ウエル２７を形成する領域以外をマスク体２６で覆い、
イオン注入による不純物ドーピングを行い、高耐圧トラ
ンジスタのＮウエル７Ｂ中に形成された通常耐圧ＭＯＳ
トランジスタのＰウエル２５中に通常耐圧ＭＯＳトラン
ジスタのＮウエル２７を形成する。
【００２３】第１５工程
図１５に示すように、高耐圧ＣＭＯＳトランジスタ領域
をマスク体２８で覆い、通常耐圧ＭＯＳトランジスタ領
域の第２のゲート酸化層２３をエッチングにより除去す
る。
をマスク体２８で覆い、通常耐圧ＭＯＳトランジスタ領
域の第２のゲート酸化層２３をエッチングにより除去す
る。
【００２４】第１６工程
図１６に示すように、半導体基板１上に第３のゲート酸
化層２９を形成後、第２の多結晶シリコン３０及び金属
シリサイド３１を堆積させる。
化層２９を形成後、第２の多結晶シリコン３０及び金属
シリサイド３１を堆積させる。
【００２５】第１７工程
図１７に示すように、高耐圧ＣＭＯＳトランジスタ及び
通常耐圧ＭＯＳトランジスタのゲート電極層並びにＭＩ
Ｓキャパシタの上部電極層となる領域をマスク体３２で
覆い、金属シリサイド３１及び第２の多結晶シリコン３
０をエッチングにより除去する。
通常耐圧ＭＯＳトランジスタのゲート電極層並びにＭＩ
Ｓキャパシタの上部電極層となる領域をマスク体３２で
覆い、金属シリサイド３１及び第２の多結晶シリコン３
０をエッチングにより除去する。
【００２６】第１８工程
図１８に示すように、通常耐圧ＭＯＳトランジスタ領減
をマスク体３３で覆い、高耐圧ＭＯＳトランジスタのゲ
ート電極層直下以外の高耐圧ＭＯＳトランジスタ領域の
第２のゲート酸化層２３をエッチングにより除去する。
をマスク体３３で覆い、高耐圧ＭＯＳトランジスタのゲ
ート電極層直下以外の高耐圧ＭＯＳトランジスタ領域の
第２のゲート酸化層２３をエッチングにより除去する。
【００２７】第１９工程
図１９に示すように、Ｎ型ＬＤＤ（Lightly Doped Drai
n）拡散層３５を形成する領域以外をマスク体３４で覆
い、イオン注入による不純物ドーピングを行い、通常耐
圧ＭＯＳトランジスタのＮ型ＬＤＤ拡散層３５を形成す
る。
n）拡散層３５を形成する領域以外をマスク体３４で覆
い、イオン注入による不純物ドーピングを行い、通常耐
圧ＭＯＳトランジスタのＮ型ＬＤＤ拡散層３５を形成す
る。
【００２８】第２０工程
図２０に示すように、通常耐圧ＭＯＳトランジスタのＰ
型ＬＤＤ拡散層３７を形成する領域以外をマスク体３６
で覆い、イオン注入による不純物ドーピングを行い、通
常ＭＯＳトランジスタのＰ型ＬＤＤ拡散層３７を形成す
る。
型ＬＤＤ拡散層３７を形成する領域以外をマスク体３６
で覆い、イオン注入による不純物ドーピングを行い、通
常ＭＯＳトランジスタのＰ型ＬＤＤ拡散層３７を形成す
る。
【００２９】第２１工程
図２１に示すように、半導体基板１上にシリコン酸化層
を形成した後、全面的なエッチングによってゲート電極
側壁部分にサイドウォール３８を形成する。
を形成した後、全面的なエッチングによってゲート電極
側壁部分にサイドウォール３８を形成する。
【００３０】第２２工程
図２２に示すように、半導体基板１上に表面をキャッピ
ングするためのシリコン酸化層３９を形成した後、ゲー
ト電極層の金属シリサイド３１とシリコン酸化層３９の
密着性向上のための熱処理を行う。
ングするためのシリコン酸化層３９を形成した後、ゲー
ト電極層の金属シリサイド３１とシリコン酸化層３９の
密着性向上のための熱処理を行う。
【００３１】第２３工程
図２３に示すように、高耐圧ＭＯＳトランジスタ及び通
常耐圧ＭＯＳトランジスタのＮ型ソース／ドレイン拡散
層４１を形成する領域以外をマスク体４０で覆い、イオ
ン注入による不純物ドーピングを行い、高耐圧ＭＯＳト
ランジスタ及び通常耐圧ＭＯＳトランジスタのＮ型ソー
ス／ドレイン拡散層４１を形成する。
常耐圧ＭＯＳトランジスタのＮ型ソース／ドレイン拡散
層４１を形成する領域以外をマスク体４０で覆い、イオ
ン注入による不純物ドーピングを行い、高耐圧ＭＯＳト
ランジスタ及び通常耐圧ＭＯＳトランジスタのＮ型ソー
ス／ドレイン拡散層４１を形成する。
【００３２】第２４工程
図２４に示すように、高耐圧ＭＯＳトランジスタ及び通
常耐圧ＭＯＳトランジスタのＰ型ソース／ドレイン拡散
層４３を形成する領域以外をマスク体４２で覆い、イオ
ン注入による不純物ドーピングを行い、高耐圧ＭＯＳト
ランジスタ及び通常耐圧ＭＯＳトランジスタのＰ型ソー
ス／ドレイン拡散層４３を形成する。
常耐圧ＭＯＳトランジスタのＰ型ソース／ドレイン拡散
層４３を形成する領域以外をマスク体４２で覆い、イオ
ン注入による不純物ドーピングを行い、高耐圧ＭＯＳト
ランジスタ及び通常耐圧ＭＯＳトランジスタのＰ型ソー
ス／ドレイン拡散層４３を形成する。
【００３３】以上により、図２４に示すように、半導体
基板１上に、（１）高耐圧トランジスタのＰウエル５、
Ｎ型Ｌｏｃｏｓオフセットドレイン９、チャネルストッ
プとしてのＰ型Ｌｏｃｏｓオフセット拡散層１３、第２
のゲート酸化層２３、第２の多結晶シリコン３０と金属
シリサイド３１からなるゲート電極層、サイドウォール
３８、Ｎ型ソース／ドレイン拡散層４１からなる高耐圧
ＮＭＯＳトランジスタ及び、（２）高耐圧トランジスタ
のＮウエル７Ａ、Ｐ型Ｌｏｃｏｓオフセットドレイン１
２、チャネルストップとしてのＮ型Ｌｏｃｏｓオフセッ
ト拡散層１０、第２のゲート酸化層２３、第２の多結晶
シリコン３０と金属シリサイド３１からなるゲート電極
層、サイドウォール３８、Ｐ型ソース／ドレイン拡散層
４３からなる高耐圧ＰＭＯＳトランジスタが形成され、
半導体基板１上の高耐圧トランジスタのＮウエル７Ｂ中
に（３）通常耐圧ＭＯＳトランジスタのＰウエル２５、
第３のゲート酸化層２９、第２の多結晶シリコン３０と
金属シリサイド３１からなるゲート電極、Ｎ型ＬＤＤ拡
散層３５、サイドウォール３８、Ｎ型ソース／ドレイン
拡散層４１からなる通常耐圧ＮＭＯＳトランジスタ及
び、（４）通常耐圧ＭＯＳトランジスタのＮウエル２
７、第３のゲート酸化層２９、第２の多結晶シリコン３
０と金属シリサイド３１からなるゲート電極層、Ｐ型Ｌ
ＤＤ拡散層３７、サイドウォール３８、Ｐソース／ドレ
イン拡散層４３からなる通常耐圧ＰＭＯＳトランジス
タ、並びに（５）通常耐圧ＭＯＳトランジスタのＰウエ
ル２５、キャパシタの拡散層１７、第１のゲート酸化層
１８、第１の多結晶シリコン１９、層間絶縁層２１、第
２の多結晶シリコン３０、金属シリサイド３１からなる
ＭＩＳキャパシタ及び、（６）第１の多結晶シリコン１
９、層間絶縁層２１からなる高抵抗が形成される。
基板１上に、（１）高耐圧トランジスタのＰウエル５、
Ｎ型Ｌｏｃｏｓオフセットドレイン９、チャネルストッ
プとしてのＰ型Ｌｏｃｏｓオフセット拡散層１３、第２
のゲート酸化層２３、第２の多結晶シリコン３０と金属
シリサイド３１からなるゲート電極層、サイドウォール
３８、Ｎ型ソース／ドレイン拡散層４１からなる高耐圧
ＮＭＯＳトランジスタ及び、（２）高耐圧トランジスタ
のＮウエル７Ａ、Ｐ型Ｌｏｃｏｓオフセットドレイン１
２、チャネルストップとしてのＮ型Ｌｏｃｏｓオフセッ
ト拡散層１０、第２のゲート酸化層２３、第２の多結晶
シリコン３０と金属シリサイド３１からなるゲート電極
層、サイドウォール３８、Ｐ型ソース／ドレイン拡散層
４３からなる高耐圧ＰＭＯＳトランジスタが形成され、
半導体基板１上の高耐圧トランジスタのＮウエル７Ｂ中
に（３）通常耐圧ＭＯＳトランジスタのＰウエル２５、
第３のゲート酸化層２９、第２の多結晶シリコン３０と
金属シリサイド３１からなるゲート電極、Ｎ型ＬＤＤ拡
散層３５、サイドウォール３８、Ｎ型ソース／ドレイン
拡散層４１からなる通常耐圧ＮＭＯＳトランジスタ及
び、（４）通常耐圧ＭＯＳトランジスタのＮウエル２
７、第３のゲート酸化層２９、第２の多結晶シリコン３
０と金属シリサイド３１からなるゲート電極層、Ｐ型Ｌ
ＤＤ拡散層３７、サイドウォール３８、Ｐソース／ドレ
イン拡散層４３からなる通常耐圧ＰＭＯＳトランジス
タ、並びに（５）通常耐圧ＭＯＳトランジスタのＰウエ
ル２５、キャパシタの拡散層１７、第１のゲート酸化層
１８、第１の多結晶シリコン１９、層間絶縁層２１、第
２の多結晶シリコン３０、金属シリサイド３１からなる
ＭＩＳキャパシタ及び、（６）第１の多結晶シリコン１
９、層間絶縁層２１からなる高抵抗が形成される。
【００３４】
【発明の効果】上述したように、本発明によれば、次の
効果を奏する。 （１）同一半導体基板上に高耐圧ＣＭＯＳ回路とアナロ
グ回路を形成することにより、実装面積を小さくできる
と共に、両回路のプリント基板への実装工程、両回路の
接続工程がなくなり、製造コストの大幅な削減が可能と
なる。 （２）高耐圧ＣＭＯＳ回路とアナログ回路を同一半導体
基板上に共通のプロセスで並行的に形成することによ
り、拡散層形成フロー及び電極形成フローの共有化を図
ることができ、プロセスフローを短縮することができ
る。
効果を奏する。 （１）同一半導体基板上に高耐圧ＣＭＯＳ回路とアナロ
グ回路を形成することにより、実装面積を小さくできる
と共に、両回路のプリント基板への実装工程、両回路の
接続工程がなくなり、製造コストの大幅な削減が可能と
なる。 （２）高耐圧ＣＭＯＳ回路とアナログ回路を同一半導体
基板上に共通のプロセスで並行的に形成することによ
り、拡散層形成フロー及び電極形成フローの共有化を図
ることができ、プロセスフローを短縮することができ
る。
【図１】 本発明実施形態の第１工程を示す断面図であ
る。
る。
【図２】 本発明実施形態の第２工程を示す断面図であ
る。
る。
【図３】 本発明実施形態の第３工程を示す断面図であ
る。
る。
【図４】 本発明実施形態の第４工程を示す断面図であ
る。
る。
【図５】 本発明実施形態の第５工程を示す断面図であ
る。
る。
【図６】 本発明実施形態の第６工程を示す断面図であ
る。
る。
【図７】 本発明実施形態の第７工程を示す断面図であ
る。
る。
【図８】 本発明実施形態の第８工程を示す断面図であ
る。
る。
【図９】 本発明実施形態の第９工程を示す断面図であ
る。
る。
【図１０】 本発明実施形態の第１０工程を示す断面図
である。
である。
【図１１】 本発明実施形態の第１１工程を示す断面図
である。
である。
【図１２】 本発明実施形態の第１２工程を示す断面図
である。
である。
【図１３】 本発明実施形態の第１３工程を示す断面図
である。
である。
【図１４】 本発明実施形態の第１４工程を示す断面図
である。
である。
【図１５】 本発明実施形態の第１５工程を示す断面図
である。
である。
【図１６】 本発明実施形態の第１６工程を示す断面図
である。
である。
【図１７】 本発明実施形態の第１７工程を示す断面図
である。
である。
【図１８】 本発明実施形態の第１８工程を示す断面図
である。
である。
【図１９】 本発明実施形態の第１９工程を示す断面図
である。
である。
【図２０】 本発明実施形態の第２０工程を示す断面図
である。
である。
【図２１】 本発明実施形態の第２１工程を示す断面図
である。
である。
【図２２】 本発明実施形態の第２２工程を示す断面図
である。
である。
【図２３】 本発明実施形態の第２３工程を示す断面図
である。
である。
【図２４】 本発明実施形態の第２４工程を示す断面図
である。
である。
１ 半導体基板
２ 酸化層
３ シリコン窒化層
４ マスク体
５ Ｐウエル
６ マスク体
７Ａ，７Ｂ Ｎウエル
８ マスク体
９ Ｎ型Ｌｏｃｏｓオフセットドレイン
１０ Ｎ型Ｌｏｃｏｓオフセット拡散層
１１ マスク体
１２ Ｐ型Ｌｏｃｏｓオフセットドレイン
１３ Ｐ型Ｌｏｃｏｓオフセット拡散層
１４ 酸化層
１５ フィールド酸化層
１６ マスク体
１７ 拡散層
１８ 第１のゲート酸化層
１９ 第１の多結晶シリコン
２０ａ，２０ｂ マスク体
２１ 層間絶縁層
２２ マスク体
２３ 第２のゲート酸化層
２４ マスク体
２５ Ｐウエル
２６ マスク体
２７ Ｎウエル
２８ マスク体
２９ 第３のゲート酸化層
３０ 第２の多結晶シリコン
３１ 金属シリサイド
３２ マスク体
３３ マスク体
３４ マスク体
３５ Ｎ型ＬＤＤ拡散層
３６ マスク体
３７ Ｐ型ＬＤＤ拡散層
３８ サイドウォール
３９ シリコン酸化層
４０ マスク体
４１ Ｎ型ソース／ドレイン拡散層
４２ マスク体
４３ Ｐ型ソース／ドレイン拡散層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
Ｆターム(参考） 5F038 AC03 AC05 AC15 AR09 AV06
CA02 EZ20
5F048 AA01 AA05 AC01 AC03 AC10
BA01 BB05 BB08 BB16 BC02
BC03 BC06 BC18 BE02 BE03
BF03 BF06 BG12 BG15 BH07
DA25
Claims (4)
- 【請求項１】 一つのＰ型半導体基板上に、第１と第２
のＮ型ウエル領域が形成され、 前記第１のＮ型ウエル領域に高耐圧のＣＭＯＳを構成す
るＰＭＯＳトランジスタが形成され、 前記第２のＮ型ウエル領域に抵抗とキャパシタの各構成
要素を形成する多結晶シリコン層を備えたアナログ回路
部が形成された半導体装置。 - 【請求項２】 一つのＰ型半導体基板上に、第１と第２
のＮ型ウエル領域を１つのプロセスで同時に形成する工
程と、 前記第１のＮ型ウエル領域に高耐圧のＣＭＯＳを構成す
るＰＭＯＳトランジスタ及び前記第２のＮ型ウエル領域
に抵抗とキャパシタの各構成要素を形成する多結晶シリ
コン層を備えたアナログ回路部をそれぞれ共通のプロセ
スで形成する工程とを有する半導体装置の製造方法。 - 【請求項３】 第１のＮ型ウエル領域に高耐圧のＣＭＯ
Ｓを構成するＰＭＯＳ回路のＰ型局所酸化工程オフセッ
トドレイン並びにＮ型局所酸化オフセット拡散層が形成
され、第２のＮ型ウエル領域にキャパシタ拡散層が形成
され、それらの上面に酸化層と局所酸化部が選択的に形
成された半導体基板に対し、多結晶ポリシリコンを積層
することにより、前記高耐圧のＣＭＯＳの電極、通常耐
圧ＣＭＯＳ回路の電極、前記キャパシタの電極、及び抵
抗を形成するようになした半導体装置の製造方法。 - 【請求項４】 請求項３に記載の製造工程に引き続き、
前記半導体基板に前記抵抗の部分を除いた状態でイオン
注入を行い、抵抗となるべき部分以外の抵抗値を所定値
まで下げるようになした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002014272A JP2003218230A (ja) | 2002-01-23 | 2002-01-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002014272A JP2003218230A (ja) | 2002-01-23 | 2002-01-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218230A true JP2003218230A (ja) | 2003-07-31 |
Family
ID=27651007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002014272A Pending JP2003218230A (ja) | 2002-01-23 | 2002-01-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227536A (ja) * | 2006-02-22 | 2007-09-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
-
2002
- 2002-01-23 JP JP2002014272A patent/JP2003218230A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227536A (ja) * | 2006-02-22 | 2007-09-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
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