JP2000340646A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ素子分離構造を有する半導体装置の
製造において、化学機械研磨処理後の残留研磨材粒子の
低減、及び平坦化研磨時の均一を図る。 【解決手段】 表面にストッパ膜４３を形成した半導体
基板４１の主面に素子分離のための溝４６を形成し、こ
の溝４６内を埋め込むように基板４１の全面上に埋め込
み絶縁膜４７を形成する工程と、埋め込み絶縁膜をスト
ッパ膜４３が露出する手前まで化学機械研磨法により平
坦化処理する工程と、埋め込み絶縁膜４７をストッパ膜
４３まで除去し平坦化を完了する工程を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ素子分離
構造を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、ＵＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、ＭＯ
Ｓトランジスタにおいてもゲート電極や素子分離領域の
微細化、及びそれらの距離の縮小化の要求が益々厳しく
なってきている。そのうち、ゲート電極の微細化につい
ては、リソグラフィ工程の露光機の性能に依るところが
大きいが、素子分離領域の微細化及びゲート電極との距
離の縮小化については、先端リソグラフィ技術の他に、
トレンチ素子分離（Shallow Trench Isolation）技術も
注目を集めている。

【０００３】ＬＳＩの素子分離は、この１０年来、熱酸
化によるＬＯＣＯＳ（Local Oxidation of Silicon）素
子分離が用いられてきた。ＬＯＣＯＳは、Ｓｉ₃ Ｎ₄ 膜
をマスクとしてシリコン基板自身を熱酸化させるため、
プロセスが簡潔で酸化膜の素子応力の問題も少なく、生
成される酸化膜質が良いという大きな利点があった。そ
のために、ＬＯＣＯＳ素子分離は、技術革新の激しいＬ
ＳＩプロセスでも改良を重ねつつ使われ続けてきたが、
０．２５μｍの世代が本格化してくると微細化の観点か
ら限界が来るといわれている。

【０００４】具体的には、熱酸化の際、横方向にも酸化
反応が広がる所謂バーズビークのため、素子分離ピッチ
はマスクのＳｉ₃ Ｎ₄ 膜の開口幅よりもバーズビークの
進入分だけ広くなってしまう。バーズビーク抑制には、
Ｓｉ₃ Ｎ₄ 膜直下のパッド酸化膜を削除する方法が効果
的だが、Ｓｉ₃ Ｎ₄ 膜によるシリコン基板への応力が結
晶欠陥を引き起こすという問題が生じる。よって、総合
的には、やはりバーズビークが致命的となってＬＯＣＯ
Ｓの微細化は非常に困難と言わざるを得ない。

【０００５】そこで、ＬＯＣＯＳに代わる素子分離技術
として注目されているのが、トレンチ素子分離である。
トレンチ素子分離では、溝をエッチングし絶縁物を埋め
込む形のために、設計寸法からの変換差が少なく、微細
化には原理的に適している。また、絶縁物を埋込んだ後
は、何らかの方法で平坦化を行うため、高精度のリソグ
ラフィに必要な平坦性に対しても有利と言える。

【０００６】図１６〜図１８は、トレンチ素子分離技術
を用いて例えばＭＯＳトランジスタを素子分離した半導
体装置の製造方法を示す。先ず、図１６Ａに示すよう
に、例えば第１導電型のシリコン半導体基板１１の主面
上に熱酸化によるシリコン酸化膜（いわゆるパッド酸化
膜）１２及びストッパ膜となる減圧ＣＶＤによるシリコ
ン窒化膜１３を被着形成する。次に、図１６Ｂに示すよ
うに、活性領域となる領域上にフォトレジスト膜（図示
せず）を形成し、例えばＫｒＦエキシマステッパーによ
りフォトレジスト膜をパターニングして、このフォトレ
ジスト膜をマスクに表面のパッド酸化膜１２及びシリコ
ン窒化膜１３と共に基板１１の主面を選択エッチングし
て活性領域１５を分離する溝１６を形成する。

【０００７】次に、図１７Ｃに示すように、溝１６を埋
め込むように基板１１の全面上に例えば高密度プラズマ
ＣＶＤ法により埋め込みシリコン酸化膜１８を堆積す
る。次に、図１７Ｄに示すように、広い活性領域１５Ａ
上に存在する埋め込みシリコン酸化膜１８Ａを一部選択
的にエッチング除去、即ち、例えばｉ線ステッパーによ
り露光し、現像してフォトレジスト膜をパターニングし
た後、ＲＩＥ（反応性イオンエッチング）法にて選択的
に除去して、他の狭い活性領域１５Ｂ上に存在する埋め
込みシリコン酸化膜１８Ｂの研磨条件と同程度となる形
状にする。

【０００８】次に、図１８Ｅに示すように、化学機械研
磨法（ＣＭＰ：chemical mechanical polishing ）によ
り、埋め込みシリコン酸化膜１８をストッパ膜であるシ
リコン窒化膜１３まで研磨して平坦化処理する。この平
坦化処理によって埋め込みシリコン酸化膜１８は、溝１
６に対応する部分にのみ残る。この溝１６と之に埋め込
まれたシリコン酸化膜１８によってトレンチ素子分離領
域６が形成される。

【０００９】次に、活性領域１５上のシリコン窒化膜１
３をホットリン酸で剥離し、さらにパッド酸化膜１２を
フッ酸で剥離した後、図示せざるも活性領域１５の表面
に新たにシリコン酸化膜を形成して活性領域１５に例え
ばチャネル形成用、あるいはウエル領域形成用等の不純
物のイオン注入を行う。

【００１０】次に、図１８Ｆに示すように、活性領域１
５の表面にゲート絶縁膜（例えばＳｉＯ₂ 膜）１９を被
着形成した後、例えば全面にＣＶＤ法によりゲート電極
材料、例えば多結晶シリコン膜を堆積し、続いてスパッ
タ法によるタングステンシリサイド膜を形成し、フォト
レジスト膜をマスクにパターニングして多結晶シリコン
膜とタングステンシリサイド膜からなるゲート電極３を
形成する。その後は、このゲート電極３をマスクに活性
領域１５に図示せざるもソース・ドレイン領域をイオン
注入で形成してＭＯＳトランジスタを形成する。溝１６
と埋め込みシリコン酸化膜１８でトレンチ素子分離領域
４が形成される。このようにして、トレンチ素子分離を
用いた半導体装置５が得られる。

【００１１】

【発明が解決しようとする課題】トレンチ素子分離は、
次世代デバイスへの適用がもはや不可欠になってきてい
る技術であるが、実用化に向けてまだ解決すべき課題か
多いと云わざるを得ない。

【００１２】図１９は、その課題の一例を示す。前述の
図１７Ｄから図１８Ｅの工程においては、埋め込みシリ
コン酸化膜１８をシリコン窒化膜１３が露出してくるま
で化学機械研磨法で平坦化処理する。しかし、このと
き、化学機械研磨の研磨量のウエーハ面内やウエーハ間
のばらつき、或は活性領域１５のパターン疎密依存性に
起因したばらつきによって、埋め込みシリコン酸化膜１
８の基板面からの凹凸量にばらつきが生じてしまう。

【００１３】図１９Ａでは、活性領域１５のパターンの
疎の領域が密の領域より埋め込みシリコン酸化膜１８の
研磨量が多い状態を示す。このように、埋め込みシリコ
ン酸化膜１８の基板面からの凹凸量にばらつきが生じる
と、図１９Ｂに示すように、例えば、埋め込みシリコン
酸化膜１８が活性領域１５の面より下がったいわゆる凹
部（窪みの部分）２１では、活性領域１５が埋め込みシ
リコン酸化膜１８より突出して一部露出し、この露出側
面にゲート電極３がかぶさる。この結果、活性領域１５
の上面での主チャネル領域Ｃ₁ の他に側面でのサブチャ
ネル領域Ｃ₂ が形成され、ＭＯＳトランジスタのチャネ
ル長を短くしていった場合、容易にオン状態になる所謂
逆狭チャネル効果が現われてしまう。

【００１４】また、埋め込みシリコン酸化膜１８が活性
領域１５の面より上方に突出している。いわゆる凸部２
２ではゲート電極３のパターニング時に、埋め込みシリ
コン酸化膜１８の突出している側壁部分にゲート電極残
り２３が生じ易くなり、隣接するゲート電極３間で短絡
不良を引き起こす。

【００１５】即ち、図２０に示すように、例えばダイナ
ミックＲＡＭを形成するような場合、ワード線となるゲ
ート電極３が各活性領域１５上を横切るように形成され
るが、このゲート電極３のパターニング時の電極残り２
３によって隣り合うゲート電極３同士が短絡してしま
う。

【００１６】また、化学機械研磨の研磨材には、シリカ
等の研磨粒子をＫＯＨ等のアルカリ溶液に分散させたも
のを用いるが、このシリカ粒子のパーティクルは疎水性
の膜やチャージアップを引き起し易い膜上に残り易い。
この場合、図１９Ａに示すように、シリコン窒化膜１３
上に研磨粒子２４が残留し易くなる。この残留粒子２４
が後工程において、加工不良や金属汚染を引き起こす可
能性がある。

【００１７】図２１は課題の他の例を示す。半導体装置
の製造時の各露光工程では、例えば図２２に示すよう
に、半導体ウエーハ２６に設けた合せマーク２８を基準
にして露光用マスク合せを行い、ステッパー２７により
順次露光が行われる。合せマーク２８は、例えばスクラ
イブライン２９上に対応した位置に形成され、１つのウ
エーハに対して例えば１つが設けられる。

【００１８】そして、この合せマーク２８は、次のよう
にして形成される。基板１１の主面に前述の図１６Ｂ工
程で素子分離のための溝１６を形成すると同時に、合せ
マーク２８を形成すべき位置にも図２１Ａに示す同様の
溝１６１を形成する。次いで、前述の図１７Ｃ工程で埋
め込みシリコン酸化膜１８を堆積した後の前述の図１７
Ｄ工程で広い活性領域１５Ａ上に存在している埋め込み
シリコン酸化膜１８Ａを、パターニングされたフォトレ
ジストをマスクにＲＩＥ（反応性イオンエッチング）で
一部除去する時に、同時に、図２１Ａに示すように、合
せマークとなるべき溝１６１上にフォトレジスト膜（図
示せず）を覆わずに溝１６１内の埋め込みシリコン酸化
膜１８を全て除去する。これにより大きな領域の溝１６
１において深さ分の段差が形成される。

【００１９】次に、図２１Ｂに示すように、埋め込みシ
リコン酸化膜１８を化学機械研磨によってシリコン窒化
膜１３が露出するまで平坦化する（図１８Ｅの工程と同
じ）。この化学機械研磨による平坦化後も、溝１６１で
は段差として残り、他の領域とはトレンチパターンの位
置認識が行えるいわゆる合せマーク２８として形成され
る。

【００２０】しかしながら、この合せマーク２８では、
その溝１６１内の埋め込みシリコン酸化膜１８が全て除
去されシリコン基板１１の面が露出される（図２１Ａ参
照）。この状態から、シリカ等の研磨粒子をアルカリ溶
液に分散させた研磨材とポリウレタン製の研磨布を用い
て化学機械研磨による平坦化処理を行うと、図２１Ｂに
示すように、シリカ等の研磨粒子２４が前述したように
疎水性の面、ここでは、溝１６１内に露出したシリコン
基板１１の面上に、残留し易くなる。この残留研磨材粒
子２４が後工程において、加工不良や金属汚染を引き起
こす可能性がある。

【００２１】従って、上述のような研磨材粒子２４の残
留を抑制するための埋め込みシリコン酸化膜１８の平坦
化処理が切望される。

【００２２】本発明は、上述の点に鑑み、埋め込み絶縁
膜の平坦化処理に於ける研磨材粒子の残留を抑制し、ト
レンチ素子分離構造を有する半導体装置を歩留りよく製
造できるようにした半導体装置の製造方法を提供するも
のである。

【００２３】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、表面にストッパ膜を形成した半導体基板
の主面に素子分離のための溝を形成した後、溝内を含む
全面に埋め込み絶縁膜を形成し、埋め込み絶縁膜をスト
ッパ膜が露出する手前まで化学機械研磨法で平坦化し、
さらに残りの埋め込み絶縁膜をストッパ膜まで除去し平
坦化を完了する工程を有する。

【００２４】この製造方法では、親水性膜である埋め込
み絶縁膜をストッパ膜が露出する手前で一旦化学機械研
磨による平坦化処理を停止した後、他の手段で除去し、
平坦化を完了するので、化学機械研磨時に用いられた研
磨材粒子の残留が低減され、残留研磨材粒子による汚染
が抑制される。またパター密度依存性に起因する過剰研
磨も抑制される。

【００２５】本発明に係る半導体装置の製造方法は、半
導体基板の主面に素子分離のための溝を形成し、溝内を
含む全面に埋め込み絶縁膜を形成した後、化学機械研磨
法による埋め込み絶縁膜の平坦化工程前、又は平坦化工
程中に局部的に露出している疎水性の面を親水性膜で被
覆する工程を有する。

【００２６】この製造方法では、化学機械研磨による埋
め込絶縁膜の平坦化工程前又は平坦化工程中に、局部的
に露出している疎水性の面を親水性膜で被覆するので、
化学機械研磨での研磨材粒子の研磨面上への残留が低減
され、残留研磨材粒子による汚染が抑制される。

【００２７】

【発明の実施の形態】本発明に係る半導体装置の製造方
法は、表面にストッパ膜を形成した半導体基板の主面に
素子分離のための溝を形成し、この溝内を埋め込むよう
に半導体基板の全面上に埋め込み絶縁膜を形成する工程
と、埋め込み絶縁膜をストッパ膜が露出する手前まで化
学機械研磨法により平坦化する工程と、埋め込み絶縁膜
をストッパ膜まで除去し平坦化を完了する工程を有す
る。

【００２８】前記埋め込み絶縁膜の除去は、ウェットエ
ッチング又はドライエッチングにより行うことができ
る。

【００２９】埋め込み絶縁膜としては、シリコン酸化膜
で形成することができ、ストッパ膜としては、シリコン
窒化膜で形成することができる。

【００３０】本発明に係る半導体装置の製造方法は、半
導体基板の主面に素子分離のための溝内を埋め込むよう
に半導体基板の全面上に埋め込み絶縁膜を形成する工程
と、化学機械研磨法による埋め込み絶縁膜の平坦化工程
前又は平坦化工程中に局部的に露出されている疎水性の
面を親水性膜で被覆する工程を有する。

【００３１】平坦化工程前に被覆する親水性膜は、酸化
性雰囲気中で酸化される膜にて形成することができる。

【００３２】平坦化工程前、又は平坦化工程中に被覆す
る親水性膜は、酸化性溶液により酸化される膜にて形成
することができる。

【００３３】埋め込み絶縁膜は、親水性膜、例えばシリ
コン酸化膜で形成することができる。

【００３４】局部的に露出されている疎水性の面として
は、例えば、合せマークを構成する溝内面に露出する半
導体基板面、或は、他部領域の面とすることができる。

【００３５】以下、図面を参照して本発明の半導体装置
の製造方法の実施の形態を示す。

【００３６】各実施の形態は、ＭＯＳトランジスタを有
する半導体集積回路（ＵＬＳＩ，ＶＬＳＩ，ＬＳＩ等）
に適用した場合であるが、本発明はこれに限らず、他の
トレンチ素子分離構造を有する半導体装置にも適用でき
るものである。

【００３７】図１〜図４は、本発明の一実施の形態を示
す。本実施の形態においては、先ず、図１Ａに示すよう
に、例えば第１導電型のシリコン半導体基板４１の主面
上に熱酸化によるシリコン酸化膜（いわゆるパッド酸化
膜）４２及びストッパ膜となるシリコン窒化膜４３を順
次積層してなる積層膜４４を形成する。パッド酸化膜４
２は薄い膜厚、例えば５ｎｍ〜２０ｎｍ程度の膜厚で形
成することができる。ストッパ膜となるシリコン窒化膜
４３は、減圧ＣＶＤ法にて所定の膜厚、例えば５０ｎｍ
〜２５０ｎｍ程度の膜厚で形成することができる。

【００３８】次に、基板全面にフォトレジスト膜を被着
し、例えばＫｒＦエキシマステッパにより選択的に露光
し、現像し、活性領域となる領域上にフォトレジスト膜
を残した後、図１Ｂに示すように、このフォトレジスト
膜をマスクに積層膜４４と共に基板４１の主面を選択エ
ッチングして活性領域４５を分離する溝（いわゆるトレ
ンチ）４６を形成する。

【００３９】次に、図３Ｃに示すように、例えば高密度
プラズマＣＶＤ法により溝４６内をうめ込むように基板
全面上に埋め込み絶縁膜となる例えばシリコン酸化膜４
７を堆積する。

【００４０】次に、図２Ｄに示すように、広い活性領域
４５Ａ上に存在する埋め込みシリコン酸化膜４７Ａ上を
含んで全面にフォトレジストを被着し、例えばｉ線ステ
ッパにより選択的に露光し、現像してパターニングし、
広い活性領域４５Ａ上の埋め込みシリコン酸化膜４７Ａ
上に開口を有するフォトレジスト膜４８を形成し、この
フォトレジスト膜４８をマスクにＲＩＥ法で埋め込みシ
リコン酸化膜４７ａの一部を選択的にエッチング除去
し、他の狭い活性領域４５Ｂ上に存在する埋め込みシリ
コン酸化膜４７Ｂと同程度の形状にする。即ち、この後
の平坦化処理に際して、広い活性領域４５Ａと狭い活性
領域４５Ｂ上の埋め込みシリコン酸化膜４７Ａ及び４７
Ｂとが同じ条件で研磨されるような形状にする。

【００４１】次に、この状態から図３Ｅに示すように、
埋め込みシリコン酸化膜４７に対し、例えばシリカ等の
研磨材粒子を例えばＫＯＨ等のアルカリ溶液中に分散さ
せた研磨材と例えばポリウレタン製の研磨布を用いてな
る化学機械研磨法によって、平坦化処理を行う。

【００４２】このときの化学機械研磨は、埋め込みシリ
コン酸化膜４７を下地のシリコン窒化膜４３が露出する
手前まで（即ち、シリコン窒化膜４３が露出されない位
置まで）研磨するような条件に設定する。例えば埋め込
みシリコン酸化膜４７の凸部５０のみを研磨するような
条件を設定することができる。

【００４３】そして、例えば凸部５０が化学機械研磨に
より除去され、下地のシリコン窒化膜４３が露出する前
に化学機械研磨処理を停止する。

【００４４】化学機械研磨後の洗浄には、ＰＶＡ（ポリ
ビニルアルコール）製の両面ブラシや希沸酸によるウエ
ット処理を行うことにより、研磨によるパーティクルや
金属汚染を除去する。このとき、シリコン酸化膜４７は
親水性であるので、比較的容易にこれらのパーティクル
や金属汚染を除去できる。

【００４５】次に、図３Ｆに示すように、ドライエッチ
ング例えばＲＩＥによって埋め込みシリコン酸化膜４７
をシリコン窒化膜４３が露出するまで除去して埋め込み
シリコン酸化膜４７に対する平坦化処理を完了する。例
えば、ストッパ膜であるシリコン窒化膜４３に対して選
択比を有するシリコン酸化膜４７のＲＩＥ条件を用い
て、シリコン窒化膜４３上にある全てのシリコン酸化膜
４７を除去する。このとき、ＲＩＥの終端検出（ＥＰ
Ｄ：End Point Detection)機能を用いることにより、適
切なプロセス制御が行える。

【００４６】図３Ｆの工程では、その他、ウエットエッ
チングにより、埋め込みシリコン酸化膜４７を除去する
こともできる。即ち、図３Ｅの工程の後、希沸酸などの
薬液を用いてシリコン窒化膜４３上の埋め込みシリコン
酸化膜４７を除去すると同時に、埋め込み酸化膜４７、
いわゆるフィールド酸化膜を所望の膜厚にするように処
理時間を設定する。このようにして、図３Ｆに示すよう
に埋め込み酸化膜４７に対する平坦化処理を完成する。

【００４７】次に、ストッパ膜であるシリコン窒化膜４
３及びその下のパッド酸化膜４２をエッチング除去す
る。次いで、図示せざるも活性領域４５の表面に例えば
膜厚３０ｎｍ程度の熱酸化膜（シリコン酸化膜）を形成
したのち、この熱酸化膜を通して活性領域４５に例えば
チャネル形成用又はウエル領域形成用等の不純物をイオ
ン注入する。次いで上記熱酸化膜を除去する。溝４６と
これに埋め込まれた埋め込みシリコン酸化膜４７とによ
って、トレンチ素子分離領域３６が形成される（図４参
照）。

【００４８】次に、図４に示すように、活性領域４５の
表面にゲート絶縁膜、例えばゲート酸化膜（ＳｉＯ₂ ）
５１を形成する。しかる後、全面にゲート電極材料、例
えば、ＣＶＤ法により多結晶シリコン膜を形成し、その
上にスパッタ法により例えばタングステンシリサイド膜
を形成した後、例えばＫｒＦエキシマステッパを用い
て、露光し、現像してパターニングして得たフォトレジ
スト膜をマスクに、タングステンシリサイド膜及び多結
晶シリコン膜をパターニングして、タングステンシリサ
イド膜と多結晶シリコン膜からなるゲート電極３３を形
成する。ゲート電極３３としては、その他、例えば多結
晶シリコンのみで、或は他の電極材料で形成することも
できる。

【００４９】この後は、ゲート電極３３をマスクにして
活性領域４５に不純物をイオン注入してソース・ドレイ
ン領域（図示せず）を形成してＭＯＳトランジスタ３２
を形成し、図４に示すトレンチ素子分離構造を有する半
導体装置３１を得る。

【００５０】本実施の形態によれば、埋め込みシリコン
酸化膜４７に対する平坦化処理時に、化学機械研磨によ
る平坦化処理をストッパ膜であるシリコン窒化膜４３が
露出する前に停止するので、化学機械研磨によるパター
ン疎密依存性に起因した埋め込みシリコン酸化膜４７の
研磨量のばらつき、従って研磨後の埋め込みシリコン酸
化膜４７の膜厚のばらつきを低減し、均一に平坦化処理
できる。

【００５１】従って、その後のＲＩＥ時、又は薬液処理
時に適切な埋め込みシリコン絶縁膜厚即ちフィールド絶
縁膜厚に制御することにより、前述の図１９Ｂで説明し
たようなゲート電極形成上の問題が解決できる。即ち、
活性領域４５の上部が埋め込みシリコン酸化膜４７より
突出するのを抑えることができ、ＭＯＳトランジスタの
逆狭チャネル効果を抑制することができる。

【００５２】また、必要以上に埋め込みシリコン酸化膜
４３が活性領域４５より突出するを抑えることができる
ので、ゲート電極形成時に埋め込みシリコン酸化膜４７
側の側壁部にゲート電極残りが生じにくくなり、隣り合
うゲート電極間の短絡不良を回避することができる。

【００５３】更に、埋め込みシリコン酸化膜４７に対す
る化学機械研磨をストッパ膜であるシリコン窒化膜４３
が露出される前に停止するので、化学機械研磨を終えた
状態ではウウエーハの全面は埋め込みシリコン酸化膜４
７で覆われる。従って、その後の洗浄では、埋め込みシ
リコン酸化膜４７が親水性であるので、比較的容易に研
磨によるパーティクルや金属汚染を除去することができ
る。従って、化学機械研磨時に用いられた研磨材粒子の
残留を低減することができ、それによって金属汚染等が
低減され、例えば良質なゲート酸化膜の信頼性を向上で
き、優れたトランジスタ特性が得られる。

【００５４】図５〜図９は、本発明の他の実施の形態を
示す。同図は、前述の図４に対応する領域（いわゆる素
子領域）１０１とこの領域１０１に連続して合せマーク
が形成される領域１０２とを含む断面構造である。

【００５５】本実施の形態においては、先ず、図５の状
態の半導体構造を形成する。即ち、前述と同様に例えば
第１導電型のシリコン半導体基板４１の主面上に熱酸化
によるシリコン酸化膜（いわゆるパッド酸化膜）４２及
びストッパ膜となるシリコン窒化膜４３を順次積層して
なる積層膜４４を形成する。パッド酸化膜４２は、薄い
膜厚、例えば５ｎｍ〜２０ｎｍ程度の膜厚で形成するこ
とができる。ストッパ膜となるシリコン窒化膜４３は、
減圧ＣＶＤ法にて所定の膜厚、例えば５０ｎｍ〜２５０
ｎｍ程度の膜厚で形成することができる。

【００５６】次に、基板全面にフォトレジスト膜を被着
し、例えばＫｒＦエキシマステッパにより選択的に露光
し、現像し、素子領域１０１の活性領域となる領域上に
フォトレジスト膜が残り、素子分離領域を形成すべき領
域上及び合せマークを形成すべき領域１０２上にフォト
レジスト膜の開口が形成されるように所定パターンのフ
ォトレジスト膜を形成した後、このフォトレジスト膜を
マスクに積層膜４４と共に基板４１の主面を選択エッチ
ングして活性領域４５を分離する溝（いわゆるトレン
チ）４６と、合せマークとなる溝５６を形成する。次い
で、例えば高密度プラズマＣＶＤ法により分離用の溝４
６及び合せマークとなる溝５６を埋め込むように基板全
面上に埋め込み絶縁膜となる例えばシリコン酸化膜４７
を堆積する。

【００５７】次に、図６に示すように、素子領域１０１
における広い活性領域４５Ａ上に存在する埋め込みシリ
コン酸化膜４７Ａ上を含んで全面にフォトレジストを被
着し、例えばｉ線ステッパにより選択的に露光し、現像
してパターニングし、広い活性領域４５Ａ上の埋め込み
シリコン酸化膜４７Ａ上に開口４８ａを有するフォトレ
ジスト膜４８を形成する。このフォトレジスト膜４８の
パターニング時に、同時にフォトレジスト膜４８には、
合せマークを形成すべき領域１０２において、その合せ
マークとなる溝５６上の埋め込みシリコン酸化膜４７Ｃ
上、図６では合せマークとなる５６の周辺部分を除く溝
５６の中央部上に開口４８ｂを形成する。

【００５８】そして、このフォトレジスト膜４８をマス
クにＲＩＥ法でマスク開口４８ａに対応する埋め込みシ
リコン酸化膜４７Ａの一部を選択的にエッチング除去
し、他の狭い活性領域４５Ｂ上に存在する埋め込みシリ
コン酸化膜４７Ｂと同程度の形状にする。即ち、この後
の平坦化処理に際して、広い活性領域４５Ａと狭い活性
領域４５Ｂ上の埋め込みシリコン酸化膜４７Ａ及び４７
Ｂとが同じ条件で研磨されるようにする。同時にマスク
開口４８ｂに対応する埋め込みシリコン酸化膜４７Ｃを
シリコン基板４１の面４１ａが露出するようにエッチン
グ除去して溝５６による合せマーク５７に形成する。

【００５９】なお、図６の合せマーク用溝５６の埋め込
みシリコン酸化膜４７Ｃの除去時、埋め込みシリコン酸
化膜４７の堆積膜厚によっては、鎖線で示すように、広
い活性領域４５Ａ上の埋め込みシリコン酸化膜４７Ａは
シリコン窒化膜４３に達するように除去される。

【００６０】次に、図７に示すように、合せマーク５７
上等に存在する露出したシリコン基板面４１ａを疎水性
から親水性に変えるために、酸化性ガス雰囲気中で熱酸
化処理を行って、合せマーク５７上等に存在する露出し
たシリコン基板面４１ａに親水性膜である熱酸化膜（Ｓ
ｉＯ₂ 膜）５８₁ を被着形成する。

【００６１】次に、この状態から図８に示すように、埋
め込みシリコン酸化膜４７に対して例えばシリカ等の研
磨材粒子を例えばＫＯＨ等のアルカリ溶液中に分散させ
た研磨材と例えばポリウレタン製の研磨布を用いてなる
化学機械研磨法によってストッパ膜であるシリコン窒化
膜４３が露出するまで平坦化処理を行う。

【００６２】その後、前述と同様の洗浄処理、即ち、Ｐ
ＶＡ製の両面ブラシや希沸酸によるウエット処理を行
う。この化学機械研磨による平坦化処理では、ウエーハ
上の全ての面が親水性であるシリコン酸化膜で覆われ、
特に合せマーク５７においてはシリコンの熱酸化膜５８
₁ で覆われているので、洗浄後に研磨材粒子残りが生じ
にくくなる。

【００６３】次に、前述と同様に、シリコン窒化膜４３
及びパッド酸化膜４２をエッチング除去する。次いで活
性領域４５の表面に例えば３０ｎｍ程度の熱酸化による
シリコン酸化膜を形成した後、活性領域４５に例えばチ
ャネル形成用又はウエル領域形成用等の不純物をイオン
注入する。その後、このシリコン酸化膜を除去する。溝
４６と埋め込みシリコン酸化膜４７とによって、トレン
チ素子分離領域３６が形成される。

【００６４】次に、図９に示すように、前述と同様にし
て、活性領域４５の表面にゲート絶縁膜（例えば酸化
膜）５１を形成し、ゲート絶縁膜５１上にゲート電極３
３を形成し、さらに、活性領域４５にソース・ドレイン
領域を形成し、ＭＯＳトランジスタ３２を形成して、ト
レンチ素子分離構造を有する半導体装置３１を得る。

【００６５】図１０は、合せマーク５７上等に存在する
露出したシリコン基板面４１ａを疎水性から親水性に変
えるための、他の例を示す。本例では、前述の図６の
後、図１０に示すように、バッチ式もしくは枚様式洗浄
機にて、過酸化水素水などを含んだ酸化性溶液中で露出
しているシリコン基板面４１ａを酸化してシリコン基板
面４１ａに親水性であるシリコン酸化膜５８₂を形成す
る。これ以後の工程は、前述の図８〜図９と同様であ
る。

【００６６】図１１は、合せマーク５７上等に存在する
露出したシリコン基板面４１ａを疎水性から親水性に変
えるための、さらに他の例を示す。本例では、前述の図
６の後、図１１に示すように、化学機械研磨装置の研磨
定盤の上で、最初に研磨する前に過酸化水素水などを含
んだ酸化性溶液６１をノズル６２等により吐出して露出
しているシリコン基板面４１ａに親水性であるシリコン
酸化膜５８₃ を形成する。これ以後の工程は、前述の図
８〜図９と同様である。なお、化学機械研磨工程中に酸
化性溶液６１を吐出してシリコン基板面４１ａにシリコ
ン酸化膜５８₃ を形成することもできる。

【００６７】図１２は、合せマーク５７上のシリコン基
板面４１ａに親水性であるシリコン酸化膜を形成するた
めの、さらに他の例を示す。本例では、前述の図６の広
い活性領域４５Ａの埋め込みシリコン酸化膜４７Ａ及び
合せマークとなる溝５６の埋め込みシリコン酸化膜４７
Ｃのエッチング除去時に、図１２に示すように、合せマ
ークとなる溝５６では、底面に埋め込みシリコン酸化膜
４７′を薄く残すようになす。これ以後の工程は、前述
の図８〜図９と同様である。

【００６８】図５〜図１２に係る本実施の形態によれ
ば、化学機械研磨工程前に合せマーク５７のシリコン基
板面４１ａに親水性のシリコン酸化膜５８₁ ，５８₂ ，
５８₃又は４７′が形成されるので、その後の埋め込み
シリコン酸化膜４７の化学機械研磨工程で、合せマーク
５７上に研磨材粒子残りが生じにくくなる。

【００６９】または、化学機械研磨工程中に合せマーク
５７のシリコン基板面４１ａに親水性のシリコン酸化膜
５８₃ を形成しつつ化学機械研磨することにより、合せ
マーク上に研磨材粒子残りが生じにくくなる。

【００７０】従って、化学機械研磨時に用いられる合せ
マーク５７での研磨材粒子の残留を低減することがで
き、研磨材粒子残りによるパーティクル、金属汚染を低
減することができる。これによって、例えば良質なゲー
ト酸化膜の信頼性が向上し、優れたトランジスタ特性が
得られる。また、化学機械研磨時に用いられた研磨材粒
子の合せマーク５７上での残留を低減できるので、残留
研磨粒子による加工不良を制御することができる。

【００７１】図１３〜図１５は、さらに本発明の他の実
施の形態を示す。なお、同図において、前述の図５〜図
８に対応する部分には同一符号を付して重複説明を省略
する。

【００７２】本実施の形態においては、図１３に示すよ
うに、第１導電型のシリコン半導体基板４１の主面にパ
ッド酸化膜（ＳｉＯ₂ 膜）４２及びシリコン窒化膜４３
を積層してなる積層膜４４を形成した後、活性領域４５
を分離する溝４６と合せマークとなる溝５６を形成す
る。そして埋め込みシリコン酸化膜４７を堆積した後、
広い活性領域４５Ａ上の埋め込みシリコン酸化膜４７Ａ
を一部選択的に除去すると共に、合せマークとなる溝５
６の埋め込みシリコン酸化膜４７Ｃをシリコン基板面４
１ａが露出するように除去する。次いで、溝５６内のシ
リコン基板面４１ａ上に親水性であるシリコン酸化膜５
８（例えば５８₁ ，５８₂ 又は５８₃ ）を形成する。又
は合せマークとなる溝５６では、埋め込みシリコン酸化
膜４７の選択除去時に薄く埋め込みシリコン酸化膜４
７′を残す。

【００７３】次に、図１４に示すように、化学機械研磨
による埋め込みシリコン酸化膜４７を下地のシリコン窒
化膜４３が露出されない位置まで研磨する。例えば埋め
込みシリコン酸化膜４７の凸部５０のみを研磨するよう
にし、シリコン窒化膜４３が露出する手前で化学機械研
磨を停止する。次いで、化学機械研磨後の洗浄を行い、
研磨によるパーティクルや金属汚染を除去する。

【００７４】次に、図１５に示すように、ウエットエッ
チング例えば薬液処理、又はドライエッチング例えばＲ
ＩＥによって埋め込みシリコン酸化膜４７をシリコン窒
化膜４３が露出するまで除去して埋め込みシリコン酸化
膜４７に対する平坦化処理を完了する。以後は、前述の
図９で説明したと同様にして、素子領域１０１の活性領
域４５にゲート絶縁膜５１、ゲート電極３３及びソース
・ドレイン領域を形成しＭＯＳトランジスタ３２を形成
してトレンチ素子分離構造を有する半導体装置３１を得
る。

【００７５】本実施の形態によれば、前述の図１〜図４
の実施の形態及び図５〜図１２の実施の形態の作用効果
を併せ有する。即ち、ウエーハ全面が親水性であるシリ
コン酸化膜４７，５８（又は４７′）で覆われた状態で
化学機械研磨を行い途中で研磨を停止するので、研磨後
の洗浄で素子領域１０１及び併せマーク５７の領域１０
２を含むウエーハの全面上には研磨材粒子残りが生じに
くくなる。従って、更に研磨材粒子の残留によるパーテ
ィクル、金属汚染等が低減され、優れた特性を有する半
導体素子が得られる。また、残留研磨粒子による加工不
良をより抑制することができる。素子領域１０１では、
埋め込みシリコン酸化膜４７の平坦化が均一に行われ、
前述したようなゲート電極形成上の問題を除去すること
ができ、優れたトランジスタ特性を得る。

【００７６】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、化学機械研磨時に用いられた研磨材粒子の残留を
軽減することができ、それによってパーティクル、金属
汚染等を低減することができる。従って、その後、例え
ば良質なゲート絶縁膜例えば酸化膜の信頼性を向上し、
優れた特性のトランジスタ素子を製造することができ
る。

【００７７】化学機械研磨時に用いられた研磨材粒子の
残留を低減することが出来るので、残留研磨粒子による
加工不良を抑制することができる。

【００７８】埋め込み絶縁膜の平坦化が均一に行われ、
例えばゲート形成時に活性領域の埋め込み絶縁膜よりの
突出を抑えることができ、トランジスタの逆狭チャネル
に効果を抑制できる。必要以上に埋め込み絶縁膜が活性
領域面より突出するを抑えることができ、ゲート加工時
にゲート側壁部にゲート電極材料が残留するを回避で
き、隣接するゲート電極間の短絡不良を低減することが
できる。

【図面の簡単な説明】

【図１】Ａ〜Ｂ 本発明に係る半導体装置の製造方法の
一実施の形態を示す製造工程図である。

【図２】Ｃ〜Ｄ 本発明に係る半導体装置の製造方法の
一実施の形態を示す製造工程図である。

【図３】Ｅ〜Ｆ 本発明に係る半導体装置の製造方法の
一実施の形態を示す製造工程図である。

【図４】本発明に係る半導体装置の製造方法の一実施の
形態を示す製造工程図である。

【図５】本発明に係る半導体装置の製造方法の他の実施
の形態を示す製造工程図である。

【図６】本発明に係る半導体装置の製造方法の他の実施
の形態を示す製造工程図である。

【図７】本発明に係る半導体装置の製造方法の他の実施
の形態を示す製造工程図である。

【図８】本発明に係る半導体装置の製造方法の他の実施
の形態を示す製造工程図である。

【図９】本発明に係る半導体装置の製造方法の他の実施
の形態を示す製造工程図である。

【図１０】本発明に係る合せマーク上の基板面に親水性
膜を形成するための他の方法を示す製造工程図である。

【図１１】本発明に係る合せマーク上の基板面に親水性
膜を形成するためのさらに他の方法を示す製造工程図で
ある。

【図１２】本発明に係る合せマーク上の基板面に親水性
膜を形成するためのさらに他の方法を示す製造工程図で
ある。

【図１３】本発明に係る半導体装置の製造方法のさらに
他の実施の形態を示す製造工程図である。

【図１４】本発明に係る半導体装置の製造方法のさらに
他の実施の形態を示す製造工程図である。

【図１５】本発明に係る半導体装置の製造方法のさらに
他の実施の形態を示す製造工程図である。

【図１６】Ａ〜Ｂ 従来に係る半導体装置の製造方法を
示す製造工程図である。

【図１７】Ｃ〜Ｄ 従来に係る半導体装置の製造方法を
示す製造工程図である。

【図１８】Ｅ〜Ｆ 従来に係る半導体装置の製造方法を
示す製造工程図である。

【図１９】従来の課題の説明に供する製造工程図であ
る。

【図２０】従来の課題の説明に供する要部の平面図であ
る。

【図２１】Ａ〜Ｂ 従来の他の課題の説明に供する製造
工程図である。

【図２２】半導体ウエーハの合せマーク説明図である。

【符号の説明】

３１‥‥半導体装置、３２‥‥ＭＯＳトランジスタ、３
３‥‥ゲート電極、３６‥‥トレンチ素子分離領域、４
１‥‥半導体基板、４２‥‥パッド酸化膜、４３‥‥ス
トッパ膜（シリコン窒化膜）、４５‥‥活性領域、４６
‥‥素子分離用の溝、４７‥‥埋め込みシリコン酸化
膜、５７‥‥合せマーク、５８〔５８₁ ，５８₂ ，５８
₃ 〕，４７′‥‥親水性のシリコン酸化膜、１０１‥‥
素子領域、１０２‥‥合せマーク形成領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 表面にストッパ膜を形成した半導体基板
   の主面に素子分離のための溝を形成し、該溝内を埋め込
   むように前記半導体基板の全面上に埋め込み絶縁膜を形
   成する工程と、 前記埋め込み絶縁膜を前記ストッパ膜が露出する手前ま
   で化学機械研磨法により平坦化する工程と、 前記埋め込み絶縁膜を前記ストッパ膜まで除去し平坦化
   を完了する工程を有することを特徴とする半導体装置の
   製造方法。
2. 【請求項２】 前記埋め込み絶縁膜の除去をウェットエ
   ッチング又はドライエッチングにより行うことを特徴と
   する請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板の主面に素子分離のための溝
   を形成し、該溝内を埋め込むように前記半導体基板の全
   面上に埋め込み絶縁膜を形成する工程と、 化学機械研磨法による前記埋め込み絶縁膜の平坦化工程
   前又は平坦化工程中に、局部的に露出されている疎水性
   の面を親水性膜で被覆する工程を有することを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】 前記平坦化工程前に被覆する親水性膜
   は、酸化性雰囲気中で酸化される膜にて形成することを
   特徴とする請求項３に記載の半導体装置の製造方法。
5. 【請求項５】 前記平坦化工程前、又は前記平坦工程中
   に被覆する親水性膜は、酸化性溶液により酸化される膜
   にて形成することを特徴とする請求項３に記載の半導体
   装置の製造方法。