JP2003007656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003007656A JP2003007656A JP2001193642A JP2001193642A JP2003007656A JP 2003007656 A JP2003007656 A JP 2003007656A JP 2001193642 A JP2001193642 A JP 2001193642A JP 2001193642 A JP2001193642 A JP 2001193642A JP 2003007656 A JP2003007656 A JP 2003007656A
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Abstract
(57)【要約】
【課題】 ＣＭＰにおける研磨剤による研磨パターン依
存性の影響を排し、平坦性の優れた表面を備えた半導体
装置を得る。 【解決手段】 基板の素子形成領域上にストッパー層
（SiN）12を形成し、前記素子形成領域を形成した基板
１１全体を覆う平坦な絶縁層１３（SiO2）を形成し、Ｃ
ＭＰによる研磨を前記ストッパー層１２上に所定層厚の
絶縁層が残る状態まで行って停止し、次に、前記ストッ
パー層１２が前記絶縁層１３上に所定層厚突出するまで
前記絶縁層１３をエッチバックし、更に、前記ストッパ
ー層１２をエッチバックして除去する工程を実施して半
導体装置を得る。
存性の影響を排し、平坦性の優れた表面を備えた半導体
装置を得る。 【解決手段】 基板の素子形成領域上にストッパー層
（SiN）12を形成し、前記素子形成領域を形成した基板
１１全体を覆う平坦な絶縁層１３（SiO2）を形成し、Ｃ
ＭＰによる研磨を前記ストッパー層１２上に所定層厚の
絶縁層が残る状態まで行って停止し、次に、前記ストッ
パー層１２が前記絶縁層１３上に所定層厚突出するまで
前記絶縁層１３をエッチバックし、更に、前記ストッパ
ー層１２をエッチバックして除去する工程を実施して半
導体装置を得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、とくに化学機械研磨（Chemical MechanicalPolishi
ng、ＣＭＰという）により良好に平坦化された半導体装
置を製造する方法に関するものである。
法、とくに化学機械研磨（Chemical MechanicalPolishi
ng、ＣＭＰという）により良好に平坦化された半導体装
置を製造する方法に関するものである。
【０００２】
【従来の技術】半導体装置、特に半導体集積回路では、
半導体基板上に形成した絶縁層上に配線パターンを埋め
込んだ配線構造を多層積層化した多層配線構造が一般的
である。このような半導体装置は、半導体ウエーハ上に
酸化膜、金属膜、ポリシリコン等の薄膜を堆積後、生じ
た凹凸をＣＭＰ装置により平坦化処理を行い、平坦化さ
れた面上に新たな配線を行うという工程が繰り返されて
作製される。
半導体基板上に形成した絶縁層上に配線パターンを埋め
込んだ配線構造を多層積層化した多層配線構造が一般的
である。このような半導体装置は、半導体ウエーハ上に
酸化膜、金属膜、ポリシリコン等の薄膜を堆積後、生じ
た凹凸をＣＭＰ装置により平坦化処理を行い、平坦化さ
れた面上に新たな配線を行うという工程が繰り返されて
作製される。
【０００３】図８は半導体製造工程で使用される従来の
ＣＭＰ装置の１例を説明するための図である。ＣＭＰ装
置では、定盤１が回転機構（図示せず）により回転自在
に設置されており、その上面には例えば両面テープなど
の適宜の手段で研磨用パッド２が固定されている。ま
た、この定盤1の上部には被研磨物３（例えば、ウエー
ハ、以下ウエーハという）を保持する研磨ヘッド５がシ
リンダ６により上下動自在に設置されている。
ＣＭＰ装置の１例を説明するための図である。ＣＭＰ装
置では、定盤１が回転機構（図示せず）により回転自在
に設置されており、その上面には例えば両面テープなど
の適宜の手段で研磨用パッド２が固定されている。ま
た、この定盤1の上部には被研磨物３（例えば、ウエー
ハ、以下ウエーハという）を保持する研磨ヘッド５がシ
リンダ６により上下動自在に設置されている。
【０００４】研磨ヘッド５には、ウエーハ３を保持する
面にその吸着保持及び緩衝材として吸着フィルム１０が
設置されており、かつ、研磨ヘッド５の外周部にはウエ
ーハ３が研磨中に研磨ヘッドから飛び出さないようにリ
テーナリング７が具備されている。さらに、定盤１上に
は研磨材をパッド面に均すために、パッドコンディショ
ナー４がシリンダで上下動自在に配備され、研磨時、或
いはそれとは独立して研磨ヘッドと同様に、パッド上に
押圧しながら回転させてパッド上のスラリー状の研磨剤
９を均しつつパッド面のコンディショニングを行う。
面にその吸着保持及び緩衝材として吸着フィルム１０が
設置されており、かつ、研磨ヘッド５の外周部にはウエ
ーハ３が研磨中に研磨ヘッドから飛び出さないようにリ
テーナリング７が具備されている。さらに、定盤１上に
は研磨材をパッド面に均すために、パッドコンディショ
ナー４がシリンダで上下動自在に配備され、研磨時、或
いはそれとは独立して研磨ヘッドと同様に、パッド上に
押圧しながら回転させてパッド上のスラリー状の研磨剤
９を均しつつパッド面のコンディショニングを行う。
【０００５】以上のＣＭＰ装置において、研磨ヘッド５
にウエーハを取り付け、研磨ヘッド５及び定盤１を回転
させ、その状態で研磨ヘッド５をシリング６により降下
させる。研磨ヘッド５に保持されたウエーハはパッド２
に接した後に更に加圧され、これによりパッド２に押し
つけられ、回転する定盤１とその上を回転しながら移動
する研磨ヘッド５との回転力により研磨される。その
際、スラリー状の研磨剤９が研磨剤供給ホース８により
パッド２上に供給され、必要に応じてパットコンディシ
ョナー４が供給された研磨剤をパット２上で均しながら
研磨を行う。
にウエーハを取り付け、研磨ヘッド５及び定盤１を回転
させ、その状態で研磨ヘッド５をシリング６により降下
させる。研磨ヘッド５に保持されたウエーハはパッド２
に接した後に更に加圧され、これによりパッド２に押し
つけられ、回転する定盤１とその上を回転しながら移動
する研磨ヘッド５との回転力により研磨される。その
際、スラリー状の研磨剤９が研磨剤供給ホース８により
パッド２上に供給され、必要に応じてパットコンディシ
ョナー４が供給された研磨剤をパット２上で均しながら
研磨を行う。
【０００６】ＣＭＰ装置では以上のようにして研磨が行
われるが、半導体製造技術の微細化が進むに連れ、例え
ばパターン焼き付けのための露光工程では、焦点深度が
一層浅くなっている等の理由で、更に高い平坦度が求め
られるようになってきている。特に、ＳＴＩＣＭＰ工程
では、その後のゲート配線のエッチングマージンが小さ
く、ウエーハ面内、面間，チップ内全域における素子形
成領域／素子分離領域（Active／Field）間の平坦度の
ばらつきを数十nm以下に抑える必要があるため、求めら
れるスペック（Spec）も非常に厳しいものとなってい
る。
われるが、半導体製造技術の微細化が進むに連れ、例え
ばパターン焼き付けのための露光工程では、焦点深度が
一層浅くなっている等の理由で、更に高い平坦度が求め
られるようになってきている。特に、ＳＴＩＣＭＰ工程
では、その後のゲート配線のエッチングマージンが小さ
く、ウエーハ面内、面間，チップ内全域における素子形
成領域／素子分離領域（Active／Field）間の平坦度の
ばらつきを数十nm以下に抑える必要があるため、求めら
れるスペック（Spec）も非常に厳しいものとなってい
る。
【０００７】図５乃至７は従来のＳＴＩＣＭＰ工程にお
ける研磨工程を示している。そのうち図５はＣＭＰによ
る研磨を行う以前の状態、即ち、Siの導体基板１１上に
形成した素子形成領域の上にストッパー層（SiN）１２
を積層し、更に基板表面全体をSｉO2の絶縁層１３で被
覆して表面を平坦化した状態を示している。
ける研磨工程を示している。そのうち図５はＣＭＰによ
る研磨を行う以前の状態、即ち、Siの導体基板１１上に
形成した素子形成領域の上にストッパー層（SiN）１２
を積層し、更に基板表面全体をSｉO2の絶縁層１３で被
覆して表面を平坦化した状態を示している。
【０００８】図６は、ＣＭＰによる研磨を行った後の状
態を示している。図から明らかなように、この状態で
は、所望の素子形成領域／素子分離領域段差を得る際に
素子形成領域上にあるストッパ層（SiN）１２をある程
度まで削り込んでいる。その理由は次のとおりである。
即ち、一般に酸化膜系ＣＭＰで用いるスラリーにはSiO2
とストッパSiN間に研磨選択比つまり研磨速度差がある
ため、同じように研磨してもSiO2ではSiNより早く研磨
が進行する。そのため広い素子形成領域ではストッパSi
Nがストッパとしての効果を発揮し、なかなか研磨が進
行しないが、広い素子分離領域（Field）中に小さな素
子形成領域パターン（Active Pattern）が存在するよ
うな部分では、周辺の素子分離領域のSiO2膜の研磨が進
むため、孤立したストッパSiNもその研磨を支えきれず
に結果としてSiNの研磨も進行する。
態を示している。図から明らかなように、この状態で
は、所望の素子形成領域／素子分離領域段差を得る際に
素子形成領域上にあるストッパ層（SiN）１２をある程
度まで削り込んでいる。その理由は次のとおりである。
即ち、一般に酸化膜系ＣＭＰで用いるスラリーにはSiO2
とストッパSiN間に研磨選択比つまり研磨速度差がある
ため、同じように研磨してもSiO2ではSiNより早く研磨
が進行する。そのため広い素子形成領域ではストッパSi
Nがストッパとしての効果を発揮し、なかなか研磨が進
行しないが、広い素子分離領域（Field）中に小さな素
子形成領域パターン（Active Pattern）が存在するよ
うな部分では、周辺の素子分離領域のSiO2膜の研磨が進
むため、孤立したストッパSiNもその研磨を支えきれず
に結果としてSiNの研磨も進行する。
【０００９】図７は、ＣＭＰによる研磨後においてスト
ッパSiNをエッチングで除去した研磨面の状態を示して
いる。図示のように、素子分離領域における研磨が進行
し、その研磨面と波線で示す広い素子形成領域における
研磨面との間に、ＣＭＰの研磨パターン依存性に基づく
図示のような段差が生じている。つまり、素子形成領域
／素子分離領域比の大きい部分ではほとんどSiNストッ
パ層１２は研磨されないが、孤立したロジック回路のよ
うに素子形成領域／素子分離領域比の小さい部分では、
素子形成領域周辺のSiO2の研磨が進むために、結果とし
て機械的にSiNが削り取られている。
ッパSiNをエッチングで除去した研磨面の状態を示して
いる。図示のように、素子分離領域における研磨が進行
し、その研磨面と波線で示す広い素子形成領域における
研磨面との間に、ＣＭＰの研磨パターン依存性に基づく
図示のような段差が生じている。つまり、素子形成領域
／素子分離領域比の大きい部分ではほとんどSiNストッ
パ層１２は研磨されないが、孤立したロジック回路のよ
うに素子形成領域／素子分離領域比の小さい部分では、
素子形成領域周辺のSiO2の研磨が進むために、結果とし
て機械的にSiNが削り取られている。
【００１０】このように、ストッパ層を用いた研磨で
は、研磨量の制御はある程度は可能であるが、その反面
ＣＭＰのパターン研磨依存性、つまり素子形成領域／素
子分離領域比に応じたパターン依存性を強調してしまう
ことになり、良好な研磨面を得ることには限界がある。
因みに、現在のＳＴＩＣＭＰ工程におけるチップ内での
パターン研磨依存性に依る段差ばらつきは、20nm程度に
達しており、素子形成領域／素子分離領域間の平坦度の
ばらつきを数十nm以下に抑える必要がある段差スペック
からみて、パターン研磨依存性による約20nmの段差ばら
つきは極めて問題である。
は、研磨量の制御はある程度は可能であるが、その反面
ＣＭＰのパターン研磨依存性、つまり素子形成領域／素
子分離領域比に応じたパターン依存性を強調してしまう
ことになり、良好な研磨面を得ることには限界がある。
因みに、現在のＳＴＩＣＭＰ工程におけるチップ内での
パターン研磨依存性に依る段差ばらつきは、20nm程度に
達しており、素子形成領域／素子分離領域間の平坦度の
ばらつきを数十nm以下に抑える必要がある段差スペック
からみて、パターン研磨依存性による約20nmの段差ばら
つきは極めて問題である。
【００１１】
【発明が解決しようとする課題】そこで、本発明の目的
は、ＳＴＩＣＭＰにおける研磨時のパターン研磨依存性
を抑制し、良好に平坦化された半導体装置の製造方法を
提供することである。
は、ＳＴＩＣＭＰにおける研磨時のパターン研磨依存性
を抑制し、良好に平坦化された半導体装置の製造方法を
提供することである。
【００１２】
【課題を解決するための手段】請求項１の発明は、半導
体装置の製造方法において、基板の素子形成領域上にス
トッパー層を形成する工程と、前記素子形成領域を形成
した基板全体を覆い絶縁層を形成する工程と、ＣＭＰに
よる研磨を前記ストッパー層上に所定層厚の前記絶縁層
が残る状態まで行い停止する工程と、前記ストッパー層
が前記絶縁層上に所定層厚突出するように、前記絶縁層
を除去する工程と、前記絶縁層上に所定層厚突出したス
トッパー層を除去する工程と、を有することを特徴とす
る半導体装置の製造方法である。
体装置の製造方法において、基板の素子形成領域上にス
トッパー層を形成する工程と、前記素子形成領域を形成
した基板全体を覆い絶縁層を形成する工程と、ＣＭＰに
よる研磨を前記ストッパー層上に所定層厚の前記絶縁層
が残る状態まで行い停止する工程と、前記ストッパー層
が前記絶縁層上に所定層厚突出するように、前記絶縁層
を除去する工程と、前記絶縁層上に所定層厚突出したス
トッパー層を除去する工程と、を有することを特徴とす
る半導体装置の製造方法である。
【００１３】請求項２の発明は、半導体装置の製造方法
において、基板の素子形成領域上にストッパー層を形成
する工程と、前記素子形成領域を形成した基板全体を覆
い絶縁層を形成する工程と、ＣＭＰによる研磨を前記ス
トッパー層上に所定層厚の前記絶縁層が残る状態まで行
い停止する工程と、前記ストッパー層が前記絶縁層上に
所定層厚突出するように、前記絶縁層をエッチバックす
る工程と、前記ストッパー層をエッチバックして除去す
る工程とを有することを特徴とする半導体装置の製造方
法である。
において、基板の素子形成領域上にストッパー層を形成
する工程と、前記素子形成領域を形成した基板全体を覆
い絶縁層を形成する工程と、ＣＭＰによる研磨を前記ス
トッパー層上に所定層厚の前記絶縁層が残る状態まで行
い停止する工程と、前記ストッパー層が前記絶縁層上に
所定層厚突出するように、前記絶縁層をエッチバックす
る工程と、前記ストッパー層をエッチバックして除去す
る工程とを有することを特徴とする半導体装置の製造方
法である。
【００１４】請求項３の発明は、請求項１又は２に記載
された半導体の製造方法によって作製された半導体装置
である。
された半導体の製造方法によって作製された半導体装置
である。
【００１５】
【発明の実施の形態】本発明の半導体装置の製造方法に
ついて、基板にＳＴＩを形成する半導体装置を例に採っ
て図１乃至４を参照して説明する。図１は図５と同様、
Siの導体基板１１上に形成した素子形成領域の上にスト
ッパ層１２であるSiNを積層し、更に素子形成領域を形
成した基板全体を覆い、表面を平坦化するためSｉO2の
絶縁層１３を被覆したＣＭＰによる研磨を行う以前の状
態を示しており、この状態でＣＭＰによる研磨を行う。
ついて、基板にＳＴＩを形成する半導体装置を例に採っ
て図１乃至４を参照して説明する。図１は図５と同様、
Siの導体基板１１上に形成した素子形成領域の上にスト
ッパ層１２であるSiNを積層し、更に素子形成領域を形
成した基板全体を覆い、表面を平坦化するためSｉO2の
絶縁層１３を被覆したＣＭＰによる研磨を行う以前の状
態を示しており、この状態でＣＭＰによる研磨を行う。
【００１６】図２は、ＣＭＰによる研磨を終了した後の
状態を示しており、図６に示した従来の方法におけるＣ
ＭＰとの相違は、下地のストッパ層（SiN）１２まで研
磨が進行する前にＣＭＰが終了するように研磨量を調整
していることである。本発明では、ＣＭＰは絶縁層SiO2
１３についてのみ行うことになるからパターン研磨依存
性の問題は発生せず、段差のない平坦な研磨面を得るこ
とができる。また、研磨量の調整は、ＣＭＰが終了した
時点で絶縁層SiO2１３の平坦化が十分に終了しておくよ
うな研磨条件、例えば研磨時間等を調整することによっ
て行うが、その調整方法は任意である。なお、この方法
に依るときは、総研磨量が減ることから追加措置、例え
ばＤＨＦ等によるエッチバックが必要となるため、ＣＭ
Ｐ終了後に、例えばウエットエッチ等により研磨膜をエ
ッチバック（EtchBack）することにより所望の膜厚にす
る。
状態を示しており、図６に示した従来の方法におけるＣ
ＭＰとの相違は、下地のストッパ層（SiN）１２まで研
磨が進行する前にＣＭＰが終了するように研磨量を調整
していることである。本発明では、ＣＭＰは絶縁層SiO2
１３についてのみ行うことになるからパターン研磨依存
性の問題は発生せず、段差のない平坦な研磨面を得るこ
とができる。また、研磨量の調整は、ＣＭＰが終了した
時点で絶縁層SiO2１３の平坦化が十分に終了しておくよ
うな研磨条件、例えば研磨時間等を調整することによっ
て行うが、その調整方法は任意である。なお、この方法
に依るときは、総研磨量が減ることから追加措置、例え
ばＤＨＦ等によるエッチバックが必要となるため、ＣＭ
Ｐ終了後に、例えばウエットエッチ等により研磨膜をエ
ッチバック（EtchBack）することにより所望の膜厚にす
る。
【００１７】図３はこのウエットエッチ等によるエッチ
バックを行った後の状態を示している。つまり、ウエッ
トエッチ等により前記ストッパー層１２が前記絶縁層Si
O2１３上に所定層厚分突出するまでエッチバックして所
要量の膜厚を得ている。
バックを行った後の状態を示している。つまり、ウエッ
トエッチ等により前記ストッパー層１２が前記絶縁層Si
O2１３上に所定層厚分突出するまでエッチバックして所
要量の膜厚を得ている。
【００１８】図４は、残った前記ストッパー層１２を更
にエッチバックして除去した後の半導体装置の表面の状
態を示している。この表面は、図６の従来の方法におけ
る表面のようなＣＭＰ研磨パターン依存性のない平面性
の優れた表面となっている。
にエッチバックして除去した後の半導体装置の表面の状
態を示している。この表面は、図６の従来の方法におけ
る表面のようなＣＭＰ研磨パターン依存性のない平面性
の優れた表面となっている。
【００１９】本発明は、以上説明したように、ＣＭＰに
おいてストッパ層１２に達する前に研磨を終了すること
により、パターン研磨依存性の影響が抑制された被研磨
面を得、その後この残った被研磨膜を、ＣＭＰよりも面
内／面間均一性（つまり、ウエーハ面内の加工均一性／
複数枚ウエーハ（例えばロット間）における加工均一
性）の良いウエットエッチ等で取り除いて所望の膜厚と
することで、パターン平坦性の良好な半導体を得ること
ができる。また、本発明は、ＳＴＩＣＭＰ以外のストッ
パ層の存在する他のＣＭＰにおいても同様に適用するこ
とが出来る。
おいてストッパ層１２に達する前に研磨を終了すること
により、パターン研磨依存性の影響が抑制された被研磨
面を得、その後この残った被研磨膜を、ＣＭＰよりも面
内／面間均一性（つまり、ウエーハ面内の加工均一性／
複数枚ウエーハ（例えばロット間）における加工均一
性）の良いウエットエッチ等で取り除いて所望の膜厚と
することで、パターン平坦性の良好な半導体を得ること
ができる。また、本発明は、ＳＴＩＣＭＰ以外のストッ
パ層の存在する他のＣＭＰにおいても同様に適用するこ
とが出来る。
【００２０】
【発明の効果】本発明によれば、簡易な方法で、ＣＭＰ
のおける研磨パターン依存性のない平面性の良好な半導
体装置を得ることができる。
のおける研磨パターン依存性のない平面性の良好な半導
体装置を得ることができる。
【図１】 ＣＭＰによる研磨を行う前の半導体装置の断
面図である。
面図である。
【図２】 ＣＭＰによる研磨を行った後の半導体装置の
断面図である。
断面図である。
【図３】 絶縁層をエッチバックした状態を示す半導体
装置の断面図である。
装置の断面図である。
【図４】 ストパー層を除去した後の半導体装置の断面
図であって、研磨された被研磨面を説明するための図で
ある。
図であって、研磨された被研磨面を説明するための図で
ある。
【図５】 従来法に依るＣＭＰによる研磨を行う前の半
導体装置の断面図である。
導体装置の断面図である。
【図６】 従来法に依るＣＭＰによる研磨を行った後の
半導体装置の断面図である。
半導体装置の断面図である。
【図７】 従来法に依るストパー層を除去した後の半導
体装置の断面図であって、研磨された被研磨面を説明す
るための図である。
体装置の断面図であって、研磨された被研磨面を説明す
るための図である。
【図８】 従来のＣＭＰ装置の模式図である。
１…定盤、２…パッド、３…被研磨物、４…パッドコン
ディショナー、５…研磨ヘッド、６…シリンダ、７…リ
テーナリング、８…研磨剤供給ホース、９…研磨剤、１
０…吸着フィルム、１１…導体基板、１２…ストッパー
層、１３…絶縁層
ディショナー、５…研磨ヘッド、６…シリンダ、７…リ
テーナリング、８…研磨剤供給ホース、９…研磨剤、１
０…吸着フィルム、１１…導体基板、１２…ストッパー
層、１３…絶縁層
Claims (3)
- 【請求項１】 半導体装置の製造方法において、 基板の素子形成領域上にストッパー層を形成する工程
と、 前記素子形成領域を形成した基板全体を覆い絶縁層を形
成する工程とＣＭＰによる研磨を前記ストッパー層上に
所定層厚の前記絶縁層が残る状態まで行い停止する工程
と、 前記ストッパー層が前記絶縁層上に所定層厚突出するよ
うに、前記絶縁層を除去する工程と、 前記絶縁層上に所定層厚突出したストッパー層を除去す
る工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体装置の製造方法において、 基板の素子形成領域上にストッパー層を形成する工程
と、 前記素子形成領域を形成した基板全体を覆い絶縁層を形
成する工程とＣＭＰによる研磨を前記ストッパー層上に
所定層厚の前記絶縁層が残る状態まで行い停止する工程
と、 前記ストッパー層が前記絶縁層上に所定層厚突出するよ
うに、前記絶縁層をエッチバックする工程と、 前記ストッパー層をエッチバックして除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載された半導体の製
造方法によって作製された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193642A JP2003007656A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置の製造方法 |
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007656A true JP2003007656A (ja) | 2003-01-10 |
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ID=19031890
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001193642A Pending JP2003007656A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003007656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8357576B2 (en) | 2010-02-11 | 2013-01-22 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US8871644B2 (en) | 2013-03-19 | 2014-10-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Citations (2)
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| JP2000243733A (ja) * | 1999-02-24 | 2000-09-08 | Hitachi Chem Co Ltd | 素子分離形成方法 |
| JP2000340646A (ja) * | 1999-05-27 | 2000-12-08 | Sony Corp | 半導体装置の製造方法 |
-
2001
- 2001-06-26 JP JP2001193642A patent/JP2003007656A/ja active Pending
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