JP2762503B2 - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の製法、特に半導体基板に絶縁
層を介して別の基板を貼り合せて後、半導体基板の裏面
より研磨して半導体薄層を形成するようにしたSOI（sil
icon on insulator）基板の製法に関する。
層を介して別の基板を貼り合せて後、半導体基板の裏面
より研磨して半導体薄層を形成するようにしたSOI（sil
icon on insulator）基板の製法に関する。
本発明は、選択ポリッシングにより研磨して半導体薄
層を形成するようにした貼り合せによるSOI基板の製法
において、基準位置まで研磨されると研磨圧力が低下す
るのを利用して、ここまで研磨された半導体領域部の表
面に自然酸化膜を形成し、この自然酸化膜をストッパー
として他の基準位置に達しない半導体領域部を研磨する
ことによって、基板全面に均一な半導体薄層を形成でき
るようにしたものである。
層を形成するようにした貼り合せによるSOI基板の製法
において、基準位置まで研磨されると研磨圧力が低下す
るのを利用して、ここまで研磨された半導体領域部の表
面に自然酸化膜を形成し、この自然酸化膜をストッパー
として他の基準位置に達しない半導体領域部を研磨する
ことによって、基板全面に均一な半導体薄層を形成でき
るようにしたものである。
近時、絶縁体上に薄膜単結晶シリコン層を形成してな
る所謂SOI基板を用いて超LSIを作成する開発が進められ
ている。
る所謂SOI基板を用いて超LSIを作成する開発が進められ
ている。
各種のSOI基板の作製方法の中でも最も結晶性が良
く、特性面でも優れていると考えられるものに貼り合せ
方式がある。
く、特性面でも優れていると考えられるものに貼り合せ
方式がある。
第２図は貼り合せ方式によるSOI基板の一例を示す。
先ず、第２図Ａに示すように鏡面シリコンウエハ（１）
の主面にフォトリソグラフィー技術を用いて複数の凸部
（２）が形成されるように所定パターンの段差を形成す
る。そして、その主面上にSiO2等の絶縁膜（３）を形成
し、さらに段差を埋めるために全面に例えば多結晶シリ
コン層（４）を形成し、この多結晶シリコン層（４）の
表面を平坦研磨する。次に、第２図Ｂに示すように多結
晶シリコン層（４）を介してシリコンウエハ（１）と、
別の鏡面シリコンウエハ（５）を貼り合せた後、第２図
Ｃに示すように絶縁膜（３）を研磨ストッパーとして用
いて、シリコンウエハ（１）の裏面より研磨し、絶縁膜
（３）で分離された複数の島状シリコン薄層（６）を有
したSOI基板（７）を得る。
先ず、第２図Ａに示すように鏡面シリコンウエハ（１）
の主面にフォトリソグラフィー技術を用いて複数の凸部
（２）が形成されるように所定パターンの段差を形成す
る。そして、その主面上にSiO2等の絶縁膜（３）を形成
し、さらに段差を埋めるために全面に例えば多結晶シリ
コン層（４）を形成し、この多結晶シリコン層（４）の
表面を平坦研磨する。次に、第２図Ｂに示すように多結
晶シリコン層（４）を介してシリコンウエハ（１）と、
別の鏡面シリコンウエハ（５）を貼り合せた後、第２図
Ｃに示すように絶縁膜（３）を研磨ストッパーとして用
いて、シリコンウエハ（１）の裏面より研磨し、絶縁膜
（３）で分離された複数の島状シリコン薄層（６）を有
したSOI基板（７）を得る。
しかし乍ら、上述した貼り合せ方式によるSOI基板に
おいても、次のような重大な欠点があるため、その製造
が極めて困難であった。
おいても、次のような重大な欠点があるため、その製造
が極めて困難であった。
シリコンウエハ（１）の研磨にはメカニカル・ケミカ
ルポリッシングで特定の化学液を用いてシリコンの研磨
レートがSiO2の研磨レートに比べ著しく大きくした選択
ポリッシングが用いられるが、例えば応用物理第56巻第
11号（1987）1480〜1484頁（研究ノート１）にも記載さ
れている通り、選択ポリッシングには繊維質のクロスを
使用すると、パターン内の島状シリコン薄層（６）にク
ロスが入り込み、ハターン内の島状シリコン薄層（６）
の中央部が過剰に研磨され凹状になってしまう。これを
防ぐにはパターンにくい込まない程度の硬質盤を用いる
方法がある。この様な定盤を用いるとパターン内のシリ
コン薄層（６）は凹状にならず平坦に研磨出る可能性が
ある。
ルポリッシングで特定の化学液を用いてシリコンの研磨
レートがSiO2の研磨レートに比べ著しく大きくした選択
ポリッシングが用いられるが、例えば応用物理第56巻第
11号（1987）1480〜1484頁（研究ノート１）にも記載さ
れている通り、選択ポリッシングには繊維質のクロスを
使用すると、パターン内の島状シリコン薄層（６）にク
ロスが入り込み、ハターン内の島状シリコン薄層（６）
の中央部が過剰に研磨され凹状になってしまう。これを
防ぐにはパターンにくい込まない程度の硬質盤を用いる
方法がある。この様な定盤を用いるとパターン内のシリ
コン薄層（６）は凹状にならず平坦に研磨出る可能性が
ある。
しかし、ここでは次のような重大な欠点が発生する。
研磨前にウエハ（１）のシリコン層の厚みむらはウエハ
面内で通常、数μｍ（１〜５μｍ）程度あるのでウエハ
（１）の部分を研磨盤上で研磨して行くと、第３図Ａに
示すように１の部分（８）では選択ポリッシュが進んで
部分的にパターン内が平坦化されても、他の部分（９）
は研磨不足で未だ数μｍ研磨する必要が生じることが多
い。このため、更に追込み研磨する必要がある。一例と
して研磨液には通常シリコンはエッチングするがSiO2膜
はエッチングしないアミン系例えばエチレンジアミンの
水溶液等のアルカリ性のものを使用する。この液で第３
図Ｂの部分（10）まで平坦化すると、最初に平坦化され
た部分（８）が溶液そのもののエッチング作用により必
要以上に薄くなり、場合によっては単結晶シリコン薄層
（６）が無くなってしまう欠点がある。
研磨前にウエハ（１）のシリコン層の厚みむらはウエハ
面内で通常、数μｍ（１〜５μｍ）程度あるのでウエハ
（１）の部分を研磨盤上で研磨して行くと、第３図Ａに
示すように１の部分（８）では選択ポリッシュが進んで
部分的にパターン内が平坦化されても、他の部分（９）
は研磨不足で未だ数μｍ研磨する必要が生じることが多
い。このため、更に追込み研磨する必要がある。一例と
して研磨液には通常シリコンはエッチングするがSiO2膜
はエッチングしないアミン系例えばエチレンジアミンの
水溶液等のアルカリ性のものを使用する。この液で第３
図Ｂの部分（10）まで平坦化すると、最初に平坦化され
た部分（８）が溶液そのもののエッチング作用により必
要以上に薄くなり、場合によっては単結晶シリコン薄層
（６）が無くなってしまう欠点がある。
この防止対策が必要であり、そのためには最初に平坦
化された部分は、その後の研磨中にエッチングが進行し
ない様な工夫がいる。
化された部分は、その後の研磨中にエッチングが進行し
ない様な工夫がいる。
本発明は、上述の点に鑑み、ウエハ全面に均一な厚さ
の半導体薄層を形成できるようにした半導体基板即ちSO
I基板の製法を提供するものである。
の半導体薄層を形成できるようにした半導体基板即ちSO
I基板の製法を提供するものである。
本発明は、半導体基板（１）の主面に絶縁層（３）を
介して別の基板（５）を貼り合せ、半導体基板（１）を
選択ポリッシングにより研磨して半導体薄層（14）を形
成する半導体基板の製法において、基準位置まで研磨さ
れ研磨圧力が低下した半導体領域部（８）の表面に自然
酸化膜（12）を形成し、自然酸化膜（12）をストッパー
として他の半導体領域部（９）を研磨するようになす。
介して別の基板（５）を貼り合せ、半導体基板（１）を
選択ポリッシングにより研磨して半導体薄層（14）を形
成する半導体基板の製法において、基準位置まで研磨さ
れ研磨圧力が低下した半導体領域部（８）の表面に自然
酸化膜（12）を形成し、自然酸化膜（12）をストッパー
として他の半導体領域部（９）を研磨するようになす。
貼り合せ後の選択ポリッシングによる半導体基板
（１）の研磨では段差のある絶縁層（３）が研磨ストッ
パーとして作用する。研磨が基準位置ａ以下即ち絶縁層
（３）の面以下になるとその半導体領域部（８）に対す
る研磨圧力は低下する。この研磨圧力の低下を利用し、
研磨圧力が低下した１の半導体領域部（８）の表面に自
然酸化膜（12）を形成して研磨を続けると、基準位置ａ
まで研磨されていない他の半導体領域部（９）では研磨
が進み、研磨圧力の低い１の半導体領域部（８）では自
然酸化膜（12）が残ったままでストッパーとして作用し
てエッチングが進行せず研磨停止状態となる。これを順
次に繰返えすことにより、ウエハ全面に均一な厚さの半
導体薄層（14）が形成される。
（１）の研磨では段差のある絶縁層（３）が研磨ストッ
パーとして作用する。研磨が基準位置ａ以下即ち絶縁層
（３）の面以下になるとその半導体領域部（８）に対す
る研磨圧力は低下する。この研磨圧力の低下を利用し、
研磨圧力が低下した１の半導体領域部（８）の表面に自
然酸化膜（12）を形成して研磨を続けると、基準位置ａ
まで研磨されていない他の半導体領域部（９）では研磨
が進み、研磨圧力の低い１の半導体領域部（８）では自
然酸化膜（12）が残ったままでストッパーとして作用し
てエッチングが進行せず研磨停止状態となる。これを順
次に繰返えすことにより、ウエハ全面に均一な厚さの半
導体薄層（14）が形成される。
以下、第１図を参照して本発明によるSOI基板の製法
の一例を説明する。
の一例を説明する。
第１図Ａに示すように鏡面シリコンウエハ（１）の主
面にフォトリソグラィフィー技術を用いて複数の凸部
（２）が形成されるように所定パターンの段差を形成す
る。そして、その主面上にSiO2等の絶縁膜（３）を形成
し、さらに段差を埋めるために全面にSiO2層,SOG（spin
on glass）層或は多結晶シリコン層、本例では多結晶
シリコン層（４）を形成し、この多結晶シリコン層
（４）の表面を平坦研磨する。
面にフォトリソグラィフィー技術を用いて複数の凸部
（２）が形成されるように所定パターンの段差を形成す
る。そして、その主面上にSiO2等の絶縁膜（３）を形成
し、さらに段差を埋めるために全面にSiO2層,SOG（spin
on glass）層或は多結晶シリコン層、本例では多結晶
シリコン層（４）を形成し、この多結晶シリコン層
（４）の表面を平坦研磨する。
次に、第１図Ｂに示すように多結晶シリコン層（４）
を介してシリコンウエハ（１）と、別の鏡面シリコンウ
エハ（５）を貼り合せる。
を介してシリコンウエハ（１）と、別の鏡面シリコンウ
エハ（５）を貼り合せる。
次に、研磨液としてアミン系例えばエチレンジアミン
の水溶液を使用し、硬質研磨盤を用いた選択ポリッシン
グにより、シリコンウエハ（１）の裏面より研磨する。
絶縁膜（３）はシリコンの研磨ストッパーとして作用
し、第１図Ｃは前述の第３図Ａと同様に基準位置ａ即ち
絶縁膜（３）のパターンが露出し領域部（８）が平坦化
されるまで（即ち島状のシリコン薄層（14）が形成され
るまで）研磨したところである。シリコン薄層（14）の
厚さは1000Å程度である。ウエハ内に平坦化された領域
部（８）が露出されたところで、研磨液の供給を止め、
数分間（１〜５分間）水洗し、領域部（８）及び研磨不
足の他の領域部（９）のシリコン表面には数Å程度の自
然酸化膜（12）を形成する（第１図Ｄ参照）。
の水溶液を使用し、硬質研磨盤を用いた選択ポリッシン
グにより、シリコンウエハ（１）の裏面より研磨する。
絶縁膜（３）はシリコンの研磨ストッパーとして作用
し、第１図Ｃは前述の第３図Ａと同様に基準位置ａ即ち
絶縁膜（３）のパターンが露出し領域部（８）が平坦化
されるまで（即ち島状のシリコン薄層（14）が形成され
るまで）研磨したところである。シリコン薄層（14）の
厚さは1000Å程度である。ウエハ内に平坦化された領域
部（８）が露出されたところで、研磨液の供給を止め、
数分間（１〜５分間）水洗し、領域部（８）及び研磨不
足の他の領域部（９）のシリコン表面には数Å程度の自
然酸化膜（12）を形成する（第１図Ｄ参照）。
水洗後、再度研磨液を供給し、研磨を行う。この研磨
では研磨圧力の高い領域部（９）のみ研磨が進み、研磨
盤が絶縁層（３）に当接して研磨圧力が低くなった領域
部（８）では自然酸化膜（12）が残ったままで、エッチ
ングが進行しない。つまり、この領域部（８）は研磨停
止状態となる（第１図Ｅ参照）。
では研磨圧力の高い領域部（９）のみ研磨が進み、研磨
盤が絶縁層（３）に当接して研磨圧力が低くなった領域
部（８）では自然酸化膜（12）が残ったままで、エッチ
ングが進行しない。つまり、この領域部（８）は研磨停
止状態となる（第１図Ｅ参照）。
次に、領域部（10）が平坦化され島状シリコン薄層
（14）が表われた所で研磨液の供給を止め、水洗した
後、再度研磨液を供給する。この操作をくり返しながら
研磨することにより、順次、表面に薄い自然酸化膜（1
2）を残した島状のシリコン薄層（14）が形成され、最
終的に第１図Ｆに示すようにウエハ全面にこのような島
状のシリコン薄層（14）が形成される。しかる後、表面
の自然酸化膜（12）をフッ酸系の溶液でエッチング除去
して第１図Ｇに示す目的のSOI基板（15）を得る。
（14）が表われた所で研磨液の供給を止め、水洗した
後、再度研磨液を供給する。この操作をくり返しながら
研磨することにより、順次、表面に薄い自然酸化膜（1
2）を残した島状のシリコン薄層（14）が形成され、最
終的に第１図Ｆに示すようにウエハ全面にこのような島
状のシリコン薄層（14）が形成される。しかる後、表面
の自然酸化膜（12）をフッ酸系の溶液でエッチング除去
して第１図Ｇに示す目的のSOI基板（15）を得る。
尚、この自然酸化膜（12）を研磨ストッパーとして利
用する他の製法としては、研磨液の供給を停止させずに
研磨状態のまま、研磨盤上に過酸化水素（H2O2）等の酸
化剤を供給しながら圧力差により、研磨圧力が低くなっ
た領域部のみ自然酸化膜（12）を形成して研磨停止状態
として、連続研磨を可能にする方法をとることもでき
る。
用する他の製法としては、研磨液の供給を停止させずに
研磨状態のまま、研磨盤上に過酸化水素（H2O2）等の酸
化剤を供給しながら圧力差により、研磨圧力が低くなっ
た領域部のみ自然酸化膜（12）を形成して研磨停止状態
として、連続研磨を可能にする方法をとることもでき
る。
上述の製法によれば、研磨が絶縁層（３）の面が露出
する基準位置以下になると研磨圧力が低下することを利
用して、この部分に自然酸化膜（12）を形成し、この自
然酸化膜（12）を研磨（即ちエッチング）ストッパーに
使うことにより、ウエハ内のシリコン層が全面均一な厚
さに研磨できる。従ってウエハ全面にわたって絶縁層
（３）で分離された多数の均一な厚さの島状シリコン薄
層（14）を有するSOI基板（15）を製造することができ
る。本法は特に1000Å程度の極めて薄いシリコン薄層
（14）を形成することができる。また、研磨中に酸化剤
を添加する方法を採用すれば研磨装置を停止する必要が
ないので、連続研磨でSOI基板を製作できる。そして、
最も結晶性の良いパルクシリコンのSOI基板を実現する
ことができる。
する基準位置以下になると研磨圧力が低下することを利
用して、この部分に自然酸化膜（12）を形成し、この自
然酸化膜（12）を研磨（即ちエッチング）ストッパーに
使うことにより、ウエハ内のシリコン層が全面均一な厚
さに研磨できる。従ってウエハ全面にわたって絶縁層
（３）で分離された多数の均一な厚さの島状シリコン薄
層（14）を有するSOI基板（15）を製造することができ
る。本法は特に1000Å程度の極めて薄いシリコン薄層
（14）を形成することができる。また、研磨中に酸化剤
を添加する方法を採用すれば研磨装置を停止する必要が
ないので、連続研磨でSOI基板を製作できる。そして、
最も結晶性の良いパルクシリコンのSOI基板を実現する
ことができる。
本発明によれば、貼り合せ後の選択ポリッシングによ
る研磨が基準位置以下になるとき、研磨圧力が低下する
のを利用して、この部分に自然酸化膜を形成し、この自
然酸化膜を研磨（即ちエッチング）ストッパーとして使
うようにして研磨することにより、ウエハ内の半導体薄
層が全面均一な厚さに研磨することができる。従って最
も結晶性の良いバルク半導体よりなり1000Å程度の極め
て薄い島状半導体薄層を有するSOI基板を歩留りよく製
造することができる。
る研磨が基準位置以下になるとき、研磨圧力が低下する
のを利用して、この部分に自然酸化膜を形成し、この自
然酸化膜を研磨（即ちエッチング）ストッパーとして使
うようにして研磨することにより、ウエハ内の半導体薄
層が全面均一な厚さに研磨することができる。従って最
も結晶性の良いバルク半導体よりなり1000Å程度の極め
て薄い島状半導体薄層を有するSOI基板を歩留りよく製
造することができる。
第１図Ａ〜Ｇは本発明によるSOI基板の製法の一例を示
す工程図、第２図Ａ〜Ｃは従来のSOI基板の製法例を示
す工程図、第３図Ａ及びＢは本発明の説明に供する断面
図である。 （１）（５）はシリコンウエハ、（３）はSiO2層、
（４）は多結晶シリコン層、（７）（15）はSOI基板、
（12）は自然酸化膜、（14）はシリコン薄層である。
す工程図、第２図Ａ〜Ｃは従来のSOI基板の製法例を示
す工程図、第３図Ａ及びＢは本発明の説明に供する断面
図である。 （１）（５）はシリコンウエハ、（３）はSiO2層、
（４）は多結晶シリコン層、（７）（15）はSOI基板、
（12）は自然酸化膜、（14）はシリコン薄層である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/304 H01L 21/76 - 21/765
Claims (1)
- 【請求項１】半導体基板の主面に絶縁層を介して別の基
板を貼り合せ、該半導体基板を選択ポリッシングにより
研磨して半導体薄層を形成する半導体基板の製法におい
て、 基準位置まで研磨され研磨圧力の低下した半導体領域部
の表面に自然酸化膜を形成し、 該自然酸化膜をストッパーとして他の半導体領域部を研
磨することを特徴とする半導体基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33149688A JP2762503B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33149688A JP2762503B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体基板の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178926A JPH02178926A (ja) | 1990-07-11 |
| JP2762503B2 true JP2762503B2 (ja) | 1998-06-04 |
Family
ID=18244293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33149688A Expired - Fee Related JP2762503B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762503B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665202A (en) * | 1995-11-24 | 1997-09-09 | Motorola, Inc. | Multi-step planarization process using polishing at two different pad pressures |
-
1988
- 1988-12-29 JP JP33149688A patent/JP2762503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178926A (ja) | 1990-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |