JPH0799294A

JPH0799294A - 半導体装置及びその作製方法

Info

Publication number: JPH0799294A
Application number: JP26046693A
Authority: JP
Inventors: Yasutomo Fujiyama; 靖朋藤山; Kazutaka Yanagida; 一隆柳田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-09-27
Filing date: 1993-09-27
Publication date: 1995-04-11
Anticipated expiration: 2017-06-04
Also published as: JP3287436B2

Abstract

(57)【要約】【目的】従来のシリコンプロセスを用いて、簡単な工
程で、信頼性の高いＳＯＩ構造を有する大規模集積回路
を低コストで形成する。【構成】単結晶半導体からなる第１の支持基板９上に
半導体装置１を形成し、該半導体装置１表面を不純物バ
リア層８で封止し、熱的に軟化させた第２の支持基板材
料１４を、モールド成形金型１１で押圧して、前記不純
物バリア層８を介して前記半導体装置１形成面の起伏に
沿って変形させて密着させ、冷却硬化させることにより
接合し、その後、前記第１の支持基板９を前記半導体装
置領域１を残して除去し、前記除去面の前記半導体装置
上に電気絶縁性材料層２２を形成する、ことを特徴とす
る半導体装置の作製方法及び、半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁物基板上の半導体
装置及びその作製方法に関し、特に、Ｓｉｌｉｃｏｎ
ＯｎＩｎｓｕｌａｔｅｒ（以下、ＳＯＩと記す）構造
を持つ半導体装置及びその作製方法に関するものであ
る。

【０００２】より詳しくは、単結晶半導体基板に高機
能、高性能電子デバイスや集積回路、等の半導体装置を
形成した後、これを支持基板にて支持し、裏面から単結
晶半導体基板の半導体装置部分を除いて単結晶半導体基
板を除去し、最後に電気的絶縁層を形成することで電気
的絶縁層上に半導体装置を配置した構造を有するＳＯＩ
構造の半導体装置及びその作製方法に関するものであ
る。

【０００３】

【従来の技術】ＳＯＩ技術は、通常のシリコン集積回路
を作製するバルクのシリコン基板では到達し得ない数々
の優位点を有することから、多くの研究がなされてき
た。

【０００４】即ち、ＳＯＩ技術を利用することで、１．誘電体分離が容易で高集積化が可能、２．放射線耐性に優れている、３．浮遊容量が低減され高速化が可能、４．ラッチアップ（ｌａｔｃｈｕｐ）を防止でき、高
耐圧特性が向上する、等の優位点が得られる。

【０００５】比較的近年には、ＺｏｎｅＭｅｌｔｉｎ
ｇＲｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ法（以下、Ｚ
ＭＲと記す）や、ＳｅｐｅｒａｔｉｏｎｂｙＩｏｎ
ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ法（以下、ＳＩＭ
ＯＸと記す）、貼り合わせＳＯＩ法、等のＳＯＩ基板作
製方法が提案されている。

【０００６】ＺＭＲ法とは、ＳｉＯ₂膜で被覆された単
結晶シリコン基板の一部に開口部を設け、その上に堆積
した非晶質或いは多結晶シリコン層に電子線、レーザ
光、等のエネルギービームを収束して照射するか、また
は棒状ヒータにより帯状に溶融領域を走査して開口部の
単結晶基板面をシードにした溶融再結晶により単結晶シ
リコン層をＳｉＯ₂膜上に成長させるものである。この
方法では、比較的大規模な集積回路も試作されている
が、依然として亜粒界等の結晶欠陥が多数残留してお
り、小数キャリアデバイスを作製するに至っていない。
また、制御性、生産性の点で多くの課題を抱えている。

【０００７】また、ＳＩＭＯＸ法は、シリコン単結晶基
板中に酸素をイオン注入することによりシリコン単結晶
基板の内部にＳｉＯ₂層を形成する方法である。この技
術は０．１ミクロン以下の極薄シリコン活性層を形成で
きるだけではなく、シリコンプロセスとの整合性が良い
ことから、現在最も成熟した手法である。

【０００８】しかしながら、ＳｉＯ₂層を形成するため
に１０¹⁸ｉｏｎｓ／ｃｍ²以上もの酸素イオンを注入す
る必要が有り、その注入時間は長く生産性に問題があ
る。しかも、高価なイオン注入装置を必要とする事から
必然的にその作製コストは高くなるという問題が有る。
また、ＳｉＯ₂層によりシリコン単結晶内部を膨張、拡
張するためにＳｉＯ₂層上のシリコン単結晶薄膜層に応
力による結晶欠陥を発生させるという問題がある。

【０００９】これらに比べて貼り合わせＳＯＩ法は、単
結晶シリコン基板と同一、或いは異種の支持基板を互い
に鏡面研磨しその平坦面同士をＳｉＯ₂層、等を介して
貼り合わせ、熱処理を経た後に活性層となるべき片方の
単結晶シリコン基板を研磨して、絶縁膜上に単結晶シリ
コン薄膜を残すものである。

【００１０】この方法では、バルクそのものを活性層と
して使用することから良好な結晶品位が得られ、容易に
ＳＯＩ基板が得られる技術として近年注目されている。

【００１１】反面、硬質基板を貼り合わせることから接
合面の平坦性、及び清浄性が確保されていないと接合界
面に未接合の空隙を残留し、接合後に通常１ミクロン以
下の厚みの単結晶シリコン薄膜とするためにシリコン・
プロセス工程において重大な問題を引き起こす活性層の
欠落を生じやすい。

【００１２】また前例と異なり、機械研磨や化学的エッ
チングにより単結晶シリコン基板を薄膜化する必要があ
る。ＳＯＩとして１ミクロンのシリコン薄膜を想定する
と、厚み精度は±０．１ミクロン以下が要求される。

【００１３】一方、透明化の要求から支持基板にガラ
ス、等の異種材料を使用する場合は、１１００℃にもお
よぶ貼り合わせ時の熱処理において熱膨張係数の違いに
より基板の破壊や剥離が生じるという問題がある。

【００１４】一般に、高温のシリコンプロセスに整合さ
せるために耐熱性に優れた高価な石英ガラスが使用され
るが、熱応力低減の目的から熱処理前の単結晶シリコン
薄膜の厚さは０．５ミクロン以下に制限され、研磨精度
は更に厳しくなる。

【００１５】また、必然的に２枚の基板から１枚の基板
を作製する事になるためコストが高くなるという問題が
ある。低コスト化の観点から支持基板として低融点ガラ
スのような低価格基板を使用することも検討されている
が、耐熱性に問題があり低温シリコンプロセスの開発が
前提となり、現状では実用的な周辺プロセスが確立され
ていない。

【００１６】しかも、低融点ガラスは色々な化合物が添
加されている。特に、アルカリ・イオンによるシリコン
・プロセスの汚染は半導体装置の動作安定性に重大な問
題を引き起こす。

【００１７】これら半導体装置形成前にＳＯＩ基板を作
製する方法に対して、単結晶シリコン基板上に半導体装
置を形成した後、この表面にポリイミドやエポキシ、或
いはボロン・リン・シリケート・ガラス（以下、ＢＰＳ
Ｇと記す）やワックス等の接着剤を介して第１の支持基
板に接着し、単結晶シリコン基板の裏面を研磨、等で除
去し、更に除去面に接着剤を介して他の第２の支持基板
を接着し、第１の支持基板及びその接着剤を除去して集
積配置された素子が形成されたＳＯＩ構造の基板を完成
する方法も提案されている。

【００１８】この方法は積層すべき回路を事前に作製
し、最終段階で支持基板に貼り合わせ、半導体基板側裏
面から半導体装置を研ぎ出すもので、デバイス・トラン
スファ（ＤｅｖｉｃｅＴｒａｎｓｆｅｒ：以下、ＤＴ
と略記す）法ＳＯＩと呼ばれ、ニェーレン、等によっ
て、最初にその方法が提案された（Ｊ．Ａ．ｖａｎＮ
ｉｅｌｅｎ，Ｍ．Ｊ．Ｊ．Ｔｈｅｕｎｉｓｓｅｎａｎ
ｄＪ．Ａ．Ａｐｐｅｌｓ，ＰｈｉｌｉｐｓＴｅｃｈ
ｎｉｃａｌＲｅｖｉｅｗ，ｖｏｌ．３１，ｎｏ．７／
８／９，ｐｐ．２７１−２７５，１９７０。あるいは、
米国特許ＵＳＰ３６７７８４６）。

【００１９】その作製方法を図５（Ａ）から（Ｅ）を用
いて紹介する。

【００２０】まず図５（Ａ）に示すように、ｎ⁺型単結
晶シリコンウェ−ハ３６上のｎ型エピタキシャル層３７
にＵＨＦ帯ＭＯＳトランジスタ３８を衆知のシリコンプ
ロセスを用いて形成する。次に図５（Ｂ）に示すよう
に、表面にワックス３９を介してガラス基板４０を貼り
付ける。更に図５（Ｃ）に示すように、トランジスタの
裏面のｎ⁺型単結晶シリコン３６及びｎ型エピタキシャ
ル層３７を電気化学的エッチングにより除去し厚さ２ミ
クロンと薄くする。次に、図５（Ｄ）に示すように、ワ
ックスとガラス基板を取り除く。最後に、図５（Ｅ）に
示すように、トランジスタ裏面（前記エッチング面）に
ポリマー４１を塗布し、セラミックス基板４２に接着し
て支持するものであった。

【００２１】その後、薄膜化方法の改良として、単結晶
シリコン薄膜とのエッチング液に対する選択性を利用し
てＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）酸化層をストッパとし、ポリッシン
グによる機械研磨とアミン系エッチング液による化学エ
ッチングを併用する選択ポリッシング・トランスファ法
によるバイポーラ型トランジスタの石英基板への転写方
法が、浜口、等により報告された（第４６回応用物理学
会学術講演会・講演予稿集、講演番号１ｐ−Ｖ−９、１
９８５年）。

【００２２】ここではポリイミドを接着剤として石英ガ
ラス基板で支持する構造となっていた。

【００２３】一方、光学レンズとしてガラス材料からな
るブロックを例えば非球面形状を有する金型を用いてモ
ールド加工する技術が工業的に実用化されている（特公
昭５４−３８１２６。特開昭５２−４５６１３。特開昭
５８−８４１３４。松坂健三：応用機械工学、４月
号、ｐｐ．１５９〜１６５、１９８６年）。

【００２４】これは加圧成形法に類し、窒素雰囲気中で
ガラス材料をその屈伏点（Ａｔ）温度程度に加熱して軟
化させ、金型で押圧してその形状に変形加工するもので
ある。複雑な非球面形状を切削、研磨すること無く金型
内で一発加工ができることからレンズ加工の省力化、低
コスト化の手段として注目されている。しかも、光学ガ
ラスはその屈折率、分散などの光学性能により２００種
類以上もあり、屈伏点は４００〜７５０℃の広い範囲に
分布している。また、加圧成形可能なガラス材料という
観点からは電気的絶縁性のものから導電性のものまで豊
富に提供されている。

【００２５】しかしながら、半導体集積回路技術、特に
低融点ガラス平板を支持基板として使用する例は、従来
から低温堆積可能なアモルファス・シリコン半導体薄膜
を利用した半導体装置においては一般的であるが、高温
プロセスであり少数キャリア・デバイス作製をその主流
とする単結晶シリコン・プロセスにおいては前記の理由
から応用されていない。

【００２６】図６は、ガラス材料の一般的な膨張曲線を
示すものである。ガラス材料を室温から加熱すると直線
に近い形で膨張し、ある温度になると急に膨張が大きく
なる。これはガラスが弾性状態から粘弾性状態に移るこ
とを意味し、２つの直線の延長線の交点を転移点（Ｔ
ｇ）という。温度をさらに上げていくと伸びは止まり、
逆に縮んだような曲線になる。これはガラスの軟化によ
るへたりのためで、この温度を屈伏点（Ａｔ）という。
この温度以上では比較的容易にガラスを変形させること
ができるが、冷却中に再結晶化、等の組成変化や表面と
内部との収縮固化の差による引っ張り応力により変形を
生じる場合がある。従って、転移点以上屈伏点以下の温
度領域での伸びの急激な変化を利用しさらに加圧するこ
とで軟化不足を補う加圧成形が行われる。

【００２７】衆知のごとく、高温のシリコン・プロセス
においては、最終層としての無機パッシベーション材料
としてＳｉＯ₂や、ＢＰＳＧ、リン・シリケート・ガラ
ス（以下、ＰＳＧと記す）、等の薄膜をＣｈｅｍｉｃａ
ｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ（以下ＣＶＤと
記す）法で堆積形成する例や、ＰｂＯやＳｉＯ₂を主成
分とする低融点ガラス薄膜をガラス沈着法を用いて形成
する方法などが実用化されているが、何れの形成方法も
支持基板となるような厚膜を形成すると、熱による線膨
張係数の違いによりクラックを発生するという問題があ
り、数千オングストローム程度の薄膜に限って利用され
ている。

【００２８】また、従来のポリッシングに替わる研磨技
術として、森等によりＥｌａｓｔｉｃＥｍｉｓｓｉｏ
ｎＭａｃｈｉｎｉｎｇ（以下、ＥＥＭと記す）法やＣ
ｈｅｍｉｃａｌＶａｐｏｒｉｚａｔｉｏｎＭａｃｈ
ｉｎｉｎｇ（以下、ＣＶＭと記す）法、あるいは、ボリ
ンジャー等によりＰｌａｓｍａ−ＡｓｓｉｓｔｅｄＣｈ
ｅｍｉｃａｌＥｔｃｈｉｎｇ（以下、ＰＡＣＥと記
す）法、等の表面加工法が提案されている（ＥＥＭ法に
関しては、森勇蔵、他：精密機械、４３巻、５号、ｐ
ｐ．２０〜２６、１９７７年。ＣＶＭ法に関しては森
勇蔵、他：精密工学会春季大会学術講演会講演論文集、
Ｍ２３、ｐｐ．５１７〜５１８、１９９１年。ＰＡＳＥ
法に関しては、Ｌ．Ｄ．Ｂｏｌｌｉｎｇｅｒａｎｄ
Ｃ．Ｂ．Ｚａｒｏｗｉｎ，“Ｒａｐｉｄ，Ｎｏｎ−ｍｅ
ｃｈａｎｉｃａｌ，ＤａｍａｇｅＦｒｅｅＦｉｇｕｒ
ｉｎｇｏｆＯｐｔｉｃａｌＳｕｒｆａｃｅｓＵ
ｓｉｎｇＰｌａｓｍａ−ＡｓｓｉｓｔｅｄＣｈｅｍ
ｉｃａｌＥｔｃｈｉｎｇ（ＰＡＣＥ），”ＳＰＩＥ
Ｖｏｌ．９６６，ＡｄｖａｎｃｅｓｉｎＦａｂｒｉ
ｃａｔｉｏｎａｎｄＭｅｔｒｏｌｏｇｙｆｏｒ
ＯｐｔｉｃｓａｎｄＬａｒｇｅＯｐｔｉｃｓ，Ｐ
Ｐ．８２−９０（１９８８））。

【００２９】ＣＶＭ法はプラズマ・ドライ・エッチング
の一種であり、１×１０⁵Ｐａ（パスカル）の高圧力Ｓ
Ｆ₆（六フッ化硫黄）ガス雰囲気下で平行平板電極間に
１４４ＭＨｚ（メガ・ヘルツ）のＶＨＦ帯高周波を印加
してカソード電極に局在する高密度プラズマを生起し、
電気的に中性のフッ素ラジカルを使って被加工物表面を
エッチング除去するものである。シリコン表面を除去す
る場合、加工速度５０ミクロン／分以上で従来の機械加
工同様の加工速度が得られ、しかも０．０１ミクロン以
上の表面精度が得られることが報告されている。

【００３０】従来のポリッシングは加工精度が±３ミク
ロンと粗く、加工表面に与えるダメージが表面光起電力
効果（ＳｕｒｆａｃｅＰｈｏｔｏｖｏｌｔａｇｅ：以
下、ＳＰＶと記す）を用いた局在準位密度分布の変化に
よる評価ではアルゴン・イオン・スパッタ並に大きいの
に比べて、ＣＶＭ法は加工後の表面に与える結晶欠陥や
不純物混入などのダメージが化学エッチング並に低いこ
とが報告されている。しかも、大面積領域の加工が可能
なことからウェーハ表面加工にとって理想的な加工方法
であると考えられる。

【００３１】また、ＥＥＭ法は懸濁液中にある低弾性体
ポリウレタン回転球と加工物表面との間に生じる流体潤
滑現象を利用する加工方法で、ＺｒＯ₂（酸化ジルコニ
ウム）、等の粉末粒子を加工物表面に供給し、数十Å
（オングストローム）程度の相互に接触した非常に狭い
領域で一種の原子間結合を発生させ、この結合による原
子単位の極微小量弾性破壊により加工物表面を除去する
ものである。除去領域の移動はＮＣ（Ｎｕｍｅｒｉｃａ
ｌｌｙＣｏｎｔｒｏｌｌｅｄ）にて行うことから比較
的狭い領域の加工となるが、ＣＶＭ法同様に高精度に、
且つ前記ＳＰＶ法による評価では化学エッチング並のダ
メージに抑えた表面加工が可能である。

【００３２】

【発明が解決しようとする課題】以上述べたように、従
来の方法ではＳＯＩ構造を特徴とする高性能半導体装置
を試作的に作製できるレベルにまで到達しているにもか
かわらず、その生産性、及び作製コストから十分に実用
的なレベルに達しているとは評価し難い。

【００３３】例えば、貼り合わせＳＯＩ基板でさえその
価格は現在一般に市販されているシリコン・ウェーハの
約５倍程度の価格になると予測されている。従って、実
用化に際してはウェーハ作製コストに見合った付加価値
を有する高性能半導体装置の開発や、その作製コストを
現在のＬＳＩ並に引き下げる努力が必要となる。

【００３４】これらに比べてＤＴ法は、従来のシリコン
・プロセスを使用できる利点があるばかりでなく、素子
形成後に安価な基板により半導体装置を支持することも
可能なことから有利である。

【００３５】反面、数ミクロンの高さ及び数十から数百
ミクロンの幅におよぶ複雑な凹凸を有する半導体装置形
成面と支持基板を貼り合わせるものであることから、使
用される接着剤としては凹凸を十分に充填し、且つ平坦
化するための性質として硬化前は低粘度で有ることが必
要となる。また、硬化後は裏面除去時の半導体装置と支
持基板との接着強度を補償すると同時に、硬化に際して
は接着剤の収縮による配線の断線や応力による半導体装
置特性の変動、等を発生させないことが要求される。

【００３６】半導体装置の支持基板への転写後は、素子
構造やゲート長に依存するが例えばｎ型ＭＯＳＦＥＴ
のベース領域の裏面を除去すると、加工精度はトランジ
スタの動作特性、例えばしきい値電圧（Ｖｔｈ）や最大
相互インダクタンス（ｇｍ）に敏感に影響を及ぼし、ゲ
ート長が１．５ミクロンの時、デバイス活性層厚が０．
３ミクロンより薄くなるとその影響が顕著になることが
報告されている。

【００３７】また、シリコンウェーハの最終研磨におい
ては、機械研磨によるシリコン活性層への結晶欠陥の発
生を避けるため、最終層の除去にはポリッシングを使用
するが、その精度は±３ミクロン程度と低い。このた
め、前記浜口等により提案されているように単結晶シリ
コン基板にシリコン酸化膜エッチング停止領域を形成
し、ポリッシング・クロスとアミン系エッチング液を併
用した機械化学的エッチングによる選択ポリッシング法
により高精度に裏面の除去を行う必要がある。ところ
が、既に説明したようにポリッシングによるダメージは
避けられないという問題が潜在する。

【００３８】従来、前記ニェーレン、等によりエッチン
グ停止層として高濃度不純物層をエッチング停止層とす
る化学的エッチングのみを使用する方法も検討された
が、半導体装置形成時の高温処理による高濃度不純物層
からの活性層への不純物拡散の問題を含んでいる。

【００３９】従来のＤＴ法では、トランジスタ裏面のシ
リコン層除去に際してトランジスタ層を第１の基板にて
支持し、薄膜化後はこれを取り外して再び第２の支持基
板に接着していたため工程が複雑となり、第１の支持基
板およびその接着層はトランジスタの裏面除去工程にの
み使用されることから無駄な材料消費を強いることとな
っていた。

【００４０】そこで、一回の転写工程のみでＳＯＩ構造
を形成し、ＬＯＣＯＳ酸化膜を貫通して裏面配線を施す
方法も提案されている。これにより、工程の簡略化が図
られると同時に、裏面電極を形成することもでき基板電
位の制御、等の二次的効果も期待できる。

【００４１】ところが、従来はエポキシ系或いはポリイ
ミド系の接着剤を支持基板との接着層として使用してい
るため、裏面配線の形成に、例えばスパッタ法やＥＢ
（電子ビーム）蒸着法、等の１００℃以上の基板加熱を
必要とする金属膜堆積法を使用することは接着剤の耐熱
性及びガス放出、等の問題から難しい。

【００４２】しかも、単結晶シリコン基板除去後にトラ
ンジスタ裏面はＳＯＩ構造とするためのパッシベーショ
ン処理を必要とする。支持基板、接着剤さらにパッシベ
ーション膜は相互に影響を与えない材料、及び処理条件
が選択されなければならない。従って、支持基板との接
着剤の特性が、その後の工程条件、特に加工温度を決定
する重要な鍵となっていた。

【００４３】従来、ポリマ或いはワックスを接着剤とし
て使用する場合は、裏面パッシベーション層が支持基板
との接着剤層を兼ねる構造とすることで、第１の接着剤
と同一の材料を使用する。ただし、第１の支持基板及び
その接着剤の除去方法は、第２の接着剤のパッシベーシ
ョン効果及び接着強度に悪影響を及ぼさない方法を選択
する、等の制約が多かった。

【００４４】［発明の目的］前記従来の技術の問題点に
鑑み、本発明は従来のシリコンプロセスを用いて信頼性
の高いＳＯＩ構造を有する大規模集積回路を形成するこ
とを第１の目的とする。

【００４５】更に、本発明はその作製に際して従来の様
な複雑で且つ大規模なＳＯＩウェーハ作製工程を経るこ
と無く、これを簡便に作製することを第２の目的とす
る。

【００４６】更にまた、本発明は高価な支持基板を使用
すること無くＳＯＩ構造を有する大規模集積回路を低コ
ストで作製することを第３の目的とするものである。

【００４７】また、ＤＴ法において、接着剤の悪影響を
無くして方法を提供することも目的とする。

【００４８】

【課題を解決するための手段】本発明による半導体装置
の作製方法は、前記課題を解決するための手段として、
衆知のシリコンプロセスを用いて単結晶半導体基板表面
に半導体装置を形成し、不純物バリア層で該表面を封止
する。

【００４９】次に、加圧成形可能なガラス材料を熱的に
軟化させ、単結晶半導体基板にモールド成形金型で押圧
して半導体装置形成面に沿って変形して密着させ、徐冷
硬化することで半導体装置を支持する構造とする。

【００５０】さらに、該半導体装置の形成裏面から単結
晶半導体基板を除去して、半導体装置のみをガラス材料
からなる支持基板に移す。

【００５１】最後に、裏面を除去した半導体装置の裏面
を電気絶縁性部材により封止することで、ガラス材料で
支持された単結晶半導体装置とするものである。

【００５２】また、単結晶半導体基板表面に半導体装置
を形成し、半導体装置の入力信号端子及び出力信号端子
を単結晶半導体基板の除去後に露出する構造とし、不純
物バリア層で該表面を封止する。

【００５３】次に、半導体集積回路チップ毎に半導体装
置を切断、分割し、同一平面上に機能の異なる複数の半
導体集積回路チップを機能的に配置する。ここで、加圧
成形可能なガラス材料を熱的に軟化させ、モールド成形
金型で押圧して半導体装置形成面の凹凸に慣らして直接
密着させ、これを徐冷硬化することで複数の半導体集積
回路チップを一括支持する。

【００５４】最後に、単結晶半導体基板を裏面から半導
体装置を除いて信号端子が露出するまで除去し、半導体
集積回路チップ間の信号端子を接続し、裏面電気絶縁層
を形成することで、ガラス材料で支持された単結晶半導
体装置とするものである。

【００５５】

【作用】本発明の半導体装置及びその製造方法によれ
ば、まず衆知のシリコンプロセスによって単結晶シリコ
ンウェーハ上に形成された半導体集積回路は、外部入出
力端子を除いて、湿度やガラス材料からの可動イオンや
不純物の拡散を防止してその電気的動作特性を安定に保
持するための不純物バリア層としての無機パッシベーシ
ョン材料層で封止される。

【００５６】本発明において、支持基板となるガラス材
料はこれら半導体集積回路に熱的或いは機械的な影響を
及ぼさないことが必須である。従って、低温で熱的に軟
化し、この温度範囲における線膨張係数が前記半導体集
積回路に使用される材料に近似のもので有ることが好ま
しい。例えば、室温から３００℃までの単結晶シリコン
の線膨張係数を３．８×１０^-6／℃とすると、本発明に
使用するガラス材料の線膨張係数も１０^-6／℃のオーダ
であることが好ましい。ほとんどの光学ガラスがこの要
求を満たしている。

【００５７】ここで、ガラス材料の成形温度として、屈
伏点温度近傍にまで前記半導体装置を加熱する場合に問
題になるのは、その金属配線材料の耐熱性である。

【００５８】一般に配線材料として使用されるアルミニ
ュウムは、電気的抵抗率の低さから好ましい材料ではあ
るが、４５０℃以上に加熱するとボイドの発生による断
線や、シリコン析出による抵抗値の増加を生じる問題が
ある。成形温度が配線材料の組成変化温度を越えるよう
なガラス材料を使用する場合には、マイグレーション対
策として開発された公知の高融点金属合金であるモリブ
デン・シリコン合金やタングステン・シリコン合金、等
を配線材料として使用することが好ましい。

【００５９】本発明では前記無機パッシベーション材料
層を支持基板との界面に配置するが、工程簡略化の目的
から接着剤層や研磨等を必要とする平坦化のための厚膜
層は介しない構造としている。従って、半導体集積回路
が形成された表面は数ミクロンにおよぶ凹凸形状とな
り、ガラス材料としてはこの隙間を充填して密着するよ
うに軟化時の表面粘度が十分低いことが必要である。表
面粘度を下げる目的から、成形温度をガラス材料の溶融
温度にまで高めることはガラス材料の局部的な再結晶化
を引き起こし、更に熱的線膨張係数差を広げることにな
り、その加工条件に関しては十分な検討が必要となる。

【００６０】また、徐冷後の室温状態においては半導体
装置を支持する役割を担うことから機械的強度に優れて
いることが必要となる。ガラス材料はこれらの要求を十
分に満たし得る材料であると同時に、金型と加熱密着す
る際に水蒸気、等による空隙が生じることが無いこと
が、加工後の形状測定から確認されている。しかも、逆
に硬化後は本発明のように特有の凹凸形状を有する加工
面の方がアンカー効果による支持強度の増加が期待でき
る。

【００６１】衆知の例から、平坦化した低融点ガラス接
着層を介して平坦なガラス基板に接合させて支持する構
造も想像に難くないが、工程を複雑とし本発明の目的か
らすると好ましくない。

【００６２】本発明における次に重要な加工要素は、半
導体装置形成裏面の単結晶シリコン基板の除去工程であ
る。

【００６３】例えばＭＯＳＦＥＴの場合には、そのチ
ャネル領域の低部を除去することから加工精度はもとよ
り除去工程における結晶欠陥の発生や不純物による影響
を伴わない加工方法が前提となる。なぜなら、高温プロ
セスでは一般的なゲッタリング処理も、工程を経るにつ
れて順次その処理温度を下げていくＤＴ法では裏面除去
後に適用することが難しい。

【００６４】また、６００ミクロンに及ぶ厚いシリコン
・ウェーハのほとんどを除去することから加工速度が機
械加工並に速いことが必要となる。

【００６５】既に説明したように、ＣＶＭ法やＥＥＭ法
によるシリコンの除去加工はこれらの要求を十分に満た
すものである。

【００６６】ただし、表面の空間分解能のみを目的とし
た従来のような表面加工とは異なり、その加工量の制御
に関してはＭＯＳＦＥＴのチャネル領域の厚みが直接
動作特性に影響を及ぼすことから、加工残し厚、即ちチ
ャネル領域の厚み測定及びその加工速度へのフィードバ
ックが必要となる。

【００６７】本発明では、まず加工物全体の形状を測定
した後、光学的膜厚測定が可能となる厚みまで加工速度
一定で加工量を時間により制御して除去し、さらに光学
的膜厚測定を逐次適用しながら最終厚まで除去する。こ
れは従来例の様なＬＯＣＯＳ酸化膜による選択ポリッシ
ング法に比べて種々の半導体装置への応用自由度を高め
るものである。

【００６８】除去後の大気暴露されたＭＯＳＦＥＴ裏
面を封止する必要から、既に説明したように、従来は有
機材料からなる厚膜を塗布する例が、本発明においては
既にガラス材料で半導体装置を支持していることから無
機パッシベーション材料を使用することができる。しか
も、本工程までに使用される材料は何れも４５０℃程度
の耐熱性を有することからプラズマＣＶＤ法やスパッタ
リング法を用いてＳｉＯ₂膜やＳｉ₃Ｎ₄膜、等の無機
薄膜を使用することができる。最終工程がパッシベーシ
ョン処理工程である場合は有機膜でもよいが、更にコン
タクトホールを介してパッシベーション膜上に金属膜を
堆積し裏面配線とする場合は、金属膜蒸着中のガス発
生、等の問題があり無機膜が好ましい。

【００６９】

【実施例】

（実施例１）本発明を用いた半導体装置の一実施例とし
て、ｎチャネルＭＯＳＦＥＴをその作製工程順に図１
（Ａ）〜（Ｅ）及び図２を用いて説明する。

【００７０】図１（Ａ）は、従来のシリコン・プロセス
を用いて形成したｎチャネルＭＯＳＦＥＴの断面構造を
示す。

【００７１】図中、イントリンシック・ゲッタリング
（以下、ＩＧと記す）処理したｐ型チョクラルスキ（以
下、ＣＺと記す）単結晶シリコン基板９の表面にマスク
を用いてゲート酸化膜２を熱酸化（ウェット酸化：１０
００℃）形成する。

【００７２】次にマスクを除去し酸化膜開口部からリン
（Ｐ）をイオン注入し、活性化のためのアニール処理
（８００℃）を施してｎ⁺型ソース領域３及びドレイン
領域４を形成する。更に、ソース領域３、ドレイン領域
４上及びゲート酸化膜２上にスパッタリング法でＷ／Ｗ
Ｓｉ合金積層膜をソース電極５、ドレイン電極６、ゲー
ト電極７として堆積し、パターニングする。最後に、パ
ッシベーション層としてアモルファスＳｉＯ₂膜をプラ
ズマＣＶＤ法で堆積し、素子基板９を完成する。ここで
は省略したが、素子間分離のためのＬＯＣＯＳ酸化領域
を形成しても良い。また、外部入出力端子も形成してお
く。

【００７３】次に、ガラス材料の加圧成形工程を図１
（Ｂ）を用いて説明する。

【００７４】まず下金型１０上に前記素子基板９を配置
し、上金型１１及び胴型１２を含む圧縮成形機１３全体
を大気圧窒素雰囲気でガラス材料の屈伏点温度にまで加
熱しておく。次にフリント系光学ガラスであるＳＦ４
（転移点４５３℃、屈伏点４７７℃、線膨張係数８．９
×１０^-6／℃）からなるガラス・ブロック１４を予備加
熱室（図示せず）で加熱しておき、圧縮成形機１３内に
挿入する。ガラス・ブロック１４の形状はこれを溶融さ
せずに加工することから、最終形状に近い形状であるこ
とが好ましい。

【００７５】ガラス・ブロック１４の温度が屈伏点温度
に達したところで上金型１１を下げ、ガラス・ブロック
１４を素子基板９の素子形成面に押し当て、加圧するこ
とで、その表面を上金型１１の平面形状及び素子形成面
の凹凸形状に変形させる。ここで、素子形成面側は密着
するが、金型側は密着しないように金型表面は窒化チタ
ン（ＴｉＮ）膜、等をコーティングしておきガラスとの
離型性を確保しておく。

【００７６】次に、図１（Ｃ）に示すように、圧力を解
除して上金型１１を上昇させ、素子基板９がガラス・ブ
ロック１４に密着、支持されたＤＴ基板１５ａを取り出
し、室温にまで徐冷する。

【００７７】図１（Ｃ）は、素子基板９がガラス支持基
板１４に支持されたＤＴ基板１５ａの断面を示す。

【００７８】次に、素子基板９の裏面除去工程につい
て、図１（Ｄ）を用いて説明する。

【００７９】図中、ＣＶＭ装置１６は１×１０⁵Ｐａ以
上の圧力に耐える容器の内部にカソード電極板１７とア
ノード電極板１８を平行に配置した構造で、アノード電
極１８及び圧力容器１６は電気的に接地する。一方、カ
ソード電極１７はこれらと電気的に絶縁されて１４４Ｍ
Ｈｚの高周波電源１９に接合装置（図示省略）を介して
接続されている。

【００８０】処理するＤＴ基板１５ａはアノード電極１
８上に、素子基板９の裏面側をカソード電極１７に向け
て載置する。

【００８１】次に、ＣＶＭ装置１６にＳＦ₆ガスを１×
１０⁵Ｐａの圧力になるまで導入し、高周波電源１９か
らカソード電極１７に高周波電力を印加し、ＳＦ₆分子
を励起してカソード電極１７表面に高密度のプラズマ領
域２０を生起する。高圧力雰囲気のためイオン種は加工
面にまで到達せず、電気的に中性のフッ素ラジカルのみ
がシリコンのエッチングに寄与する。ここで、フッ素ラ
ジカルの寿命も高圧力雰囲気のため短く、カソード電極
１７近傍でのみエッチングに寄与することからＤＴ基板
１５ａのシリコン表面のみがフッ素ラジカルと反応して
ＳｉＦ₄ガスとなって除去される。

【００８２】ＤＴ基板１５ａのシリコン除去領域９ａは
ＭＯＳＦＥＴのｐ型チャネル領域２１まで均一、且つ
平坦に除去される。ここで、既に説明したように除去の
最終局面においては光学的厚み測定法を用いてチャネル
領域２１のシリコン層厚を測定しながら除去加工を継続
し、チャネル領域の厚みが０．５ミクロンになったとこ
ろで加工を終了する。

【００８３】最後に、最終パッシベーション工程につい
て図１（Ｅ）を用いて説明する。

【００８４】裏面のシリコン領域９ａを除去したＤＴ基
板１５ａをプラズマＣＶＤ装置（図示省略）内に配置
し、ＳｉＨ₄（シラン）ガスとＯ₂（酸素）ガスを導入
して１３．５６ＭＨｚの高周波電力で励起、分解し、基
板温度３００℃でアモルファスＳｉＯ₂膜２２を前記Ｄ
Ｔ基板の裏面全面に堆積する。

【００８５】これで、ＳＯＩ構造を有するＭＯＳＦＥ
Ｔが集積配置されたＤＴ基板１５ａが完成する。

【００８６】この状態で本発明のウェーハ形状のＤＴ基
板１５ａは切断、分割して従来の半導体チップ同様に取
り扱うことができる。

【００８７】本実施例においては半導体装置としてｎチ
ャネルＭＯＳＦＥＴを例にしたが、これ以外の例えば
ｐチャネルＭＯＳやこれらを組み合わせたＣＭＯＳや、
バイポーラ・トランジスタ、ダイオードなどであっても
よい。

【００８８】図２（Ａ）は本発明を用いて作製されるバ
イポーラ・トランジスタの断面形状を示す。

【００８９】図中、ガラス支持基板１４内にｐ⁺型ベー
ス領域２６１、ｎ⁺型エミッタ領域２６２、ｎ^-型及び
ｎ⁺型コレクタ領域２６３及び２６４が転写されてお
り、コレクタ領域２６４はシリコン除去面にまで露出し
ている。尚、本例では、ＬＯＣＯＳ酸化領域２４１で素
子分離を行っているが、島状分離すれば不要である。

【００９０】また、図２（Ｂ）は本発明を用いて作製さ
れるＰＮダイオードの断面形状を示す。

【００９１】図中、ガラス支持基板１４内にカソード電
極２７１、アノード電極２７２、ｎ型及びｎ^-型カソー
ド領域２７３及び２７４、ｐ型及びｐ^-型アノード領域
２７５及び２７６が転写されており、ｎ^-型カソード領
域２７４はシリコン除去面まで露出している。

【００９２】また、本実施例では加圧成形可能な材料と
してガラス材料を例としたが、半導体装置として完成し
た後の工程であることから、本発明の用件に合致すれば
その他の誘電体材料や導電体材料、さらには熱伝導性に
優れた材料、鉛等を含有した放射線に対する遮蔽効果に
優れた材料も使用することができる。

【００９３】また更に、シリコン除去方法に関しては上
記方法に限定されるものではなく、半導体装置に対する
影響が許容できるならば他の方法であってもよい。加工
量の測定、制御方法に関しても上記例以外の方法であっ
ても良い。

【００９４】（実施例２）前記実施例１においては、ウ
ェーハ形状の素子基板９にガラス支持基板１４を加圧成
形して密着、支持したが、図１（Ａ）で素子基板９が完
成した後で素子基板９をチップ形状に切断、分割し、機
能の異なる複数の半導体集積回路チップをガラス支持基
板で一括支持することも可能である。

【００９５】そこで本発明の他の実施例形態の半導体装
置及びその作製方法について、図３（Ａ）〜（Ｄ）を用
いて説明する。ここで、半導体装置作製工程は図１
（Ａ）に示したものと同様、或いは公知の作製方法であ
ることから工程の説明は省略する。

【００９６】ただし、構造的に前記の半導体装置と異な
る点は、ＬＯＣＯＳ酸化領域を有し、これを貫通してシ
リコン除去面にまで達する金属配線を充填した裏面コン
タクト・ホール２５及び２９（図３（Ａ）に図示する）
が形成されていることである。

【００９７】図３（Ａ）に示すように切断、分離した機
能及び製作工程の異なる複数の半導体集積回路チップ、
例えばＣＭＯＳトランジスタ・チップ（図では、ｐチャ
ネルＭＯＳを省略している）２３とバイポーラ・トラン
ジスタ・チップ２４を加圧成形機１３内の下金型１０上
に配置する。

【００９８】ＣＭＯＳトランジスタとバイポーラ・トラ
ンジスタを相互に接続した半導体装置、即ちＢｉ−ＣＭ
ＯＳは近年その低消費電力と高速性から注目を浴びてい
る。しかしながら、２種類のトランジスタを同一基板上
に形成する場合には構造及び作製工程が異なることから
工程が複雑になるという問題がある。そこで、本発明で
は各チップを個別に作製した後、同一基板でこれらのチ
ップを支持し、配線を接続することで多機能の半導体装
置を作製することを可能にする。

【００９９】図中、２６はバイポーラ・トランジスタの
ベース電極、２７はエミッタ電極、２８はコレクタ電極
を示す。

【０１００】図３（Ｂ）に示すように、実施例１と同様
にガラス支持基板１４を加圧成形して、チップ２３及び
２４に密着させる。この時、それぞれのチップの下金型
表面からの高さはシリコン・ウェーハの厚み、素子構
造、多層配線の有無、等により異なる。従って、図３
（Ｂ）に示すように本実施例におけるＤＴ基板１５ｂの
シリコン側表面の高さは同一面となるが、ガラス支持基
板１４に埋め込まれる深さは異なる。

【０１０１】ＤＴ基板１５ｂの裏面シリコン２３ａ、２
４ａの除去工程は、図３（Ｃ）に示す様に、まずＣＶＭ
法を用いてＤＴ基板１５ｂの裏面全域に渡って、例えば
チップ２３のチャネル領域２１を残す面３０まで均一、
且つ平坦に除去する。ところが、各半導体チップの必要
な残し厚は異なることから、次にＥＥＭ法を用いてチッ
プ２４の領域をその残し面３１までシリコンを除去す
る。ＥＥＭ法を使用する場合にも光学的厚み測定法を用
いて残し厚を制御する。

【０１０２】裏面のシリコンを除去することで各チップ
の裏面コンタクト・ホール２５の金属配線も除去面に露
出する。

【０１０３】ただし、全てのチップがＳＯＩ構造を必要
とするとは限らない。ＳＯＩ構造を必要としないチップ
に関してはＬＯＣＯＳ酸化層及び裏面コンタクト・ホー
ル２６の深さを十分に深く形成しておき、ＣＶＭ法のみ
でこれが露出するまで均一にシリコン領域を除去すれば
良い。

【０１０４】次に、図３（Ｄ）に示すように裏面パッシ
ベーション膜２２としてアモルファスＳｉＯ₂膜を堆積
し、裏面コンタクト・ホール部２５及び２９のみをリソ
グラフィーを使って開口する。更に、金属配線３２を堆
積してパターニングしてＭＯＳトランジスタのドレイン
電極６とバイポーラ・トランジスタのベース電極２６を
電気的に接続する。最後に、最終パッシベーション膜３
３としてアモルファスＳｉＯ₂膜を全面に堆積する。

【０１０５】このように、本発明を用いて従来のハイブ
リッドＩＣの様に機能の異なるＳＯＩ構造を有するＩＣ
チップを集積搭載することもできる。

【０１０６】本実施例においては、上記２例の半導体集
積回路チップ以外の半導体装置で有っても良い。

【０１０７】また、シリコン除去方法に関しては上記以
外の方法を組み合わせても良い。

【０１０８】また、当然、裏面配線処理は本発明の実施
範囲を限定するものではない。

【０１０９】また、半導体装置裏面の電気絶縁部材上に
裏面電極を形成し、基板電位を制御するようにすること
もできる。（実施例３）次に、本発明に特有の加工方法により可能
となる構造体について図４（Ａ）〜（Ｂ）を用いて説明
する。

【０１１０】本実施例において前記実施例と異なる特有
な点は加圧成形機１３の上金型３４及び下金型３５の形
状にある。

【０１１１】一般にＩＣチップは配線形成されたセラミ
ックス基板、等に直接搭載することを念頭に置いてパッ
ケージングされている。

【０１１２】本発明はガラス支持基板を加圧成形するも
のであることから、図４（Ａ）に示すように加圧成形機
１３の金型３４及び３５の加工面を所望の形状にし、シ
リコン除去、及びパッシベーション処理をすることによ
り、図４（Ｂ）に示すようなＤＴ基板１５ｃが完成す
る。ただし、本実施例においては加圧成形前に素子基板
９はチップ上に切断、分離しておく。

【０１１３】同様に、外部リード端子を取り付けた半導
体チップをガラス支持基板で一括支持する構造に上記金
型形状を設定することもできる。

【０１１４】（実施例４）次に、本発明のシリコン除去
工程におけるＣＶＭ装置の実施例についてその内部構造
の一部を図７を用いて説明する。

【０１１５】本発明において半導体装置裏面のシリコン
は既に説明したように極めて精度良く除去されなければ
ならない。

【０１１６】そこで本発明においては、従来の加工前形
状測定に付加して加工途中のシリコン厚測定を行い、そ
のデータを加工時間及び加工条件にフィードバックする
ことで加工精度を高めた。図中、被加工物であるＤＴ基
板１５は回転可能なアノード電極１８上に複数個配置さ
れており、その回転領域の一部に固定されたカソード電
極１７が高周波電源１９に接続されて配置してある。

【０１１７】同様に、回転領域の一部にはＤＴ基板１５
のシリコン厚を測定するためのＤＴ基板の全領域に渡っ
てＸＹ方向に移動可能な光学的膜厚測定装置１７１を配
置した。

【０１１８】加工はまずカソード電極１７直下において
光学的膜厚測定可能な厚みにまでＤＴ基板のシリコンを
除去し、アノード電極１８を回転して、ＤＴ基板を順次
移動する。次に、光学的膜厚測定装置１７１直下のＤＴ
基板全域のシリコン厚を測定してそのデータをコントロ
ーラ１７２に記憶させておき、再びカソード電極１７直
下に移動させてデータをもとに加工時間等を制御して正
確にシリコンを除去する。

【０１１９】本実施例では光学的な膜厚測定法を使用し
たが、当然測定精度を満たすものであれば他の測定方法
を利用しても良い。また、回転移動以外にも直線移動し
て前進後退するものや、複数の除去ステージを有するも
のなどで有っても良く、上記実施例が本発明の適用範囲
を制限するものではない。

【０１２０】

【発明の効果】以上説明したように、本発明によれば、
信頼性の高い従来のシリコン・プロセスを用いて高性能
且つ高機能の半導体装置を簡便な方法で作製することが
できるという効果が得られる。

【０１２１】しかも、安価な支持基板を使用することか
ら低コストでＳＯＩ構造を有する半導体装置を作製する
ことができる。

【０１２２】さらに、支持基板として使用できる材料の
範囲を大きく拡大することもでき、支持基板材料により
半導体装置に新たな機能を持たせることもできる。

【０１２３】また、従来のＤＴ法のように、接着剤を用
いることもないため、接着剤による悪影響を無くすこと
ができる。

【図面の簡単な説明】

【図１】本発明の実施例１による半導体装置の作製工程
を説明するための模式的断面図である。

【図２】本発明の実施例１による半導体装置の最終形態
を説明するための模式的断面図である。

【図３】本発明の実施例２による半導体装置の作製工程
を説明するための模式的断面図である。

【図４】本発明の実施例３による、加圧成形工程におい
て特異な支持基板形状を作製する工程を説明するための
模式的断面図である。

【図５】従来のデバイス・トランスファ法による半導体
装置の作製工程を説明するための模式的断面図である。

【図６】一般的なガラスの膨張特性を説明するための概
略図である。

【図７】本発明のシリコン除去工程で使用するＣＶＭ装
置の内部概略図である。

【符号の説明】

１半導体素子領域２ゲート酸化膜３ソース領域４ドレイン領域５，６，７，２６，２７，２８電極８，２２，３３パッシベーション膜９素子基板１０，１１，３４，３５金型１２胴型１３加圧成形機１４ガラス支持基板１５ＤＴ基板１６ＣＶＭ装置１７カソード電極１８アノード電極１９高周波電源２０プラズマ２１ＭＯＳチャネル領域２３，２４半導体集積回路チップ２５，２９裏面コンタクト電極３０，３１シリコン除去面３２裏面配線３６シリコン基板３７エピタキシャル層３８ＭＯＳＦＥＴ３９ワックス４０ガラス基板４１ポリマ接着層４２セラミックス基板１７１光学的膜厚測定装置１７２コントローラ

Claims

【特許請求の範囲】

【請求項１】薄膜化された半導体素子領域と、該素子
領域上に形成された絶縁層と、該半導体素子領域を支持
する支持体とを有して構成され、該支持体は、加熱によ
り軟化し加圧成形可能な材料により、接着剤を介さず
に、密着支持していることを特徴とする半導体装置。
【請求項２】前記薄膜化された半導体素子領域を有す
る複数の半導体チップが、前記支持体により一体的に支
持されていることを特徴とする請求項１に記載の半導体
装置。
【請求項３】前記複数の半導体チップを電気的に接続
する配線部を有することを特徴とする請求項２に記載の
半導体装置。
【請求項４】半導体装置の製造方法において、単結晶半導体からなる第１の支持基板上に半導体装置を
形成し、該半導体装置表面を不純物バリア層で封止し、熱的に軟化させた第２の支持基板材料を、モールド成形
金型で押圧して、前記不純物バリア層を介して前記半導
体装置形成面の起伏に沿って変形させて密着させ、冷却
硬化させることにより接合し、その後、前記第１の支持基板を前記半導体装置領域を残
して除去し、前記除去面の前記半導体装置上に電気絶縁性材料層を形
成する、ことを特徴とする半導体装置の作製方法。
【請求項５】第１の支持基板上に半導体装置と、該半
導体装置上に形成された不純物バリア層を有する複数の
チップを、同一平面上に配列し、熱的に軟化させた第２の支持基板材料を、モールド成形
金型で押圧して、前記不純物バリア層を介して、前記複
数の半導体装置形成面の起伏に沿って変形させて密着さ
せ、徐冷硬化させて接合することにより前記複数のチッ
プを一体的に支持し、前記第１の支持基板を、それぞれの前記半導体装置領域
を残して除去し、前記除去面の前記半導体装置上に電気絶縁性材料層を形
成する、ことを特徴とする半導体装置の作製方法。
【請求項６】前記第１の支持基板を除去する際に、前
記複数の半導体装置の端子部を露出させ、該端子間を接続後、電気絶縁層で覆うことにより、電気
的に接続された複数の半導体装置を、前記第２の支持基
板上に一体的に形成することを特徴とする請求項５に記
載の半導体装置の作製方法。
【請求項７】前記第２の支持基板材料は、加圧成形可
能で加熱により軟化するガラス材料であり、該加圧成形
加工は、該ガラス材料の転移点（Ｔｇ）以上、屈伏点
（Ａｔ）以下の温度範囲で実施することを特徴とする請
求項４〜６のいずれか１項に記載の半導体装置の作製方
法。
【請求項８】前記ガラス材料は、前記半導体装置の非
可逆的電気特性変動温度よりも低い屈伏点温度を有する
材料であることを特徴とする請求項７に記載の半導体装
置の作製方法。
【請求項９】前記モールド成形金型の形状を変えるこ
とにより、該金型により押圧される前記第２の支持基板
の形状を任意に成形加工することを特徴とする請求項４
〜６のいずれか１項に記載の半導体装置の作製方法。
【請求項１０】前記単結晶半導体基板の除去工程は、
大気圧以上のエッチングガス雰囲気中における高周波プ
ラズマによるケミカル・ドライ・エッチングを使用する
ことを特徴とする請求項４〜６のいずれか１項に記載の
半導体装置の作製方法。
【請求項１１】前記単結晶半導体基板の除去工程は、
光学的膜厚測定手段により除去量の終点検知を行うこと
を特徴とする請求項４〜６のいずれか１項に記載の半導
体装置の作製方法。
【請求項１２】前記単結晶半導体基板の除去工程は、
前記高周波プラズマによるケミカル・ドライ・エッチン
グに加え、局部領域の除去に酸化物粉末粒子と被除去面
との原子間結合による原子単位の極微小量破壊による除
去を付加し、その終点検知は光学的膜厚測定手段により
行うことを特徴とする請求項４〜６のいずれか１項に記
載の半導体装置の作製方法。
【請求項１３】前記単結晶半導体基板除去面に形成す
る電気絶縁性部材は、前記ガラス材料の転移点（Ｔｇ）
以下の温度で付着或いは堆積させたことを特徴とする請
求項７に記載の半導体装置の作製方法。
【請求項１４】前記半導体装置は、電気的絶縁領域で
分離されたＭＯＳ型トランジスタであり、そのソース及
びドレイン領域の少なくとも一方は前記単結晶半導体基
板の除去面にまで貫通した構造を有することを特徴とす
る請求項４〜６のいずれか１項に記載の半導体装置の作
製方法。
【請求項１５】前記半導体装置は、電気的絶縁領域で
分離されたバイポーラ型トランジスタであり、そのコレ
クタ領域は前記単結晶半導体基板の除去面にまで貫通し
た構造を有することを特徴とする請求項４〜６のいずれ
か１項に記載の半導体装置の作製方法。
【請求項１６】前記半導体装置は、電気的絶縁領域で
分離されたダイオードであり、そのＰ，Ｎ領域の少なく
とも一方が前記単結晶半導体基板の除去面にまで貫通し
た構造を有することを特徴とする請求項４〜６のいずれ
か１項に記載の半導体装置の作製方法。
【請求項１７】前記半導体装置は、素子分離ＬＯＣＯ
Ｓ領域を有し、これを前記単結晶半導体基板除去面にま
で貫通し、除去後に除去面に露出する配線部を有する構
造としたことを特徴とする請求項４〜６のいずれか１項
に記載の半導体装置の作製方法。
【請求項１８】前記半導体装置は、前記裏面電気絶縁
部材上に裏面電極を有し、基板電位を制御可能な構造と
したことを特徴とする請求項４〜６のいずれか１項に記
載の半導体装置の作製方法。
【請求項１９】前記半導体装置は、前記裏面電気絶縁
部材上に前記貫通配線部に接続して前記複数の半導体集
積回路チップ間を電気的に接続する配線部を有する構造
としたことを特徴とする請求項４〜６のいずれか１項に
記載の半導体装置の作製方法。