JPH04243132A - 半導体基板およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，半導体基板およびその
製造方法，特に超薄膜ＳＯＩ基板およびその製造方法に
関する。

【０００２】絶縁層上に半導体層を形成した半導体基板
は，ＳＯＩ基板と呼ばれている。ＳＯＩは，広義には　
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏ
ｒ　と解されており，狭義にはＳｉｌｉｃｏｎ　Ｏｎ　
Ｉｎｓｕｌａｔｏｒと解されている。本発明は，広義お
よび狭義のＳＯＩ基板およびその製造方法を対象とする
が，以下の説明では，最も多く研究されている，狭義の
Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒを主題にす
る。

【０００３】ＳＯＩ基板は，素子特性や素子間分離の点
で，バルク基板より優れている。ＳＯＩ基板の作製方法
には，次の方法がある。

【０００４】（１）溶融再結晶化法 これは，絶縁膜上にポリシリコンを堆積し，レーザビー
ムなどのエネルギービームによって溶融し，溶融部分を
移動させながら結晶成長を行う方法である。

【０００５】（２）ＳＩＭＯＸ法 これは，シリコン基板中に酸素をイオン注入し，高温熱
処理することによってシリコン基板中にシリコン酸化膜
を形成し，上層にシリコン結晶を残す方法である。

【０００６】（３）張り合わせ法 これは，２枚のシリコンウェーハを表面に形成した酸化
膜を介して張り合わせ，一方のシリコン基板を研削，研
磨して薄いシリコン層を残す方法である。

【０００７】これらの方法の中では，（３）の張り合わ
せ法が結晶転位や格子欠陥が最も少なく結晶性の良好な
ＳＯＩ基板を形成することのできる方法として注目され
ている。

【０００８】図２は，張り合わせＳＯＩ基板の作製工程
を示す断面模式図である。同図を用いて，張り合わせＳ
ＯＩ基板の作製方法を説明する。

【０００９】（工程１，図２（ａ））２枚の単結晶シリ
コンウェーハ２１，２２を準備する。その中の一方また
は両方の表面にシリコン酸化膜２３，２４を形成する。

【００１０】（工程２，図２（ｂ））２枚の単結晶シリ
コンウェーハ２１および２２を張り合わせる。

【００１１】（工程３，図２（ｂ），（ｃ））一方の単
結晶シリコンウェーハ２１を薄膜化して素子形成シリコ
ン層２５とする。他方の単結晶シリコンウェーハ２２は
，そのまま残して支持基板とする。

【００１２】以上の各工程を経て，ＳＯＩ基板が作製さ
れる。

【００１３】ＳＯＩ基板の中でも，素子形成シリコン層
の膜厚が１μｍ以下の超薄膜ＳＯＩ基板が，近年注目さ
れている。この超薄膜ＳＯＩ基板の作製においては，素
子形成シリコン層の膜厚の面内バラツキを支持シリコン
基板の厚さバラツキ以下に抑える必要がある。

【００１４】この厳しい条件下では，従来通りの裏面基
準の研削技術や研磨技術を用いて超薄膜ＳＯＩ基板を作
製することは不可能である。そこで，均一な厚さの素子
形成シリコン層を有する超薄膜ＳＯＩ基板を作製するた
めの新しい技術が求められている。

【００１５】

【従来の技術】図３は，従来の超薄膜ＳＯＩ基板の作製
工程を示す断面模式図である。同図を用いて，従来の超
薄膜ＳＯＩ基板の作製方法を工程順に説明する。

【００１６】（工程１，図３（ａ））一方または両方の
表面にシリコン酸化膜が形成された２枚の単結晶シリコ
ンウェーハを張り合わせ，一方の単結晶シリコンウェー
ハを研削，研磨して薄くする。その結果，図に示すよう
に，単結晶シリコンウェーハから成る支持基板３１，そ
の表面に形成されたシリコン酸化膜３２，およびその表
面に形成されたシリコン単結晶層３３から成る構造が得
られる。

【００１７】（工程２，図３（ｂ））シリコン単結晶層
３３に溝３４を形成してシリコン酸化膜３２を露出させ
る。

【００１８】（工程３，図３（ｃ））表面にシリコン酸
化層３５を堆積させる。

【００１９】（工程４，図３（ｄ））シリコン酸化層３
５をパターニングして，溝３４の底にのみ残し，シリコ
ン酸化層３６とする。

【００２０】（工程５，図３（ｄ），（ｅ））シリコン
は研磨されるが，シリコン酸化物は研磨されない研磨剤
を用いて，シリコン単結晶層３３を研磨して薄膜化する
。

【００２１】このとき，溝３４の底に残されたシリコン
酸化層３６の高さまでシリコン単結晶層３３が研磨され
ると，シリコン酸化層３６は研磨されないので，シリコ
ン単結晶層３３も研磨されない。その結果，シリコン単
結晶層３３をシリコン酸化層３６の上面と一致するまで
薄くすることができるので，均一な厚さの素子形成シリ
コン層３８をもった超薄膜ＳＯＩ基板が作製される。

【００２２】

【発明が解決しようとする課題】従来の超薄膜ＳＯＩ基
板の製造方法では，工程５（図３（ｄ），（ｅ））の研
磨工程において，シリコン単結晶層３３の上部の角部３
７でシリコン単結晶層３３に欠けが生じ，研磨剤中に流
れ出る。この欠けたシリコン単結晶片は素子形成シリコ
ン層３８の表面を傷付ける。また，欠けたシリコン単結
晶片は素子形成シリコン層３８の表面に付着し，洗浄し
ても落ちずに残留する。これらの欠点は，デバイスを作
製する際の歩留まりに影響する。

【００２３】したがって，従来の製造方法で作製した超
薄膜ＳＯＩ基板には，デバイス作製時の歩留まりが低下
する，という問題があった。

【００２４】本発明は，この問題点を解決して，表面が
平滑かつ清浄で均一な厚さを有する素子形成半導体単結
晶層が得られるようにした，半導体基板およびその製造
方法，特に超薄膜ＳＯＩ基板およびその製造方法を提供
することを目的とする。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体基板は，絶縁層上に薄膜半導
体層を形成した半導体基板において，薄膜半導体層がテ
ーパを有し，絶縁層に到達する溝によって個々の素子形
成半導体層に分割されているように構成する。

【００２６】本発明に係る半導体基板の製造方法は，絶
縁層上に薄膜半導体層を形成する半導体基板の製造方法
において，支持基板上に第１絶縁層が形成され，該第１
絶縁層上に半導体層が形成された半導体ウェーハを準備
する工程と，第１絶縁層上に形成された半導体層を所定
の厚さまで薄くする工程と，半導体層にテーパを有し，
第１絶縁層に到達する溝を形成する工程と，全面に第２
絶縁層を形成する工程と，該第２絶縁層をパターニング
して，前記溝の底にのみ残す工程と，溝の底に残された
第２絶縁層をストッパとして，半導体層を該第２絶縁層
の厚さになるまで薄膜化する工程とを含むように構成す
る。

【００２７】

【作用】本発明の一実施例を示す図１をかりて，本発明
の原理を説明する。

【００２８】（工程１，図１（ａ））一方の表面に絶縁
膜が形成された２枚の半導体ウェーハを張り合わせ，一
方の半導体ウェーハを研削，研磨して薄くする。その結
果，図に示すように，半導体ウェーハから成る支持基板
１，その表面に形成された第１絶縁層２，およびその表
面に形成された半導体層３から成る構造が得られる。

【００２９】（工程２，図１（ｂ））半導体層３に，テ
ーパを有するＶ型の溝４を形成して第１絶縁層２を露出
させる。

【００３０】（工程３，図１（ｃ））表面に第２絶縁層
５を堆積させる。

【００３１】（工程４，図１（ｄ））第２絶縁層５をパ
ターニングして，溝４の底にのみ残し，第２絶縁層６と
する。

【００３２】（工程５，図１（ｄ），（ｅ））半導体は
研磨されるが，絶縁物は研磨されない研磨剤を用いて，
半導体層３を研磨して薄膜化する。

【００３３】このとき，溝４の底に残された第２絶縁層
６の高さまで半導体層３が研磨されると，第２絶縁層６
は研磨されないので，半導体層３も研磨されない。その
結果，半導体層３を第２絶縁層６の上面と一致するまで
薄くすることができるので，均一な厚さの素子形成半導
体層８をもった超薄膜ＳＯＩ基板が作製される。

【００３４】本発明の超薄膜ＳＯＩ基板の製造方法では
，溝４にテーパを付けているので，工程５（図１（ｄ）
，（ｅ））の研磨工程において，半導体層３の上部の角
部７で半導体層３に欠けが生じることはない。

【００３５】

【実施例】図１は，本発明の一実施例の各工程を示す断
面模式図である。同図を用いて，本発明に係る超薄膜Ｓ
ＯＩ基板の作製方法を工程順に説明する。

【００３６】（工程１，図１（ａ））一方の表面にシリ
コン酸化膜が形成された２枚の単結晶シリコンウェーハ
を張り合わせ，一方の単結晶シリコンウェーハを研削し
て約１０μｍまで薄くした後，研磨して２μｍまで薄く
する。その結果，図に示すように，単結晶シリコンウェ
ーハから成る支持基板１，その表面に形成されたシリコ
ン酸化膜２，およびその表面に形成されたシリコン単結
晶層３から成る構造が得られる。

【００３７】（工程２，図３（ｂ））シリコン単結晶層
３の表面を酸化した後，通常のフォトリソグラフィ技術
によりパターニングし，シリコン単結晶層３の結晶方位
が（１００）面の場合，水酸化カリウム（ＫＯＨ）水溶
液によってエッチングして，テーパ（例えば，表面と溝
の側壁とがなす角度が約５５°）を有する断面形状がＶ
型の溝４を形成してシリコン酸化膜２を露出させる。

【００３８】（工程３，図１（ｃ））表面に，ＣＶＤ法
によりシリコン酸化層５を０．１μｍの厚さに堆積させ
る。

【００３９】（工程４，図１（ｄ））シリコン酸化層５
をパターニングすることにより，溝４の底にのみ残し，
シリコン酸化層６とする。

【００４０】（工程５，図１（ｄ），（ｅ））シリコン
は研磨されるが，シリコン酸化物の研磨速度がシリコン
の４００分の１以下のアミン系水溶液にコロイダルシリ
カをわずかに含有した研磨剤を用いて，シリコン単結晶
層３を研磨して薄膜化する。

【００４１】このとき，溝４の底に残されたシリコン酸
化層６の高さまでシリコン単結晶層３が研磨されると，
シリコン酸化層６は研磨されないので，シリコン単結晶
層３も研磨されない。その結果，シリコン単結晶層３を
シリコン酸化層６の上面と一致するまで薄くすることが
できるので，膜厚が０．１μｍで均一な厚さの素子形成
シリコン層８をもった超薄膜ＳＯＩ基板を作製できた。

【００４２】

【発明の効果】本発明では，絶縁層上の半導体層にテー
パを有する溝を形成し，溝の底に絶縁層を形成した後に
半導体層を研磨して薄膜化する。したがって，半導体層
の上部の角部で半導体層に欠けが生じることがない。そ
の結果，従来例のように，欠けた半導体片が素子形成半
導体単結晶層の表面を傷つけることや，洗浄しても落ち
ない欠けた半導体片が素子形成半導体単結晶層上に残留
することがないので，超薄膜ＳＯＩ基板の製造歩留まり
が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例の各工程を示す断面模式図で
ある。

【図２】張り合わせＳＯＩ基板の作製工程を示す断面模
式図である。

【図３】従来の超薄膜ＳＯＩ基板の作製工程を示す断面
模式図である。

【符号の説明】

１　　支持基板 ２　　シリコン酸化膜 ３　　シリコン単結晶層 ４　　溝 ５　　シリコン酸化層 ６　　シリコン酸化層 ７　　角部 ８　　素子形成シリコン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　絶縁層上に薄膜半導体層を形成した半
   導体基板において，薄膜半導体層がテーパを有し，絶縁
   層に到達する溝によって個々の素子形成半導体層に分割
   されていることを特徴とする半導体基板。
2. 【請求項２】　　絶縁層上に薄膜半導体層を形成する半
   導体基板の製造方法において，支持基板上に第１絶縁層
   が形成され，該第１絶縁層上に半導体層が形成された半
   導体ウェーハを準備する工程と，第１絶縁層上に形成さ
   れた半導体層を所定の厚さまで薄くする工程と，半導体
   層にテーパを有し，第１絶縁層に到達する溝を形成する
   工程と，全面に第２絶縁層を形成する工程と，該第２絶
   縁層をパターニングして，前記溝の底にのみ残す工程と
   ，溝の底に残された第２絶縁層をストッパとして，半導
   体層を該第２絶縁層の厚さになるまで薄膜化する工程と
   を含むことを特徴とする半導体基板の製造方法。