JP2014207464A - 分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 - Google Patents

分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 Download PDF

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Abstract

【課題】分離されたＣＭＯＳおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法を提供する。【解決手段】半導体基板に形成された分離されたトランジスタは、埋没したフロア分離領域１０２Ａと、基板の表面からフロア分離領域まで下向きに延びる充填されたトレンチ１０３Ａ、１０３Ｂとを含む。フロア分離領域および充填されたトレンチはともに、基板の分離されたポケット１４０Ａを形成する。代替的な実施例では、ドーピングされた側壁領域が、トレンチの底部からフロア分離領域まで下向きに延びている。基板はエピタキシャル層を含んでおらず、それによって、その作製に関連する多くの問題が克服される。【選択図】図１−１

Description

関連出願との相互参照
本願は、２００７年８月８日に出願された出願番号１１／８９０，９９３の一部継続出願である。出願番号１１／８９０，９９３は、２００６年５月３１日に出願された出願番号１１／４４４，１０２の継続出願であり、以下の出願の一部継続出願である。以下の出願とは、（ａ）２００２年８月１４日に出願された出願番号１０／２１８，６６８、現在の米国特許第６，９００，０９１号の分割出願である、２００４年８月１４日に出願された出願番号１０／９１８，３１６、および、（ｂ）２００２年８月１４日に出願された出願番号１０／２１８，６７８、現在の米国特許第６，９４３，４２６号の分割出願である、２００５年８月１５日に出願された出願番号１１／２０４，２１５である。上記の出願および特許の各々は、全文が引用によって本明細書に援用される。
発明の背景
半導体集積回路（integrated circuit）（ＩＣ）チップの作製の際に、異なるデバイスを半導体基板から電気的に分離すること、および、異なるデバイスを互いに電気的に分離することがしばしば必要である。デバイスを横方向に分離する１つの方法は周知のシリコンの局所酸化（Local Oxidation Of Silicon）（ＬＯＣＯＳ）プロセスであり、このプロセスでは、チップの表面が窒化シリコンなどの比較的硬質の材料でマスキングされ、厚い酸化物層がマスクの開口において熱的に成長する。別の方法は、シリコンにトレンチをエッチングし、次いで、酸化シリコンなどの誘電性材料でトレンチを充填するというものであり、これはトレンチアイソレーションとしても知られている。ＬＯＣＯＳもトレンチアイソレーションもデバイス間の不要な表面導通を防ぐことができるが、完全な電気的分離を容易にすることはない。
完全な電気的分離は、バイポーラ接合トランジスタならびにパワーＤＭＯＳトランジスタを含む種々の金属酸化膜半導体（metal-oxide-semiconductor）（ＭＯＳ）トランジス
タを含む特定のタイプのトランジスタを集積するために必要である。完全な分離は、ＣＭＯＳ制御回路が動作中に基板電位をはるかに上回る電位に浮動することができるようにするためにも必要である。完全な分離は、アナログ、パワーおよび混合信号集積回路の作製の際に特に重要である。
従来のＣＭＯＳウェハの作製は、高密度のトランジスタの集積をもたらすが、その作製されたデバイスの完全な電気的分離を容易にすることはない。特に、Ｐ型基板に作製された従来のＣＭＯＳトランジスタ対に含まれるＮＭＯＳトランジスタは、Ｐ−ウェル「ボディ」または「バックゲート」を基板に対して短絡させ、したがって、接地の上方では浮動することができない。この制約は相当なものであり、ＮＭＯＳをハイサイドスイッチ、アナログパストランジスタまたは双方向スイッチとして用いることを妨げる。この制約は、また、電流の検知をより困難にし、多くの場合、ＮＭＯＳをアバランシェに対してより堅牢にするために必要な一体型のソース−ボディ短絡の使用を妨げる。さらに、従来のＣＭＯＳにおけるＰ型基板が通常最も負のオンチップ電位（「接地」として規定される）にバイアスされるので、すべてのＮＭＯＳは必ず不要な基板ノイズを受けることになる。
集積デバイスの完全な電気的分離は、一般に、トリプル拡散、エピタキシャル接合分離または誘電体分離を用いて達成されてきた。完全な電気的分離の最も一般的な形態は、接合分離である。接合分離は、酸化物が各デバイスまたは回路を取囲んでいる誘電体分離ほど理想的ではないが、歴史的に見て、製造コストと分離性能との最良の妥協点をもたらしてきた。
従来の接合分離では、ＣＭＯＳを電気的に分離することは、下方および全側面にＰ型材料を有する、完全に分離されたＮ型エピタキシャルアイランドを形成するようにＰ型基板に電気的に接続する深いＰ型分離の環状リングが取囲むＰ型基板の上にＮ型エピタキシャル層を成長させることを備える複雑な構造を必要とする。エピタキシャル層の成長は、ゆっくりとしており、時間がかかり、これは半導体ウェハの作製における単一の最も高価なステップの典型である。高温拡散を用いて長期間（１８時間まで）に亘って行なわれる分離拡散も高価である。寄生デバイスを抑制することができるようにするためには、高濃度にドーピングされたＮ型埋込層（N-type buried layer）（ＮＢＬ）も、エピタキシャル成長の前に、マスキングし、選択的に導入しなければならない。
エピタキシャル成長中の上方への拡散および分離拡散を最小限にする目的で、砒素（Ａｓ）またはアンチモン（Ｓｂ）などのスローディフューザがＮ型埋込層（ＮＢＬ）を形成するために選択される。しかしながら、エピタキシャル成長の前に、このＮＢＬ層は、その表面濃度を減少させるのに十分に深く拡散させなければならず、そうでなければ、エピタキシャル成長の濃度制御は悪影響を受けることになる。ＮＢＬがスローディフューザからなっているので、このエピタキシ前拡散プロセスは１０時間以上かかる可能性がある。分離が完了して初めて、従来のＣＭＯＳ作製を開始することができ、従来のＣＭＯＳプロセスと比較して、接合分離されたプロセスの製造に相当な時間と複雑さとが加わることになる。
接合分離作製方法は、深く拡散した接合部を形成し、エピタキシャル層を成長させるために、高温処理に頼る。これらの高温プロセスは、高価であり、実行が困難であり、大直径ウェハの製造と相容れず、デバイスの電気的性能の実質的な変動を示し、高いトランジスタ集積密度を妨げる。接合分離の別の不利な点は、分離構造によって無駄になり、そうでなければ活性トランジスタまたは回路の作製に利用できない面積である。さらなる面倒な問題として、接合分離では、設計規則（および無駄になる面積の量）は、分離されたデバイスの最大電圧に依存する。明らかに、従来のエピタキシャル接合分離は、その電気的なメリットにも拘らず、面積の無駄が多過ぎるので、混合信号およびパワー集積回路にとっては実行可能な技術オプションであり続けることはできない。
集積回路デバイスを分離するための代替的な方法は、米国特許第６，８５５，９８５号に開示されており、この米国特許第６，８５５，９８５号は、引用によって本明細書に援用される。そこに開示されている、完全に分離されたＣＭＯＳ、バイポーラおよびＤＭＯＳ（ＢＣＤ）トランジスタを集積するためのモジュラープロセスは、高温拡散またはエピタキシを必要とすることなく達成可能である。このモジュラーＢＣＤプロセスは、輪郭付けられた酸化物を通しての高エネルギ（ＭｅＶ）イオン注入を用いて、事実上高温処理を必要とすることなく自己形成分離構造を生成する。この低熱収支プロセスは、高温プロセスを利用しないためにドーパントの再分配を殆どまたは全く経ない「注入時の（as-implanted）」ドーパントプロファイルの恩恵を受ける。
ＬＯＣＯＳフィールド酸化物を通して注入されたドーパントは、共形的な分離構造を形成し、この共形的な分離構造はひいては、複数電圧ＣＭＯＳ、バイポーラトランジスタおよび他のデバイスを囲み、複数電圧ＣＭＯＳ、バイポーラトランジスタおよび他のデバイスを一般的なＰ型基板から分離するために用いられる。同じプロセスが、集積バイポーラトランジスタおよびさまざまな二重接合ＤＭＯＳパワーデバイスに可能であり、すべては、異なる投与量およびエネルギの共形的かつ鎖状のイオン注入を用いて作られる。
この「エピレス（epi-less）」低熱収支技術は、分離されていないプロセスおよびエピタキシャル接合分離プロセスに優る多くの利点を有するが、場合によっては、ＬＯＣＯＳに頼ることにより、より小さな寸法およびより高いトランジスタ密度に合せて尺度決めする能力に対して特定の制約が課される可能性がある。ＬＯＣＯＳベースのモジュラーＢＣＤプロセスにおける共形的なイオン注入の原理は、より厚い酸化物層を通して注入することにより、ドーパント原子がシリコン表面に接近して位置することになり、より薄い酸化物層を通して注入することにより、注入された原子が、表面から離れた、シリコンの中のより深い位置に位置することになるというものである。
上述のように、ＬＯＣＯＳに合せて輪郭付けられた注入物を用いた完全に分離されたＢＣＤプロセスは、０．３５ミクロンベースの技術を用いて容易に実現されるが、より小さな寸法およびより密なライン幅に合せて尺度決めされる場合には問題に直面する可能性がある。ＣＭＯＳトランジスタ集積密度を改善するために、実装密度がより高い場合にデバイスをより接近して配置できるようにフィールド酸化物層の鳥の嘴の先細り部をより垂直な構造に減少させることが好ましいであろう。しかしながら、ＬＯＣＯＳの鳥の嘴が狭くなることにより、分離側壁の幅が狭くなる可能性があり、分離の質が犠牲になる可能性がある。
これらの問題が重大である状況では、低熱収支エピレス集積回路プロセスを用いるが、よりコンパクトな分離構造を可能にするために上述の狭い側壁の問題を解消する、集積回路デバイスを完全に分離するための新たな手法を有することが望ましいであろう。新たなトレンチ分離構造およびプロセスは、親出願番号１１／８９０，９９３に開示されている。本開示は、トレンチ分離へのこの新規なアプローチと互換性がある、分離されたＣＭＯＳトランジスタおよびバイポーラトランジスタ、ならびに分離構造自体の作製プロセスについて記載している。
発明の簡単な概要
この発明の分離されたＣＭＯＳトランジスタは、基板の分離されたポケットに形成され、分離されたポケットは、基板とは逆の導電型のフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチと境を接している。充填されたトレンチは、誘電性材料を備え、誘電性材料で完全に充填されてもよく、または、誘電性材料で裏打ちされた壁を有し、基板の表面からフロア分離領域まで延びる導電性材料を含んでいてもよい。基板はエピタキシャル層を含んでおらず、これは上述の多くの問題を回避する。
分離されたポケットは、Ｐ−チャネルＭＯＳＦＥＴを含むＮ−ウェルと、Ｎ−チャネルＭＯＳＦＥＴを含むＰ−ウェルとを含む。Ｎ−ウェルおよびＰ−ウェルは、単調でないドーピングプロファイルを有していてもよく、ウェルの下部部分は、ウェルの上部部分よりも高いピークドーピング濃度を有する。ＭＯＳＦＥＴは、低濃度にドーピングされたドレイン延長部を含んでいてもよい。ウェルは、充填されたトレンチによって隔てられてもよい。
分離されたポケットは、フロア分離領域との電気的接触を与えるために、基板の表面からフロア分離領域まで下向きに延びるさらなるウェルを含んでいてもよい。
複数の分離されたＣＭＯＳ対が設けられてもよく、各ＣＭＯＳ対は、上述のように、分離されたポケットに形成される。１つの分離されたポケットにおけるＣＭＯＳ対は、第２の分離されたポケットにおけるＣＭＯＳ対よりも高い電圧定格を有していてもよい。たとえば、分離されたポケットのうちの１つにおけるＭＯＳＦＥＴのゲート酸化物層は、他のポケットのうちの１つにおける第２のＭＯＳＦＥＴのゲート酸化物層よりも厚くてもよい。１つのポケットにおけるＭＯＳＦＥＴは、他のポケットのうちの１つにおける対応するウェルよりも深いか、または、低い表面ドーピング濃度を有するウェルに形成されてもよい。
さらなる分離を行なうために、分離されたポケットにおけるＰ−ウェルおよびＮ−ウェルは、誘電性材料を備えるさらなる充填されたトレンチによって隔てられてもよい。
この発明に係る分離されたバイポーラトランジスタは、基板の分離されたポケットに形成され、分離されたポケットは、基板とは逆の導電型のフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチと境を接している。充填されたトレンチは、誘電性材料を備え、誘電性材料で完全に充填されていてもよく、または、誘電性材料で裏打ちされた壁を有し、基板の表面からフロア分離領域まで延びる導電性材料を含んでいてもよい。基板はエピタキシャル層を含んでおらず、これは上述の多くの問題を回避する。
バイポーラトランジスタのベースが基板と同じ導電型を有するいくつかの実施例では、フロア分離領域は、バイポーラトランジスタのコレクタとしての役割を果たす。他の実施例では、別個のコレクタ領域が、分離されたポケットに形成される。エミッタ領域および１つ以上のベース接触領域が、基板の表面において分離されたポケットに形成されてもよく、１つ以上のＳＴＩトレンチによって隔てられてもよい。エミッタおよびベース領域は、他のデバイス（たとえば、ＭＯＳＦＥＴ）の領域と同じプロセスステップで形成される領域であってもよく、または、バイポーラトランジスタの性能を最適化するように設計された専用の領域であってもよい。分離されたポケットは、フロア分離領域との電気的接触を与えるために、基板の表面からフロア分離領域まで下向きに延びるさらなるウェルを含んでいてもよい。
この発明は、また、分離構造を備える。一実施例では、分離構造は、基板に埋没したフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチとを含み、充填されたトレンチは誘電性材料を備え、フロア分離領域および充填されたトレンチはともに、基板の分離されたポケットを囲み、上記分離構造はさらに、分離されたポケットに隔壁トレンチを含み、隔壁トレンチは誘電性材料を備え、分離されたポケットを第１および第２の部分に隔てるように基板の表面から少なくともフロア分離領域まで下向きに延びており、上記分離構造はさらに、分離されたポケットの第１の部分にドーピングされたウェルを含み、ウェルは、基板の表面からフロア分離領域まで下向きに延びている。
他の実施例では、分離構造は、基板に埋没したフロア分離領域と、表面からフロア分離領域まで下向きに延びる充填されたトレンチとを備え、充填されたトレンチは導電性材料を備え、導電性材料は誘電性材料によって横方向から取囲まれ、フロア分離領域および充填されたトレンチはともに、基板の分離されたポケットを囲み、上記分離構造はさらに、分離されたポケットに隔壁トレンチを備え、隔壁トレンチは誘電性材料を備える。
この発明は、また、分離構造を形成するためのプロセスを備える。
１つのプロセスは、第１の導電型の半導体基板の表面の上方に第１のマスク層を形成するステップと、第１のマスク層に第１の開口を形成するために第１のマスク層をパターニングするステップと、フロア分離領域を形成するために第１のマスク層の開口を通して第２の導電型のドーパントを注入するステップとを備え、フロア分離領域は基板の表面の下方に上部境界を有し、上記プロセスはさらに、第１のマスク層の開口内で基板の表面の上方に第２のマスク層を形成するステップを備え、第２のマスク層の端縁は第１のマスク層の第１の開口の端縁から隔てられて間隙を作り、上記プロセスはさらに、トレンチを形成するために間隙を通して基板をエッチングするステップを備え、トレンチは少なくともフロア分離領域まで下向きに延びており、上記プロセスはさらに、基板の分離されたポケットを形成するために誘電性材料をトレンチに導入するステップを備える。
第２のプロセスは、基板にトレンチを形成するステップを備え、トレンチは基板の表面から下向きに延びており、上記第２のプロセスはさらに、充填されたトレンチを作るために誘電性材料をトレンチに導入するステップと、誘電性材料をトレンチに導入した後、基板の表面上にマスク層を形成するステップとを備え、マスク層は開口を有し、開口は充填されたトレンチの上に端縁を有し、上記第２のプロセスはさらに、基板の表面の下方に上部境界を有するフロア分離領域を形成するためにマスク層の開口を通して第２の導電型のドーパントを注入するステップを備え、フロア分離領域は、トレンチから延びており、基板の分離されたポケットを囲む。
第３のプロセスは、基板に第１のトレンチを形成するステップを備え、第１のトレンチは基板の表面から下向きに延びており、上記第３のプロセスはさらに、基板に第２のトレンチを形成するステップを備え、第２のトレンチは、基板の表面から下向きに延びており、第１のトレンチよりも幅が広く、上記第３のプロセスはさらに、誘電性材料を堆積させるステップを備え、誘電性材料は第１のトレンチを充填するが第２のトレンチを充填しないように十分な厚みに堆積され、誘電性材料は第２のトレンチの側壁およびフロア上に誘電層を形成し、上記第３のプロセスはさらに、第２のトレンチの側壁上に側壁誘電層を残しながら第２のトレンチのフロアから誘電層を除去するステップと、基板の表面の下方に上部境界を有するフロア分離領域を形成するために第２の導電型のドーパントを基板に注入するステップとを備え、第２のトレンチのフロアはフロア分離領域に位置しており、第２のトレンチおよびフロア分離領域は基板の分離されたポケットを囲み、上記第３のプロセスはさらに、導電性材料を第２のトレンチに導入するステップを備え、導電性材料は、トレンチの口から下向きに延びており、フロア分離領域と電気的に接触している。
この発明の原理は、以下の図面とともに読むと、以下の詳細な説明からより明らかになり、以下の図面においては、類似の構成要素は同じ参照数字を有する。
本発明の一実施例に従って作製されたＣＭＯＳデバイスの断面図を示す。 本発明の第２の実施例に従って作製されたＣＭＯＳデバイスの断面図を示す。 本発明の第３の実施例に従って作製されたＣＭＯＳデバイスの断面図を示す。 トレンチが、フロア分離領域と接触している導電性材料を含む、分離されたバイポーラトランジスタの断面図である。 トレンチが誘電性材料で充填される、分離されたバイポーラトランジスタの断面図である。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたＰ型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたＰ型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたＰ型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたＰ型領域を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 １つ以上のシャロー・トレンチ・アイソレーション（ＳＴＩ）トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 この発明に従って分離構造を形成するための種々の作製プロセスを示すフロー図である。 この発明に従ってさまざまな完全に分離されたバイポーラ、ＣＭＯＳおよびＤＭＯＳデバイスを作製するためのモジュラープロセスのフロー図である。
発明の詳細な説明
最初に、この発明に従って作製することができる種々の分離されたＣＭＯＳおよびバイポーラトランジスタについて説明する。これに続いて、分離構造を作製するための代替的なプロセスフローについて説明する。
図１は、共通のＰ型基板１０１に作製された分離されたＣＭＯＳデバイスの断面図を示す。ＰＭＯＳ １００Ａ、ＰＭＯＳ １００ＢおよびＮＭＯＳ １００Ｃがポケット１４０Ａに形成され、ポケット１４０Ａは、深く注入されたＤＮフロア分離領域１０２Ａならびに充填されたトレンチ１０３Ａおよび１０３Ｂによって基板１０１から分離される。トレンチ１０３Ａおよび１０３Ｂの側壁は、誘電性材料の層１３１で覆われており、トレンチの内部部分は、導電性材料１３２で充填されている。導電性材料は、表面からＤＮ領域１０２Ａまでの接触を与え、誘電性材料１３１は、基板１０１および分離されたポケット１４０Ａから導電性材料１３２を絶縁する。トレンチ１０３Ａおよび１０３Ｂは、好ましくは、完全に横方向に分離するようにポケット１４０Ａを取囲む単一のトレンチの一部である。
ポケット１４０Ａ内で、ＰＭＯＳ １００Ａおよび１００Ｂを含むボディ領域を形成するために第１のＮ型ウェル１０４が用いられる。好ましい実施例では、Ｎ−ウェル１０４のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分１０４Ａとより深い部分１０４Ｂとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分１０４Ｂのピークドーピング濃度は、最上部部分１０４Ａのピークドーピング濃度よりも大きくてもよい。Ｎ−ウェル１０４の底部がＤＮフロア分離領域１０２Ａ上に重なるので、Ｎ−ウェル１０４とＤＮフロア分離領域１０２Ａとの間には介在するＰ型層は存在しない。
また、ポケット１４０Ａ内で、ＮＭＯＳ １００Ｃのボディを形成するために第１のＰ型ウェル１０５が用いられる。好ましい実施例では、Ｐ−ウェル１０５のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分１０５Ａとより深い部分１０５Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分１０５Ｂのピークドーピング濃度は、最上部部分１０５Ａのピークドーピング濃度よりも大きくてもよい。Ｐ型ウェル１０５がＤＮ分離フロア層１０２Ａ上に重ならない場合、介在するＰ型領域１３３Ａが結果として生じることになる。領域１３３Ａは、基板と実質的に同じドーピング濃度を有し、Ｐ型ウェル１０５の電位に対して電気的に短絡する。領域１３３Ａは、一般に、深いＰ−ウェル部分１０５Ｂよりも低濃度にドーピングされているので、Ｐ−ウェル１０５とＤＮフロア分離領域１０２Ａとの間の降伏電圧を増大させる働きをする。Ｎ−ウェル１０４およびＰ−ウェル１０５は、接していてもよいが、好ましい実施例では、トレンチ１３４Ａによって隔てられ、それによって、不要な寄生サイリスタの導通の一種であるラッチアップに対するＮＭＯＳ １００ＣおよびＰＭＯＳ １００Ｂの感受性を減少させる。トレンチ１３４Ａは、示されるように誘電性材料で完全に充填される場合もあれば、トレンチ１０３Ａおよび１０３Ｂと類似の態様で誘電性材料および導電性材料で充填される場合もある。
Ｎ−ウェル１０４内で、ＰＭＯＳ １００Ａは、Ｐ＋ソース１１１ＡおよびＰ＋ドレイン１１１Ｂと、側壁スペーサ１１８Ａと、下にあるＰ型の低濃度にドーピングされたドレイン（P-type lightly doped drain）（ＰＬＤＤ１）１１２と、第１のゲート酸化物層１１５Ａの上に位置するゲート１０９Ａとを備え、第１のゲート酸化物層１１５Ａは厚みｘox1を有する。ＰＭＯＳ １００Ｂは、同じＮ−ウェル１０４に位置しており、好ましくはトレンチ１０３Ａ、１０３Ｂおよび１３４Ａよりも浅い再充填されたトレンチ１３５ＡによってＰＭＯＳ １００Ａから隔てられるが、これらのより深いトレンチは、同じウェル内でデバイスを横方向に分離するためにも用いられることができるであろう。
Ｐ−ウェル１０５内で、ＮＭＯＳ １００Ｃは、Ｎ＋ソース１１０ＢおよびＮ＋ドレイン１１０Ａと、側壁スペーサ１１８Ｂと、下にあるＮＬＤＤ１ １１３と、Ｐ＋接触領域１１１Ｃと、第１のゲート酸化物層１１５Ｂの上に位置するゲート１０９Ｂとを備え、第１のゲート酸化物層１１５Ｂは、好ましくはＮ型にドーピングされ、これも厚みｘox1を有する。第１のゲート酸化物層１１５Ａおよび１１５Ｂの厚みｘox1は、ＣＭＯＳデバイス１００Ａ、１００Ｂおよび１００Ｃのための最良の全体性能および電圧能力について最適化される。簡略化するためにＰ−ウェル１０５にはＮＭＯＳ １００Ｃが１つだけ示されているが、実際には、多くのＮＭＯＳデバイスが同じＰ−ウェルを共有することができ、好ましくは、再充填されたトレンチによって互いに横方向に分離されるであろう。
第２の分離されたポケット１４０Ｂは、ＤＮフロア分離領域１０２Ｂならびに再充填されたトレンチ１０３Ｃおよび１０３Ｄによって基板１１１から分離される。トレンチ１０３Ｃおよび１０３Ｄは、好ましくは、分離されたポケット１０２Ｂを横方向から取囲む単一のトレンチの一部である。ポケット１４０Ｂ内で、好ましくはＰＭＯＳ １００Ａおよび１００Ｂのものとは異なる降伏電圧または電気伝導特性を有するＰＭＯＳ １００Ｄのボディ領域のために、第２のＮ型ウェル１０６が用いられる。好ましい実施例では、Ｎ−ウェル１０６のドーピングプロファイルは、単調なものではなく、第１のＮ−ウェル１０４のドーピングプロファイルとは異なっている。Ｎ−ウェル１０６は、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される少なくとも最上部部分１０６Ａとより深い部分１０６Ｂとを備える。より深い部分１０６Ｂのピークドーピング濃度は、最上部部分１０６Ａのピークドーピング濃度よりも大きくてもよい。Ｎ−ウェル１０６の底部がＤＮフロア分離領域１０２Ｂ上に重なるので、Ｎ−ウェル１０６とＤＮフロア分離領域１０２Ｂとの間には介在するＰ型層は存在しない。
また、ポケット１４０Ｂ内で、ＮＭＯＳ １００Ｃのものとは異なる特性を有するＮＭＯＳ １００Ｅおよび１００Ｆのボディ領域として、第２のＰ型ウェル１０７が用いられる。好ましい実施例では、Ｐ−ウェル１０７のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分１０７Ａとより深い部分１０７Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分１０７Ｂのピークドーピング濃度は、最上部部分１０７Ａのピークドーピング濃度よりも大きくてもよい。Ｐ型ウェル１０７がＤＮフロア分離領域１０２Ｂ上に重ならない場合、介在するＰ型層１３３Ｂが結果として生じることになる。
Ｐ型ウェル１０７内で、ＮＭＯＳ １００Ｆは、Ｎ＋ソース１１０ＦおよびＮ＋ドレイン１１０Ｇと、ボディ領域Ｐ−ウェル１０７との接触を与えるＰ＋接触領域１１１Ｆと、側壁スペーサ１１８Ｄと、低濃度にドーピングされたドレイン延長部（ＮＬＤＤ２）１１９と、ソース延長部（ＮＬＤＳ２）１２０と、第２のゲート酸化物層１１６Ｂの上に位置するゲート１１７Ｂとを備える。
ＮＭＯＳ １００Ｅは、同じＰ−ウェル１０７に位置しており、好ましくはトレンチ１０３Ｃおよび１０３Ｄおよび１３４Ｂよりも浅い再充填されたトレンチ１３５ＢによってＮＭＯＳ １００Ｆから隔てられるが、これらのより深いトレンチは、同じウェル内でデバイスを横方向に分離するためにも用いられることができるであろう。Ｎ型ウェル１０６およびＰ型ウェル１０７は接していてもよいが、好ましい実施例では、トレンチ１３４Ｂがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
Ｎ−ウェル１０６内で、ＰＭＯＳ １００Ｄは、Ｐ＋ソース１１１ＤおよびＰ＋ドレイン１１１Ｅと、側壁スペーサ１１８Ｃと、低濃度にドーピングされたドレイン延長部（ＰＬＤＤ２）１１５と、ソース延長部（ＰＬＤＳ２）１１４と、第２のゲート酸化物層１１６Ａの上に位置するゲート１０９Ｃとを備え、第２のゲート酸化物１１６Ａは、第１のゲート酸化物１１５Ａとは異なる厚みｘox2を有する。
好ましい実施例では、ポケット１４０ＢにおけるＣＭＯＳデバイスは、ポケット１４０ＡにおけるＣＭＯＳデバイスよりも高電圧のデバイスであり、第２のゲート酸化物層１１６Ａおよび１１６Ｂは、第１のゲート酸化物層１１５Ａおよび１１５Ｂよりも厚く、すなわち、ｘox2＞ｘox1であり、第２のＰ−ウェル１０７および第２のＮ−ウェル１０６は、第１のＰ−ウェル１０５および第１のＮ−ウェル１０４よりも低い表面濃度を有し、第１のＰ−ウェル１０５および第１のＮ−ウェル１０４よりも深い。ゲート１０９Ａおよび１０９Ｂは、ゲート１１７Ａおよび１１７Ｂと同じである場合もあれば、異なっている場合もあり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方について同じドーピングを有することができ、または、好ましくは、ＰＭＯＳ １００Ａおよび１００Ｄのゲート１０９Ａおよび１１７ＡはＰ型ポリシリコンを備えていてもよい一方、ＮＭＯＳ １００Ｃおよび１００Ｆのゲート１０９Ｂおよび１１７ＢはＮ型ポリシリコンを用いる。ゲート１０９Ａ、１０９Ｂ、１１７Ａおよび１１７Ｂのうちのいくつかまたはすべては、また、シリサイドを備えていてもよい。ポケット１４０Ａのより低い電圧のＣＭＯＳでは、側壁スペーサ１１８Ａおよび１１８ＢがＬＤＤドリフト領域１１２および１１３の長さを決定し、Ｐ＋ドレイン領域１１１ＢおよびＮ＋ドレイン領域１１０Ａは、それぞれ、トレンチ１３５Ａおよび１３４Ａに当接する。対照的に、ポケット１４０Ｂのより高い電圧のＣＭＯＳでは、ＬＤＤドリフト領域１１５および１１９の範囲は、側壁スペーサ１１８Ｃおよび１１８Ｄの幅ではなく、マスクの整列によって決定される。Ｎ＋ドレイン領域１１０ＧおよびＰ＋ドレイン領域１１１Ｅは、また、ＬＤＤ領域と同じであるかまたはＬＤＤ領域とは異なっている低濃度にドーピングされた領域によってトレンチ１３５Ｂおよび１３４Ｂから隔てられてもよい。
側壁スペーサプロセスの人工物（artifact）として、側壁スペーサ１１８Ｃおよび１１８Ｄの幅がソース延長部１１４および１２０の長さを決定する。これらのソース延長部は、ＬＤＤ１またはＬＤＤ２領域と同時に形成される場合もあれば、独立して最適化される場合もある。
任意の数のＣＭＯＳデバイスは、トレンチ１０３Ａ〜１０３Ｄと類似のトレンチをＣＭＯＳデバイスの間およびＣＭＯＳデバイスの中に導入することによって、共有のフロア分離領域の上に、または、異なる電位に電気的にバイアスされたそれ自体の専用のフロア分離領域を有する分離された領域において、集積されることができる。さらなるウェル注入物およびゲート酸化物を含むことによって、任意の数の完全に分離されたＣＭＯＳデバイスは、異なる電圧およびデバイス密度での動作について集積され、最適化されることができる。
隣接する分離されたポケット１０４Ａと１０４Ｂとの間のパンチスルー降伏および／または漏れに対する感受性を減少させるために、ポケット１０４Ａと１０４Ｂとの間に任意の深いＰ型（Deep P-type）（ＤＰ）領域１０８が置かれてもよい。
図２は、図１に示される導電性再充填材料を有するトレンチではなく、誘電的に充填されたトレンチを用いる分離されたＣＭＯＳデバイスの代替的な実施例を示す。図２において、ＰＭＯＳ ２００ＡおよびＮＭＯＳ ２００Ｂが分離されたポケット２４０Ａに形成され、分離されたポケット２４０Ａは、ＤＮフロア分離２０２Ａならびにトレンチ２０３Ａおよび２０３ＤによってＰ型基板２０１から分離される。トレンチ２０３Ａおよび２０３Ｄは、好ましくは、分離されたポケット２４０Ａを横方向から取囲む単一のトレンチの一部である。分離されたポケット２４０Ａ内で、ＰＭＯＳ ２００Ａのボディを形成するために第１のＮ型ウェル２０４Ｂが用いられる。Ｎ型ウェル２０４Ａは、ＤＮフロア分離領域２０２Ａと重なり、ＤＮフロア分離領域２０２Ａを接触させるために用いられる。好ましい実施例では、Ｎ型ウェル２０４Ａおよび２０４Ｂのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＮＷ１とより深い部分ＮＷ１Ｂとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分ＮＷ１Ｂのピークドーピング濃度は、最上部部分ＮＷ１のピークドーピング濃度よりも大きくてもよい。Ｎ型ウェル２０４Ｂの底部がＤＮ領域２０２Ａ上に重なるので、介在するＰ型層は存在しない。
また、分離されたポケット２４０Ａ内で、ＮＭＯＳ ２００Ｂのボディを形成するために第１のＰ型ウェル２０５Ａが用いられる。好ましい実施例では、Ｐ型ウェル２０５Ａのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＰＷ１とより深い部分ＰＷ１Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分ＰＷ１Ｂのピークドーピング濃度は、最上部部分ＰＷ１のピークドーピング濃度よりも大きくてもよい。Ｐ型ウェル２０５ＡがＤＮ層２０２Ａ上に重ならない場合、介在するＰ型層（図示せず）が結果として生じることになる。この層は、Ｐ型でもあるので、Ｐ型ウェル２０５Ａに対して電気的に短絡する。Ｎ型ウェル２０４ＢおよびＰ型ウェル２０５Ａは互いに接していてもよい。しかしながら、好ましい実施例では、トレンチ２０３Ｃがそれらのウェルを隔て、それによって、不要な寄生サイリスタの導通の一種であるラッチアップに対するそれらのウェルの感受性を減少させる。示されるように、トレンチ２０３Ａおよび２０３ＢはＮ型ウェル２０４Ａを取囲み、Ｎ型ウェル２０４Ａと２０４Ｂとの間の横方向の導通を防ぎ、さらにラッチアップを抑制する。
Ｎ型ウェル２０４Ｂ内で、ＰＭＯＳ ２００Ａは、Ｐ＋ソース２１１ＡおよびＰ＋ドレイン２１１Ｂと、側壁スペーサ２１９Ａと、下にあるＬＤＤ２１２と、任意のシリサイド２２１を有するポリシリコンゲート２２０Ａとを備え、ゲート２２０Ａは、第１のゲート酸化物層２１８の上に位置しており、第１のゲート酸化物層は厚みｘox1を有する。Ｐ型ウェル２０５Ａ内で、ＮＭＯＳ ２００Ｂは、Ｎ＋ソース２１０ＢおよびＮ＋ドレイン２１０Ｃと、側壁スペーサ２１９Ａと、下にあるＬＤＤ２１３と、任意のシリサイド２２１を有するポリシリコンゲート２２０Ｂとを備え、シリサイド化されたゲート２２０Ｂも第１のゲート酸化物層２１８の上に位置しており、第１のゲート酸化物層２１８は、ＰＭＯＳ ２００ＡおよびＮＭＯＳ ２００Ｂの両方のための最良の全体性能および電圧能力について最適化される厚みｘox1を有する。ポリシリコンゲート２２０Ａおよび２２０Ｂは両方とも、Ｎ型にドーピングされている場合もあれば、代替的に、ＰＭＯＳポリシリコンゲート２２０ＡがＰ型にドーピングされ、ＮＭＯＳポリシリコンゲート２２０ＢがＮ型にドーピングされている場合もある。
ＤＮフロア分離領域２０２Ａは、Ｎ型ウェル２０４ＡおよびＮ＋接触領域２１０Ａを用いて接触し、Ｎ型ウェル２０４ＡおよびＮ＋接触領域２１０Ａは両方とも、誘電的に充填されたトレンチ２０３Ａおよび２０３Ｂによって取囲まれる。
第２のＣＭＯＳ対が第２の分離されたポケット２４０Ｂに形成され、第２の分離されたポケット２４０Ｂは、ＤＮフロア分離領域２０２Ｂならびにトレンチ２０３Ｅおよび２０３Ｈによって基板２０１から分離される。トレンチ２０３Ｅおよび２０３Ｈは、好ましくは、分離されたポケット２４０Ｂを横方向から取囲む単一のトレンチの一部である。ポケット２４０Ｂ内で、第２のＮ型ウェル２０６Ｂは、好ましくはＰＭＯＳ ２００Ａとは異なる降伏電圧または電気伝導特性を有するＰＭＯＳ ２００Ｄのボディ領域を形成する。ＤＮフロア分離領域２０２Ｂを接触させるために、第２のＮ型ウェル２０６Ａも用いられる。示されるように、トレンチ２０３Ｅおよび２０３Ｆは、Ｎ型ウェル２０６Ａを取囲む。好ましい実施例では、Ｎ型ウェル２０６Ｂのドーピングプロファイルは、単調なものではなく、第１のＮ型ウェル２０４Ｂのドーピングプロファイルとは異なっており、少なくとも最上部部分ＮＷ２とより深い部分ＮＷ２Ｂとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分ＮＷ２Ｂのピークドーピング濃度は、最上部部分ＮＷ２のピークドーピング濃度よりも大きくてもよい。Ｎ型ウェル２０６Ｂの底部がＤＮフロア分離領域２０２Ｂ上に重なるので、デバイスには介在するＰ型層は存在しない。
また、ポケット２４０Ｂ内で、ＮＭＯＳ ２００Ｂとは異なる電気特性を有するＮＭＯＳ ２００Ｃを形成するために、第２のＰ型ウェル２０７Ａが用いられる。好ましい実施例では、第２のＰ型ウェル２０７Ａのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＰＷ２とより深い部分ＰＷ２Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分ＰＷ２Ｂのピークドーピング濃度は、最上部部分ＰＷ２のピークドーピング濃度よりも大きくてもよい。Ｐ型ウェル２０７ＡがＤＮフロア分離領域２０２Ｂ上に重ならない場合、介在するＰ型層（図示せず）が結果として生じることになる。この層は、Ｐ型でもあるので、Ｐ型ウェル２０７Ａの電位に対して電気的に短絡する。
Ｎ型ウェル２０６ＢおよびＰ型ウェル２０７Ａは接していてもよいが、好ましい実施例では、トレンチ２０３Ｇがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
Ｎ型ウェル２０６Ｂ内で、ＰＭＯＳ ２００Ｄは、Ｐ＋ソース２１１ＦおよびＰ＋ドレイン２１１Ｇと、側壁スペーサ２１９Ｂと、ＬＤＤ２１７およびＬＤＳ２１６と、任意のシリサイド２２１を有するポリシリコンゲート２２０Ｃとを備え、シリサイド化されたゲートは、第２のゲート酸化物層２２２の上に位置しており、第２のゲート酸化物層２２２は、第１のゲート酸化物層２１８のｘox1とは異なる厚みｘox2を有する。Ｐ型ウェル２０７Ａ内で、ＮＭＯＳ ２００Ｃは、Ｎ＋ソース２１０ＦおよびＮ＋ドレイン２１０Ｇと、側壁スペーサ２１９Ｂと、ＬＤＤ２１５およびＬＤＳ２１４と、任意のシリサイド２２１を有するポリシリコンゲート２２０Ｄとを備え、ゲート２２０Ｄも第２のゲート酸化物層２２２の上に位置している。第２のゲート酸化物層２２２は、ＰＭＯＳ ２００ＤおよびＮＭＯＳ ２００Ｃの両方のための最良の全体性能および電圧能力について最適化される厚みｘox2を有する。
好ましい実施例では、ＮＭＯＳ ２００ＣおよびＰＭＯＳ ２００Ｄは、ＮＭＯＳ ２００ＢおよびＰＭＯＳ ２００Ａよりも高い電圧のデバイスであり、第２のゲート酸化物層２２２は、第１のゲート酸化物層２１８よりも厚く、第２のＰ型ウェル２０７Ａおよび第２のＮ型ウェル２０６Ｂは、それぞれ、第１のＰ型ウェル２０５Ａおよび第１のＮ型ウェル２０４Ｂよりも低い表面濃度を有し、第１のＰ型ウェル２０５Ａおよび第１のＮ型ウェル２０４Ｂよりも深い。ゲート２２０Ａ、２２０Ｂ、２２０Ｃおよび２２０Ｄを形成するために用いられるポリシリコン材料は、ＮＭＯＳトランジスタ２００Ｂおよび２００ＣならびにＰＭＯＳトランジスタ２００Ａおよび２００Ｄの両方のトランジスタのためにＮ型ドーピングを有する同じ層を備えている場合もあれば、ＰＭＯＳトランジスタ２００Ａおよび２００Ｄのうちの１つまたは両方におけるゲート酸化物層が、Ｐ型にドーピングされたポリシリコンを備えている場合もある。１つ以上のトランジスタ２００Ａ〜２００Ｄのゲートを形成するために異なるポリシリコン層を用いることも可能である。
好ましい実施例では、それぞれＮＭＯＳ ２００ＣおよびＰＭＯＳ ２００Ｄの低濃度にドーピングされたドレイン２１５および２１７の長さは、フォトリソグラフィによって決定される。
側壁スペーサプロセスの人工物として、側壁スペーサ２１９Ａの幅がＰＭＯＳ ２００ＡおよびＮＭＯＳ ２００Ｂのそれぞれの低濃度にドーピングされたソース延長部２１２および２１３の長さを決定する一方、側壁スペーサ２１９ＢがＮＭＯＳ ２００ＣおよびＰＭＯＳ ２００Ｄのそれぞれの低濃度にドーピングされたソース延長部２１４および２１６の長さを決定する。側壁スペーサ２１９Ａおよび２１９Ｂは、同時に形成される場合もあれば、独立して形成される場合もある。代替的に、側壁スペーサ２１９Ｂは、デバイスのドレイン降伏に悪影響を及ぼすことなく省かれてもよい。
任意の数のＣＭＯＳデバイスは、トレンチ２０３Ａ、２０３Ｄ、２０３Ｅおよび２０３Ｈと類似のトレンチをＣＭＯＳデバイスの間およびＣＭＯＳデバイスの中に導入することによって、共有のフロア分離領域の上に、または、異なる電位に電気的にバイアスされたそれ自体の専用のフロア分離領域を有する分離された領域において、集積されることができる。さらなるウェル注入物およびゲート酸化物を含むことによって、任意の数の完全に分離されたＣＭＯＳデバイスは、異なる電圧およびデバイス密度での動作について集積され、最適化されることができる。
隣接する分離されたポケット２０４Ａと２４０Ｂとの間のパンチスルー降伏および／または漏れに対する感受性を減少させるために、ポケット２０４Ａと２４０Ｂとの間に任意の深いＰ型（ＤＰ）領域２０８が置かれてもよい。
図３は、高濃度にドーピングされたドレイン領域がトレンチに当接しない分離されたＣＭＯＳデバイスの代替的な実施例を示す。この実施例は、上述のものよりも多くの表面積を費やすが、デバイスの漏れを防ぐ点で有利であり得る。分離されたポケット３４０は、ＤＮフロア分離領域３０２ならびにトレンチ３０３Ａおよび３０３ＣによってＰ型基板３０１から分離される。トレンチ３０３Ａおよび３０３Ｃは、好ましくは、分離されたポケット３４０を横方向から取囲む単一のトレンチの一部である。ポケット３４０内で、Ｎ型ウェル３０４は、ＰＭＯＳ ３００Ａのボディ領域を形成し、また、ＤＮフロア分離領域３０２との接触を与える。好ましい実施例では、Ｎ型ウェル３０４のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＮＷ１とより深い部分ＮＷ１Ｂとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分ＮＷ１Ｂのピークドーピング濃度は、最上部部分ＮＷ１のピークドーピング濃度よりも大きくてもよい。Ｎ型ウェル３０４の底部がＤＮフロア分離領域３０２上に重なるので、介在するＰ型層は存在しない。
また、ポケット３４０内で、Ｐ型ウェル３０５は、ＮＭＯＳ ３００Ｂのボディ領域を形成する。好ましい実施例では、Ｐ型ウェル３０５のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＰＷ１とより深い部分ＰＷ１Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分ＰＷ１Ｂのピークドーピング濃度は、最上部部分ＰＷ１のピークドーピング濃度よりも大きくてもよい。Ｐ型ウェル３０５がＤＮフロア分離領域３０２上に重ならない場合、介在するＰ型層（図示せず）が結果として生じることになる。この層は、Ｐ型でもあるので、Ｐ型ウェル３０５の電位に対して電気的に短絡する。Ｎ型ウェル３０４およびＰ型ウェル３０５は接していてもよいが、好ましい実施例では、トレンチ３０３Ｂがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
Ｎ型ウェル３０４内で、ＰＭＯＳ ３００Ａは、Ｐ＋ソース３０６ＡおよびＰ＋ドレイン３０６Ｂと、側壁スペーサ３０７Ａと、ＬＤＳ３０８と、任意のシリサイド３１０Ａを有するゲート３０９Ａとを備え、ゲート３０９Ａは、ゲート酸化物層３１１Ａの上に位置している。Ｐ＋ドレイン３０６Ｂは、Ｐ−ＬＤＤ延長部によって取囲まれ、Ｐ−ＬＤＤ延長部は、Ｐ＋ドレイン３０６Ｂとゲート３０９との間に置かれた長さＬP1のＬＤＤ３１２、および、Ｐ＋ドレイン３０６Ｂとトレンチ３０３Ｂとの間に置かれた長さＬP2のＬＤＤ３１３を備える。このような構成では、Ｐ＋ドレイン３０６Ｂはトレンチ３０３Ｂに当接しない。Ｎ＋接触領域３１４Ｃは、Ｎ型ウェル３０４との接触を与える。
Ｐ型ウェル３０５内で、ＮＭＯＳ ３００Ｂは、Ｎ＋ソース３１４ＡおよびＮ＋ドレイン３１４Ｂと、側壁スペーサ３０７Ｂと、ＬＤＳ３１５と、任意のシリサイド３１０Ｂを有するゲート３０９Ｂとを備え、ゲート３０９Ｂは、ゲート酸化物層３１１Ｂの上に位置している。Ｎ＋ドレイン３１４Ｂは、Ｎ−ＬＤＤ延長部によって取囲まれ、Ｎ−ＬＤＤ延長部は、Ｎ＋ドレイン３１４Ｂとゲート３０９Ｂとの間に置かれた長さＬN1のＬＤＤ３１６、および、Ｎ＋ドレイン３１４Ｂとトレンチ３０３Ｃとの間に置かれた長さＬN2のＬＤＤ３１７を備える。このような構成では、Ｎ＋ドレイン３１４Ｂはトレンチ３０３Ｃに当接しない。Ｐ＋接触領域３０６Ｃは、Ｐ型ウェル３０５との接触を与える。ＮＭＯＳ ３００ＢおよびＰＭＯＳ ３００Ａとの接触は、層間誘電層３１８にエッチングされた孔に延びるパターニングされた金属化層３１９によって達成される。
図４は、共通のＰ型基板２０１に作製された分離されたバイポーラデバイスの断面図を示す。簡略化するために、層間誘電層および金属化層は図４では示されていない。
ＮＰＮトランジスタ２００Ａは、深いＮ型（ＤＮ）フロア分離領域２０２Ａおよび充填されたトレンチ２０３Ａによって基板２０１から分離される。トレンチ２０３Ａの側壁は誘電性材料２３１の層で覆われており、トレンチの内部部分は導電性材料２３２で充填されている。導電性材料は、表面から、これもＮＰＮ ２００Ａのコレクタとしての役割を果たすフロア分離領域２０２Ａまでの接触を与え、誘電性材料２３１は、導電性材料２３２を基板２０１から絶縁する。トレンチ２０３Ａは、好ましくは、完全に横方向に分離するようにＮＰＮ ２００Ａを横方向から取囲む。
Ｎ＋エミッタ２０６は、従来の注入および拡散によって形成される場合もあれば、「ポリエミッタ」を形成するためにポリシリコン供給源から拡散される場合もある。Ｐ型ベース領域２０７は、Ｎ＋エミッタ２０６の下に配置され、好ましくは、ＮＰＮ ２００Ａ専用であり、かつ、ＮＰＮ ２００Ａの性能について最適化されるドーピングプロファイルを有する。しかしながら、他の実施例では、ベース領域２０７は、ＮＭＯＳトランジスタのＰ−ボディ領域などの他の集積デバイスに用いられる同じＰ−ウェル領域を備えていてもよい。Ｐ＋ベース接触領域２０４は、基板２０１の表面からのベース領域２０７との接触を与える。
ベース領域２０７の下方であってＤＮフロア分離領域（コレクタ）２０２Ａの上方に配置された介在する領域２０８は、実質的に同じドーピング濃度を有する基板２０１の分離されたポケットであってもよい。別の実施例では、ベース領域２０７は、介在する領域２０８を持たない状態でフロア分離領域（コレクタ）２０２Ａと接触するようにさらに下向きに延びていてもよい。さらに別の実施例では、このエリアにＤＮフロア分離領域（コレクタ）２０２Ａの上向きの延長部を設けるために追加の注入が行なわれてもよい。この好ましい実施例では、Ｎ型領域２０８およびＤＮフロア分離領域２０２Ａはともに、上部部分（Ｎ型領域２０８）がフロア分離領域２０２Ａのより深い部分よりも低いドーピング濃度を有する単調でないドーピングプロファイルを備える。上部部分におけるドーピングが低くなると、デプリーションがベース２０７において広がることが少なくなり、それによって、ＮＰＮ ２００Ａの初期電圧が増大する。一方、深い部分のドーピングが高くなると、コレクタ抵抗が減少し、ＮＰＮ ２００Ａの飽和特性が改善される。
Ｎ＋エミッタ２０６をＰ＋ベース接触部２０４から分離するために、好ましくは浅いトレンチ２０５が用いられる。好ましくは、トレンチ２０５の幅は０．２〜０．５μｍであり、深さは０．２〜０．６μｍであり、トレンチ２０５は誘電性材料で完全に充填されている。トレンチ２０３Ａは、好ましくは、トレンチ２０５よりも幅が広く、深く、たとえば、トレンチ２０３Ａの幅は０．５〜１．５μｍの範囲であり、深さは１．５〜３μｍの範囲である。
ＰＮＰトランジスタ２００Ｂは、ＤＮフロア分離領域２０２Ｂおよび充填されたトレンチ２０３Ｂによって基板２０１から分離される。トレンチ２０３Ｂの側壁は誘電性材料２４１の層で覆われており、トレンチの内部部分は導電性材料２４２で充填されている。導電性材料２４２は、表面からフロア分離領域２０２Ｂまでの接触を与える。トレンチ２０３ＢおよびＤＮフロア分離領域２０２Ｂは、ＰＮＰ ２００Ｂを取囲み、ＰＮＰ ２００Ｂを基板２０１から電気的に分離する。
Ｐ＋エミッタ２１１は、従来の注入および拡散によって形成される場合もあれば、「ポリエミッタ」を形成するためにポリシリコン供給源から拡散される場合もある。Ｎ型ベース領域２１５は、Ｐ＋エミッタ２１１の下に配置され、好ましくは、ＰＮＰ ２００Ｂ専用であり、かつ、ＰＮＰ ２００Ｂの性能について最適化されるドーピングプロファイルを有する。しかしながら、他の実施例では、ベース領域２１５は、ＰＭＯＳトランジスタのＮ−ボディ領域などの他の集積デバイスに用いられる同じＮ−ウェル領域を備えていてもよい。Ｎ＋ベース接触領域２１３は、基板２０１の表面からのベース領域２１５との接触を与える。
Ｐ型コレクタ領域２１６は、ベース領域２１５の下に配置され、一実施例では、高エネルギ注入によって形成された（たとえば、５００〜２０００オーム／スクエアの範囲のシート抵抗を有する）高濃度にドーピングされた領域を備える。Ｐ型コレクタ領域２１６は、有利に、集積回路の他の場所で用いられてもよく、たとえば、ラッチアップに対する感受性を減少させるためにＰ型基板２０１のドーピングを局所的に増大させる。Ｐ＋コレクタ接触領域２１４は、基板２０１の表面からのＰ型コレクタ領域２１６との接触を与える。
別の実施例では、Ｐ型コレクタ領域２１６は、上部部分がより深い部分よりも低いドーピング濃度を有する単調でないドーピングプロファイルを有する。上部部分におけるドーピングが低くなると、デプリーションがベース２１５において広がることが少なくなり、それによって、ＰＮＰ ２００Ｂの初期電圧が増大する。一方、深い部分のドーピングが高くなると、コレクタ抵抗が減少し、ＰＮＰ ２００Ｂの飽和特性が改善される。好ましい実施例では、コレクタ２１６のドーピングプロファイルは、異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。
Ｐ＋エミッタ２１１、Ｎ＋ベース接触領域２１３およびＰ＋コレクタ接触領域２１４を互いに分離するために、好ましくは浅いトレンチ２１２が用いられる。これらのトレンチは好ましくは誘電性材料で充填される一方、トレンチ２０３Ｂは好ましくは、ＤＮフロア分離領域２０２Ｂとの電気的接触を与える導電性材料２４２を備える。高濃度にドーピングされたベース、コレクタおよびエミッタ領域を、誘電充填されたトレンチで隔てることによって、デバイスの大きさを小さくすることができ、キャパシタンスを減少させることができ、スイッチング性能を改善することができる。
ＮＰＮ ２００ＡとＰＮＰ ２００Ｂとの間のパンチスルーおよび他の寄生性の相互作用を回避するために、ＮＰＮ ２００ＡとＰＮＰ２００Ｂとの間にさらなる充填されたトレンチ２０９が横方向に置かれてもよく、これによって、ＮＰＮ ２００ＡおよびＰＮＰ ２００Ｂを共通の基板２０１において接近させて配置することができる。充填されたトレンチ２０９は、この例に示されるように誘電性材料で充填されている場合もあれば、トレンチ２０３Ａおよび２０３Ｂに示されるように導電性材料も備えている場合もある。トレンチ２０９の底部に隣接して、埋没した分離領域２１０も含まれていてもよい。一実施例では、領域２１０は、基板２０１のドーピングを局所的に増大させるためにＰ型であってもよい。別の実施例では、領域２１０は、基板に存在し得る電子のダミーのコレクタとしての役割を果たすように（一実施例では、ＤＮフロア分離領域２０２Ａおよび２０２Ｂと同時に形成された）Ｎ型であってもよい。
図５は、充填されたトレンチ４０３Ａ、４０３Ｃ、４０３Ｄおよび４０３ＦとともにＤＮフロア分離領域４０２Ａおよび４０２Ｂによって互いにおよびＰ型基板４０１から分離される分離されたポケットに作製された２つのＮＰＮバイポーラトランジスタ４００Ａおよび４００Ｂを示す。図４のデバイスとは異なって、図５における充填されたトレンチ４０３Ａ、４０３Ｃ、４０３Ｄおよび４０３Ｆは、誘電性材料で完全に充填されている。したがって、ＤＮフロア分離領域４０２Ａおよび４０２Ｂとの接触は、さらなるＮ−ウェル領域４０４Ａおよび４０４Ｂを介して与えられる。
好ましい実施例では、ＮＰＮ ４００ＡおよびＮＰＮ ４００Ｂは、ＣＭＯＳ Ｐ型ウェル領域をベース領域４０５Ａおよび４０５Ｂとして用いる。ＮＰＮ ４００Ａは、注入されたＮ＋エミッタ４０６Ａを用いる一方、ＮＰＮ ４００Ｂは、Ｎ＋領域４０６ＣとＮ＋領域４０６Ｃよりも深い接合を有するＮＢ領域４１０との組合せを備えるエミッタ領域を有する。他の実施例では、ベース領域４０５Ａおよび／または４０５Ｂは、ＮＰＮ ４００Ａおよび／またはＮＰＮ ４００Ｂの性能について最適化される専用の領域を備えていてもよい。
ＮＰＮ ４００Ａにおいて、ＤＮフロア分離領域４０２Ａは、表面からＮ型ウェル４０４ＡおよびＮ＋領域４０６Ｂを介して接触するコレクタ領域を形成する。Ｐ型ウェル４０５Ａは、ＮＰＮ ４００Ａのベース領域を形成する。好ましい実施例では、Ｐ型ウェル４０５Ａのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分ＰＷ１とより深い部分ＰＷ１Ｂとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。Ｐ型ウェル４０５Ａのより深い部分ＰＷ１Ｂは、最上部部分ＰＷ１よりも高い濃度を有していてもよい。ベース領域４０５Ａとの表面接触は、Ｐ＋領域４０７Ａを介して達成される。ＮＰＮ ４００Ａのエミッタは、Ｎ＋領域４０６Ａから成っている。Ｎ型ウェル４０４Ａは、充填されたトレンチ４０３ＢによってＰ型ウェル４０５Ａから隔てられてもよい。接触は、層間誘電層４０９に形成されたコンタクトウインドウを介して任意の障壁金属がＰ＋領域４０７ＡならびにＮ＋領域４０６Ａおよび４０６Ｂに接する状態で、金属４０８を介して達成される。
ＮＰＮ ４００Ｂにおいて、ＤＮフロア分離領域４０２Ｂは、表面からＮ型ウェル４０４ＢおよびＮ＋領域４０６Ｄを介して接触するコレクタ領域を形成する。Ｐ型ウェル４０５Ｂは、ＮＰＮ ４００Ａのベース領域を形成する。ベース領域４０５Ｂとの表面接触は、Ｐ＋領域４０７Ｂを介して達成される。ＮＰＮ ４００Ａのエミッタは、Ｎ＋領域４０６Ｃと、下にあるＮＢ領域４１０とから成っている。ＮＢ領域４１０は、ＣＭＯＳデバイス（たとえば、Ｎ＋領域４０６ＣおよびＰ型ウェル４０５Ｂ）と共有される素子を用いて可能な性能に優るようにＮＰＮ ４００Ｂの性能を改善するように設計される。たとえば、ＮＢ領域４１０の深さおよびドーピングは、電流利得と降伏電圧と初期電圧との優れた組合せを提供することができる。
Ｎ型ウェル４０４Ｂは、トレンチ４０３ＥによってＰ型ウェル４０５Ｂから隔てられてもよい。接触は、層間誘電層４０９に形成されたコンタクトウインドウを介して任意の障壁金属がＰ＋領域４０７ＢならびにＮ＋領域４０６Ｃおよび４０６Ｄに接する状態で、金属４０８を介して達成される。パンチスルーを抑制するために、ＤＮフロア分離領域４０２ＡとＤＮフロア分離領域４０２Ｂとの間に、埋没した分離領域（図示せず）が存在していてもよい。
上述のように、本発明の分離されたバイポーラトランジスタは、バイポーラトランジスタ領域の形成を、集積回路の他の場所で用いられる領域と共有することによって、コストについて最適化され得る。代替的に、たとえば、初期電圧ＶA、電流利得β、降伏電圧ＢＶCEO、および周波数能力ｆtおよびｆmaxの間の最良の全体的な兼ね合いを達成するようにカスタマイズされた専用のベース注入物を加えることによって、性能を向上させることができる。同様に、バイポーラトランジスタのエミッタ領域を形成するために共通の注入された領域が用いられる場合もあれば、ポリシリコンエミッタ形成などの技術を用いて専用のエミッタが形成される場合もある。エミッタにおける少数キャリアの通過時間τeは、ベースを横断する少数キャリアのように、典型的には１０ＧＨｚを下回るデバイスの上部動作周波数能力に対してある特定の制約を課す。このエミッタ通過時間の制約は、拡散したエミッタまたは注入されたエミッタの代わりにポリシリコンエミッタを用いて、それに応じてベースの深さを調整することによって、改善することができる。１０〜２０ＧＨｚの間で動作するシリコンバイポーラトランジスタは、ＳｉＧｅヘテロ接合を必要とすることなく、および、このようなデバイスに関連する製造上の複雑さなしに、このような技術を用いて可能である。
本発明では、ＬＯＣＯＳ分離に関連する上述の問題は、高エネルギ注入によって形成されたフロア分離領域とシャロー・トレンチ・アイソレーション（shallow trench isolation）（ＳＴＩ）、ミディアム・トレンチ・アイソレーション（medium trench isolation）（ＭＴＩ）および／またはディープ・トレンチ・アイソレーション（deep trench isolation）（ＤＴＩ）を組合せる製造プロセスを用いることによって、不要になる。側壁分離および高エネルギ注入フロア分離のためのＳＴＩの新規の組合せは、長時間の高温拡散または高価なエピタキシャル堆積を必要とすることなく高密度でデバイスを集積して分離するための方法および装置の両方の典型である。
引用によって本明細書に援用される、２００６年５月３１日に出願された出願番号１１／４４４，１０２には、いくつかの関連する分離構造が記載されている。引用によって本明細書に援用される、２００７年１２月１７日に出願された出願番号１２／００２，３５８には、異なっているが関連する分離構造を組入れる方法および装置が記載されている。
図６Ａ〜図６Ｄの断面１は、この発明に従って分離構造を形成するための１つの可能な作製シーケンスを示す。図６Ａにおいて、任意のフォトレジストマスク５を有する硬質マスク４の開口を通しての高エネルギイオン注入を用いて、深いＮ型（ＤＮ）フロア分離領域３が、低濃度にドーピングされたＰ型基板２に導入される。注入は、薄い注入前酸化物６を通して行なわれてもよい。好ましい実施例では、ＤＮ領域３は、注入後に如何なる相当に高温の処理も行なうことなく、高エネルギでリンを注入することによって形成される。このような深いＮ型領域は「ＤＮ」と呼ばれ、「ＤＮ」は、深いＮ型領域（deep N-type region）の頭字語である。Ｐ型基板２の上にエピタキシャル層を成長させないので、ＤＮ領域３と従来のエピタキシャルプロセスにおいて高温処理を用いて形成された埋込層との２つの構造の外観は類似しているが、ＤＮ領域３は埋込層とは同じではない。
従来の埋込層のピーク濃度および総垂直幅は、エピタキシャル成長前、エピタキシャル成長中およびエピタキシャル成長後の高温作製で生じる大幅な拡散の影響を受ける。わずかな温度変化がドーパントプロファイルの大きなずれを引起す可能性があり、拡散率が温度に対して指数関数的に依存する結果となるので、拡散およびエピタキシャルプロセスのばらつきの問題が生じる。
この発明の低温プロセスでは、注入されたＤＮ領域のドーピングプロファイルは、注入物投与量およびエネルギ（または、複数の注入物の場合には複数の投与量およびエネルギ）の影響を受けるのみである。結果として生じるプロファイルは、「注入時の」プロファイルであり、元来熱処理に関連するばらつきを被らない。好ましい実施例では、ＤＮ領域の形成は、１ＭｅＶ（１００万電子ボルト）から３ＭｅＶを超える範囲の最高エネルギ注入をプロセスに備えていてもよい。このような注入は、一価イオンおよび二価イオンドーパント種を用いて妥当な時間で達成されてもよい。高い電荷状態を有する三価イオンドーパント種は、より深く注入できるが、それに対応してビーム電流が低くなる。ＤＮ領域のためのリン注入物投与量は、１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲であってもよいが、一般には５Ｅ１２ｃｍ-2〜５Ｅ１３ｃｍ-2の範囲の投与量を備える。
図６Ｂは、ＤＮ領域３におけるドーパントの再分配を防ぐために好ましくは低温でマスキング層８を堆積させた後の分離構造を示す。層８は、たとえば堆積酸化物を備えていてもよい。層８は、その後、開口９Ａおよび９Ｂを形成するためにマスキングされる。図６Ｃにおいて、開口９Ａおよび９Ｂを通して、ＤＮ領域３と垂直に重なる深さまで基板２にトレンチがエッチングされる。トレンチは、その後、図６Ｄに示される電気絶縁トレンチ１１Ａおよび１１Ｂを形成するために、誘電体で充填され、平坦化される。その結果、底部における接合分離と側壁に沿った誘電充填されたトレンチとの組合せによってＰ型基板２から電気的に分離される、電気的に分離されたＰ型ポケット１０が形成される。
２つのトレンチが示されているが、トレンチ１１Ａおよび１１Ｂは、現実には、分離されたポケット１０を横方向から取囲む単一のトレンチから成っていてもよく、すべてが共通のＤＮ領域３を共有する複数の分離されたＰ領域を形成するために任意の数のトレンチが導入されてもよい。代替的に、複数のＤＮ領域も導入されてもよく、これは複数の分離領域の集積を容易にし、複数の分離領域は、異なる電圧でバイアスされる場合もあれば、さまざまなタイプの回路のために電気ノイズを電気的に集積する、浮動させるまたは切離すために用いられる場合もある。
図６Ｄの分離構造では、分離トレンチ１１Ａおよび１１Ｂは、ＤＮフロア分離３の端縁に対して自己整列していない。図７Ａ〜図７Ｅに示される代替的な製造プロセスシーケンスは、分離トレンチの外側端縁をＤＮ領域と自己整列させる。図７Ａは、ＤＮフロア分離領域２２がマスク層２３の開口２３Ａを通して高エネルギで注入された後のこの構造を示す。マスク層２３の端縁２３Ｂは、開口２３Ａを取囲む。ＤＮ領域２２は、マスク層２３の端縁２３Ｂと垂直に接近して整列した外側周縁端縁２５を有する。注入は、薄い注入前酸化物層２４を通して行なわれてもよい。図７Ｂにおいて、その後、マスク層２７が形成され、パターニングされたマスク領域２８によってマスキングされる。この自己整列した実施例ではマスク領域２８もマスク層２３の上に形成されてもよいが、マスク領域２８とマスク層２３の端縁２３Ｂとの間に間隙が存在すべきである。図７Ｃにおいて、マスク２８およびマスク２３によって規定される窓３０Ａおよび３０Ｂを形成するために、マスク層２７がエッチングされている。マスク層２７のエッチング中、マスク層２３の何らかの腐食が生じ得るが、トレンチエッチング中に硬質マスクとしての役割を果たすように十分な厚みのマスク層２３が残っている。マスク層２７がエッチングされた後、マスク２８は好ましくは除去される。
図７Ｄにおいて、側壁トレンチ３１Ａおよび３１Ｂが、開口３０Ａおよび３０Ｂを通して、トレンチ３１Ａおよび３１ＢがＤＮフロア分離領域２２に延びるような深さまで基板２１にエッチングされている。トレンチ３１Ａおよび３１Ｂの外側端縁は、ＤＮフロア分離層２２の端縁２５と整列している。なぜなら、開口３０Ａおよび３０Ｂは、マスク層２３を用いて位置を規定するためである。言い換えると、マスク層２３が側壁トレンチ３１Ａおよび３１Ｂの外側端縁とＤＮフロア分離領域２２の端縁２５との両方を規定するので、フロア分離およびトレンチ側壁分離は、「自己整列」し、マスクの整列に依存せず、それに関連する如何なるばらつきもなくす。トレンチ３１Ａおよび３１Ｂは、誘電性材料３２で充填され、平坦化されて、その結果、長時間の熱拡散またはエピタキシャル層を必要とすることなく１つ以上のＰ型ポケット３１を基板２１から分離する、図７Ｅに示される自己整列した分離構造がもたらされる。
図８Ａ〜図８Ｅに示される代替的な自己整列作製シーケンスでは、ＤＮフロア分離領域の注入の前に、再充填されたトレンチが形成される。図８Ａに示されるように、マスク４２の開口４０を通して基板４１にトレンチ４３がエッチングされている。次いで、トレンチ４３は、図８Ｂに示されるように、充填されたトレンチを形成するために充填されて平坦化される。図８Ｃに示されるように、開口４４Ａを形成するためにマスク層４４がパターニングされ、続いて、隣接するトレンチ４３の間に延びるＤＮ領域４５の高エネルギイオン注入が行なわれる。
充填されたトレンチ４３の上にマスク層４４の開口４４Ａの端縁を整列させることによって、基板において電気的に活性のＤＮ領域４５の部分はトレンチ４３に対して自己整列する。このようにして、ＤＮ領域４５およびトレンチ４３は、マスクの整列に依存するバージョンよりも少ない空間を用いて、図８Ｄに示されるような自己整列した態様で、Ｐ型ポケット４６を基板４１から分離する。
図８Ｄは、ＤＮ領域４５の底部がトレンチ４３の底部とおよそ同じ深さのところにあることを示すが、他の実施例では、ＤＮ領域が異なる垂直深さを有していてもよい。たとえば、図８Ｅは、ＤＮ領域４５Ａがトレンチ４３の底部の下方に延びている分離構造を示す。トレンチ４３へのＤＮ領域４５Ａの何らかの貫通が生じ得るが、素子は依然として実質的に自己整列する。
本明細書に示される分離構造のいずれにおいても、任意のＰ型領域も、マスキングされて、ＤＮ領域よりも浅い深さで、ＤＮ領域よりも深い深さで、またはＤＮ領域に等しい深さで、Ｐ型基板２に注入されてもよい。一例として、図９Ａ〜図９Ｄは、分離されたポケット内または分離された領域間に深いＰ型領域（ＤＰ）を形成するためのプロセスを示す。図９Ａにおいて、上述のプロセスのうちの１つを用いて、２つの分離されたＰ型ポケット５１Ｂおよび５１Ｃが共通のＰ型基板５１Ａに形成される。ポケット５１Ｂおよび５１Ｃは、ＤＮ領域５２Ａおよび５２Ｂとともに、トレンチ５３Ａ、５３Ｂ、５３Ｃおよび５３Ｄによって分離される。
図９Ｂは、分離されたポケット５１Ｃの上に開口５５Ａを形成するようにパターニングされた、パターニングされたマスク層５５を示す。マスク層５５は、基板５１Ａまたは分離されたポケット５１Ｂをドーピングすることなく高エネルギ注入物がＰ型の分離されたポケット５１Ｃを選択的にドーピングできるのに十分に厚い。図９Ｃは、結果として生じるＤＰ領域５４が、基板５１Ａから分離されたＰ型材料と、分離されたポケット５１Ｃを共有することを示す。トレンチ５３の上方に開口５５Ａの端縁を位置決めすることによって、ＤＰ領域５４の活性部分がトレンチに対して自己整列する。
ＤＰ領域５４は、任意の深さであるが、一般にＤＮ領域５２Ｂに等しいかまたはＤＮ領域５２Ｂよりも浅い深さでのホウ素の高エネルギ注入を用いて、形成されてもよい。所与の深さへのホウ素の注入は、同じ深さへのリンの注入よりも必要なエネルギが低く、たとえば、０．８ＭｅＶ〜２．０ＭｅＶである。これは、ホウ素原子がリン原子よりも小さく、塊状ではないためである。好ましい実施例では、ＤＰ領域５４は、Ｐ型ポケット５１Ｃの残りの部分の表面濃度を実質的に変更しないように十分に深く注入される。ＤＰ領域５４のためのホウ素注入物投与量は、１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲であってもよいが、一般には５Ｅ１２ｃｍ-2〜５Ｅ１３ｃｍ-2の範囲の投与量が用いられる。
図９Ｄは、ＤＮ領域５２Ａと５２Ｂとの間のパンチスルー降伏または漏れの開始を抑えるためにＤＰ領域５５が２つの分離されたポケットの間に注入される別の実施例を示す。ＤＮ領域５２Ａおよび５２Ｂは、電気的に浮動することができるが、好ましくは、基板よりも正の電位にバイアスされ、したがって、逆バイアスされたＰ−Ｎ接合を形成する。ＤＮ領域５２Ａおよび５２Ｂの各々に存在するバイアスは同じである場合もあれば、ＤＮ領域５２Ａおよび５２Ｂは異なる電位でバイアスされる場合もある。さらに、ＤＮ領域５２Ａおよび５２Ｂの各々は、固定した電位を有する場合もあれば、時間とともに変化する電位を有する場合もある。
一般に、分離されたポケットは、各々、そのポケットのＤＮバイアス電位に等しいかまたはＤＮバイアス電位よりも負の任意の電位にバイアスされたデバイスを含んでいてもよい。たとえば、ＤＮが５Ｖにバイアスされる場合、分離領域内のデバイスは、５Ｖまでの電圧で、または、デバイスの降伏機構が可能にするのと同程度の負の電圧で、おそらくはＰ型基板５１Ａの電位よりも負の電圧でさえ、動作し得る。
図１０Ａ〜図１０Ｆは、導電性トレンチ再充填領域が接触する注入されたＤＮ領域を含む分離構造の形成を示す。図１０Ａは、上述のようにＤＮ領域７４２が形成され、窒化シリコンまたは他の好適な材料からなる任意の平坦化エッチング停止層７４４と、好ましくは堆積酸化物または他の好適な材料からなる硬質マスクであるマスク層７４３とが堆積され、パターニングされた後の構造を示す。浅いトレンチ７４５が、マスク７４３の開口を通してＰ基板７４１にエッチングされる。トレンチ７４５は、好ましくは、所与のＣＭＯＳ技術の標準的なＳＴＩと互換性がある。
図１０Ｂは、トレンチ７４６のパターニングおよびエッチング後の構造を示す。これらのトレンチは、トレンチ７４５よりも深く、ＤＮ領域７４２に延びている。トレンチ７４６は、また、上述のように、トレンチ７４５における誘電性再充填およびトレンチ７４６における導電性／誘電性再充填の形成を可能にするようにトレンチ７４５よりも幅が広い。一例として、トレンチ７４５の幅は約０．５ミクロンであってもよく、深さは約０．５ミクロンであってもよいのに対して、トレンチ７４６の幅は約１ミクロンであってもよく、深さは約１．５〜２．０ミクロンであってもよい。
図１０Ｃは、誘電層７４７の堆積後の構造を示す。誘電層７４７は、好ましくは、優れた共形性を有し、たとえばＴＥＯＳ堆積酸化物が用いられてもよい。堆積厚みは、狭いトレンチ７４５を完全に再充填するがより幅の広いトレンチ７４６の側壁のみを覆うように設計される。ここで示される例では、０．５μｍの幅の浅いトレンチ７４５を完全に再充填し、深いトレンチ７４６の各側壁上に０．３ミクロンの層を形成し、深いトレンチ７４６において０．４ミクロンの幅の空間を残すために、０．３ミクロンの厚みを用いることができるであろう。
図１０Ｄは、誘電層７４７のエッチバック後の構造を示す。好ましくは反応性イオンエッチング技術によってなされるエッチバックは、深いトレンチ７４６の底部から誘電体７４７を完全に除去するはずである。その際に、誘電体７４７は表面からも除去される可能性が高く、用いられる材料および材料の相対的なエッチング速度によっては、下にあるマスク層７４３もエッチングされる可能性がある。このエッチバックステップの後、側壁誘電層７４８Ｂ、７４８Ｃ、７４８Ｄおよび７４８Ｅは深いトレンチ７４６に残っているが、浅いトレンチ７４５は、基板７４１の元の表面の上方に延びているべきである誘電性領域７４８Ａによって完全に充填される。図１０Ｄに示されるように、任意の注入物領域７５２Ａおよび７５２Ｂが、各々の幅の広いトレンチの底部の開口に導入されてもよい。マスキング層は必要ない。なぜなら、これらのエリアでは基板のみが露出しているためである。この注入物は、好ましくは、導電性充填部（後述する）からＤＮ領域までの接触を改善し得る高投与量低エネルギのＮ型注入物、たとえば３０ｋｅＶおよび１×１０15ｃｍ-2でのリンである。
図１０Ｅは、原位置でドーピングされたポリシリコンなどの、好ましくは非常に導電性があり共形的である導電性層７４９の堆積後の構造を示す。層７４９の堆積厚みは、深いトレンチ７４６の完全な再充填を行なうように設計される。なお、各トレンチのエッチング幅は、トレンチが誘電体によって完全に充填されるか、導電性材料によって部分的に充填されるかを決定する。このようにして、導電性中心部分を有する幅の広い、浅いトレンチを形成することも可能であり、これは、たとえば特定のデバイス構造に領域との埋込接触部を形成する点で有利であり得る。同様に、誘電体で完全に充填された狭い、深いトレンチを形成することが可能であり、これは、隣接するＤＮ領域間に横方向の分離を形成するのに有用であり得る。
図１０Ｆは、平坦化後の分離構造を示す。この例では、この構造は、基板７４１の元の表面に戻るように平坦化されている。これは、好ましくは、ＣＭＰおよび／またはエッチバックプロセスによって達成される。最終構造は、底部ではＤＮ領域７４２によって分離され、かつ、側部では再充填されたトレンチ７４６によって分離される、分離されたＰ型領域７５１を備える。トレンチ７４６は、ＤＮ領域７４２との電気的接触を与える導電性材料７５０Ａおよび７５０Ｂで部分的に充填される。導電性材料７５０Ａは、側壁誘電層７４８Ｂおよび７４８Ｃによって取囲まれ、導電性材料７５０Ｂは、側壁誘電層７４８Ｄおよび７４８Ｅによって取囲まれる。その結果、導電性材料７５０Ａおよび７５０Ｂは、Ｐ型領域７５１および基板７４１から分離される。
図１０Ｇは、２つの別個のＤＮ領域７４２Ａおよび７４２Ｂを含む、上述の特徴のうちのいくつかを有する完成した構造を示す。ＤＮ領域７４２Ａは、充填されたトレンチ７４６Ａおよび７４６Ｂにおける導電性材料と接触する。ＤＮ領域７４２Ｂは、充填されたトレンチ７４６Ｃおよび７４６Ｄにおける導電性材料と接触する。分離されたポケット７５３Ａおよび７５３Ｂは、ＤＮ領域７４２Ａおよび７４２Ｂならびに充填されたトレンチ７４６Ａ〜７４６Ｄによって基板７４１から分離される。導電充填されたトレンチ７４６Ｅは、ＤＮ領域７４２Ａと７４２Ｂとの間に配置され、たとえばＰ型基板７４１における少数キャリアのためのダミーのコレクタとしての役割を果たし得る。導電充填されたトレンチ７４６Ａ〜７４６Ｅの各々は、底部に任意のＮ型注入物７５２を含む。浅い誘電充填されたトレンチ７４５は、分離されたポケット７５３Ａおよび７５３Ｂ内に含まれていてもよく、および／または、分離されたポケット７５３Ａおよび７５３Ｂの外側の基板７４１に含まれていてもよい。深い誘電充填されたトレンチ７５４も、任意のエリアに含まれていてもよい。浅い導電充填されたトレンチ７５５も形成されてもよい。
図１０Ｇに示される分離構造は、有利に、深い導電充填されたトレンチ７４６Ａ〜７４６Ｄによって、ＤＮ領域７４２Ａおよび７４２Ｂとの非常にコンパクトな電気的接続を与える。さらに、トレンチ７４６Ａ〜７４６Ｄの形成は、誘電体堆積および平坦化ステップを含む多くのステップをＳＴＩトレンチ７４５の形成と共通して共有し、そのため、表面からＤＮ領域７４２Ａおよび７４２Ｂまでの接触を与えるために追加されるプロセスの複雑さは殆どない。
図１１Ａ〜図１１Ｃは、上述の導電性再充填技術を用いることなくＤＮ領域と電気的に接触させるいくつかの方法を示す。図１１Ａでは、トレンチ７３Ａ、７３Ｂおよび７３Ｃは、横方向に接続されるＤＮ領域７２Ａおよび７２Ｂの上に位置しており、ＤＮ領域７２Ａおよび７２Ｂの上に垂直に重なっており、それによってＰ型ウェル７４を基板７１から分離する。ＤＮ領域７２Ａおよび７２Ｂとの表面接触を与えるために、Ｎ型ウェル７５およびＮ＋領域７６が含まれ、Ｎ型ウェル７５はＤＮ領域７２Ａの上に垂直に重なっている。トレンチ７３Ａおよび７３Ｃは構造全体を他のデバイスから分離する一方、トレンチ７３Ｂは、Ｎ型ウェル７５をＰ型ウェル７４から隔ててこれらのウェルの間の電気的相互作用を防ぐ隔壁トレンチである。
図１１Ｂに示される実施例は、ＤＮフロア分離領域８２Ａおよび８２Ｂの上に位置し、かつ、ＤＮフロア分離領域８２Ａおよび８２Ｂと垂直に重なるトレンチ８３Ａ、８３Ｂおよび８３Ｃを含み、それによってＰ型ウェル８４を基板８１から分離する。ＤＮ領域８２Ａと接触するように、Ｎ型ウェル８５およびＮ＋領域８６が含まれ、Ｎ型ウェル８５はＤＮ領域８２Ａの上に垂直に重なっている。トレンチ８３Ａおよび８３Ｃは構造全体を他のデバイスから分離する一方、トレンチ８３Ｂは、Ｎ型ウェル８５をＰ型ウェル８４から隔ててそれらのウェルの間の電気的相互作用を防ぐ隔壁トレンチである。ＤＮ領域８２Ａおよび８２Ｂは、トレンチ８３Ｂによって隔てられているので、互いに直接接触していない。この場合、ＤＮ領域８２Ｂ上の電気バイアスは、依然として、漏れ電流およびパンチスルーの組合せによって、ＤＮ領域８２Ａ上のバイアスの影響を受ける可能性がある。しかしながら、図１１Ａの構造と比較して、この構成は、表面からＤＮ領域８２Ｂまでの電気抵抗ほど低い電気抵抗をもたらさない。
ＤＮフロア分離領域９２ならびにトレンチ９３Ａおよび９３ＢがＰ型ウェル９４を基板９１から分離し、Ｎ型ウェル９５およびＮ＋領域９６が表面からＤＮ領域９２までの接触を容易にする別の実施例が、図１１Ｃに示される。この構成では、Ｎ型ウェル９５とＰ型ウェル９４とを隔てるトレンチはない。その代わり、基板９１のエリア９７がウェル９４と９５とを隔てる。この構造は、トレンチがＤＮ領域よりも深いプロセスのための図１１Ｂの構造よりも好ましいであろう。なぜなら、Ｎ型ウェル９５は、優れた電気的接触を与えるためにＤＮ領域９２との大きな重なりを有するためである。一方、図１１Ａの構造は、トレンチがフロア分離領域の底部よりも浅いプロセスでは好ましいであろう。なぜなら、トレンチ７３ＢがＮ型ウェル７５をＰ型ウェル７４から横方向に分離する一方、Ｎ型ウェル７５との優れた電気的接触を与えるためにＤＮ領域７２の一部がトレンチ７３Ｂの下方に延びているためである。図１２は、この発明に従って分離構造を形成するための種々のプロセス作製シーケンスを示す。一般に、好ましい実施例ではエピタキシャル層を持たないＰ型であるが、エピタキシャル層を持たないＮ型材料を備えている場合もあれば、Ｐ型またはＮ型基板の上に成長させたＰ型エピタキシャル層を備えている場合さえあり、Ｎ型またはＰ型基板の上に成長させたＮ型エピタキシャル層を備えている場合もある基板で作製が開始する。Ｎ型基板材料が利用される場合、フロア分離はＤＮフロア分離領域ではなくＤＰフロア分離領域の形成を必要とすることは当業者にとって周知であり、接合分離を形成するために、必要に応じて、他のドーピングされた領域は逆にされる。
図１２は、２つの基本的なプロセスフローを示す。フロー６１では、分離トレンチの前にフロア分離領域が形成されるが、フロー６２では、フロア分離領域の前に分離トレンチが形成される。結果として生じる構造は、上述のように、自己整列する場合もあれば、自己整列しない場合もある。エッチングされたトレンチは、化学気相成長（chemical vapor deposition）（ＣＶＤ）によって酸化または充填されてもよく、または、好ましい実施例では、最初に酸化され、次いで、堆積によって充填されてもよい。ＤＮフロア分離注入後にトレンチの酸化が行なわれる場合、酸化の温度を最小限にする、すなわち一般には９００℃を下回る温度にすることによって、ＤＮ領域の上方への拡散を回避しなければならない。分離構造が完成した後、すなわち側壁およびＤＮ注入後に形成される任意のＤＰ層が示されているが、他の実施例では、トレンチの形成前に、ＤＮの形成前に、または両方の形成前に、任意のＤＰ層を形成することができるであろう。
図１２ではトレンチマスキングおよびエッチングが１つだけ示されているが、上述のように第２のより浅いトレンチがエッチングされて、その後充填されてもよい。さらに、トレンチ充填物は、上述のように誘電性材料または誘電性材料＋導電性材料を備えることができる。複数のトレンチが用いられる場合、または、複数の再充填材料が用いられる場合には、平坦化ステップなどの共通のプロセスを共有することが好ましい。
図１３は、高温処理またはエピタキシを必要とすることなくさまざまな完全に分離されたバイポーラ、ＣＭＯＳおよびＤＭＯＳデバイスを作製するためのモジュラープロセスを示す。「モジュラー」という用語は、所与の回路構成を作製するために必要とされるデバイスのみを生産するために種々の組の処理ステップまたは「モジュール」を容易に追加または除去できることを指す。モジュラープロセス構造を作ることで、必要なプロセスステップのみを含むことによって所与の回路構成の製造コストを最小限にすることができる。さらに、モジュールは、任意のモジュールをなくすことによって残りのデバイスの性能または特徴が影響を受けないように設計される。このように、モジュラープロセスの選択肢のいずれについても、共通の組のデバイスライブラリおよびモデルが用いられ得る。
原則的に、開示される技術において用いられる電気的分離を達成するために必要とされる高温は存在しないので、誘電充填されたトレンチおよび深いＮ型（ＤＮ）フロア分離領域の形成は、集積デバイスの電気的分離に悪影響を及ぼすことなく、任意の順序で行なうことができる。しかしながら、実際には、いくつかの作製シーケンスは、ウェハの処理を簡略化するので、好ましい。トレンチ分離構造を形成するための詳細は、上述の出願番号１１／４４４，１０２に詳述されている。
このプロセスにおいて、鎖状注入物または高エネルギ注入物を備えるマスキングされた注入物の組合せを用いて、デバイスが構築される。実質的に注入時のプロファイルである最終的なドーパントプロファイルを達成するために、拡散からの最小限の再分配および高温処理のみが可能である。注入時のドーパントプロファイルは、拡散ガウスプロファイルの標準的な単調に減少する濃度とは異なっている。なぜなら、注入時のドーパントプロファイルは、独立してデバイス特徴を設定するように最適化されることができるためである。
分離構造を形成するシーケンスにおいてより高い自由度を提供することに加えて、開示される低温プロセス構造は、デバイスの性能に対する影響が最小限である状態でデバイス形成のシーケンスの再編成を可能にする。たとえば、バイポーラベース注入は、ＭＯＳゲート形成ステップの前になされる場合もあれば、後になされる場合もある。自己整列したＭＯＳトランジスタの特徴を維持するために、ＬＤＤ注入はゲート形成の後であるが側壁スペーサの形成の前になされる一方、Ｎ＋およびＰ＋ソースおよびドレイン注入は側壁の形成後に行なわれる。
図１３は、この発明の好ましい実施例を形成するプロセスステップのシーケンスを示す。ステップ１００の基板材料は、好ましくは、作製すべき最高電圧デバイスが必要とする最大降伏に耐えるのに十分に低いが、過剰な基板抵抗によって悪化し得るラッチアップに対する耐性を提供するのに十分に高いＰ型ドーピングを有するシリコンである。好ましい実施例では、基板はエピタキシャル層を含んでいない。なぜなら、エピタキシャル層を追加することにより、開始材料コストが大幅に増える可能性があるためである。しかしながら、他の実施例では、基板の上にエピタキシャル層を含むことが好ましいであろう。
ステップ１０１において、浅いトレンチマスクが形成され、浅いトレンチがシリコン基板にエッチングされる。これらのトレンチは、好ましくは、形成すべきデバイスの中で分離のために用いられるシャロー・トレンチ・アイソレーション（ＳＴＩ）と互換性がある。たとえば、ＳＴＩトレンチの幅は約０．１〜０．５μｍであってもよく、深さは約０．１〜０．５μｍであってもよい。第１のマスキングステップとしてのＳＴＩトレンチのエッチングは、また、その後のマスク層を整列させるための目に見える印（トレンチパターン自体）を基板に形成する働きをする。
このプロセスの他の実施例では、浅いトレンチは、（ステップ１０５に示され、後述する）ウェルの形成後にマスキングされ、エッチングされてもよい。この代替的なシーケンスでは、浅いトレンチの存在がウェルのドーピングプロファイルおよび接合深さに及ぼす影響はより小さいであろう。なお、シャロー・トレンチ・アイソレーションは、デバイス間の完全な分離を行なわない。むしろ、ＳＴＩは、トランジスタを互いに横方向に隔ててこれらのトランジスタ間の不要な表面反転および漏れを防ぐＬＯＣＯＳフィールド酸化物に似ている。しかしながら、ＳＴＩは、デバイスと、下にあって取囲んでいる基板領域との間の完全な電気的分離を行なわない。
ステップ１０２は、個々の分離されたポケットの下にフロア分離領域を形成し、これらのポケットを基板から垂直に分離することになる深いＮ型（ＤＮ）領域のマスキングおよび注入を示す。ＤＮマスクは、ＤＮ注入物を阻止するのに十分な厚みを有するフォトレジストであってもよい。ＤＮ注入物は、好ましくは、１つ以上の高エネルギ注入ステップによって形成されて、比較的低い抵抗の層を基板深くに導入する。たとえば、表面の下方約２μｍのところに位置し、かつ、５００オーム／スクエア未満のシート抵抗を有するＤＮ領域を生成するために、約３ＭｅＶのエネルギおよび約１〜５×１０13ｃｍ-2の投与量でリンが注入されてもよい。
ステップ１０３は、第２のトレンチ注入物マスクを適用することおよび第２の組のトレンチをシリコン基板にエッチングすることを含む。これらのトレンチは、好ましくは、ステップ１０１のトレンチよりも深く、分離されたポケットを基板から横方向に分離するために、表面から少なくともＤＮ領域に至るまで延びている。
好ましい実施例では、浅いトレンチは、より深いトレンチよりも深さが浅く、幅が狭い。この態様で、浅いトレンチは、ダイ面積およびトランジスタ実装密度に対する悪影響がより少ない状態で、デバイスとデバイスとの間に挿入されてもよい。たとえば、一実施例では、深いトレンチの深さは１．６ミクロンであってもよく、幅は０．４ミクロンであってもよく、すなわち、アスペクト比が４Ｘである一方、浅いトレンチの深さは０．２〜０．５ミクロンであってもよく、幅はたった０．２ミクロンであってもよく、アスペクト比はたった１Ｘ〜２．５Ｘである。アスペクト比が低くなると、特にローディング効果がプラズマまたは反応性イオンエッチング速度および均一性に影響を及ぼし得る高密度では、高いアスペクト比のトレンチよりもエッチングおよび再充填が容易になる。その範囲の浅い端部では、ＳＴＩトレンチの深さは、重なりまたは接触からＮ＋およびＰ＋注入物を電気的に隔てるのに十分であるが、より深いバイポーラベース注入物の横方向の範囲を制限するほど深くはない。たとえば、ＮＰＮバイポーラでは、ＳＴＩトレンチが次いでＮ＋エミッタとＰ＋ベース接触注入物との間に挿入され得るが、ＳＴＩトレンチは、Ｎ＋コレクタ注入物上へのＰＢベース注入物の横方向の重なりを防ぐのに不十分であり、これは、デバイスのベース・コレクタ降伏定格に影響を及ぼし得る。逆に、ＳＴＩトレンチの深さが、上述の範囲の上端であって、ベース注入物よりも深くなるように選択される場合、Ｎ＋エミッタとＰ＋ベース接触部との間にＳＴＩトレンチを挿入できない。これは、ＳＴＩトレンチがＰＢベースをそのＰ＋接触部から切離すであろうという理由のためである。
ＬＯＣＯＳフィールド酸化物に優るシャロー・トレンチ・アイソレーションの１つの重要なメリットは、鳥の嘴、すなわち、複雑かつ望ましくない様式でＭＯＳトランジスタの動作と干渉し、最終的にトランジスタ実装密度を制限する傾斜の付いた酸化物領域がないことである。幅が０．４ミクロン未満のＬＯＣＯＳフィールド酸化物領域では、両側からの鳥の嘴の浸食は、鳥の嘴の長さが過剰になること、酸化物が薄くなること、電気的性能の障害、および高い応力を招く。シャロー・トレンチ・アイソレーションのより垂直なプロファイルは、特に０．３ミクロン未満の寸法では、ＬＯＣＯＳ分離よりも優れている。
この発明の他の実施例では、浅いトレンチおよび／または深いトレンチは完全に割愛されてもよく、それらの処理ステップは飛ばされてもよい。３つ以上の異なるトレンチエッチングを含むこともこの発明の範囲内である。
ステップ１０３において、深いトレンチのエッチング後、トレンチは再充填される。好ましい実施例では、深いトレンチおよび／または浅いトレンチの幅は、トレンチの機能によって変更される。誘電体で完全に充填すべきトレンチは、幅が狭い状態でエッチングされてもよいが、トレンチが誘電体で部分的に充填され、残りの部分が導電性材料で充填される場合には、より幅の広いトレンチが用いられる。
この態様でトレンチを再充填するために、優れた共形性を有する誘電層、たとえばＴＥＯＳ堆積酸化物が堆積される。堆積厚みは、狭いトレンチを完全に再充填するがより幅の広いトレンチの側壁のみを覆うように設計される。たとえば、０．２μｍの幅のトレンチを完全に再充填し、０．４ミクロンの幅のトレンチの各側壁上に０．１ミクロンの層を形成し、幅の広いトレンチにおいて０．２ミクロンの幅の空間を残すために、０．１ミクロンの厚みを用いることができるであろう。次いで、幅の広いトレンチの底部から誘電体を完全に除去するために、好ましくは反応性イオンエッチング技術によって誘電層がエッチバックされてもよい。各々の幅の広いトレンチの底部の開口に任意の注入物が導入されてもよい。マスキング層は必要ない。なぜなら、幅の広いトレンチの底部では基板のみが露出しているためである。この注入物は、好ましくは、導電性充填部（後述する）からＤＮフロア分離領域までの接触を改善し得る高投与量低エネルギのＮ型注入物、たとえば３０ｋｅＶおよび１×１０15ｃｍ-2でのリンである。
次いで、幅の広いトレンチの再充填を完成させるために、導電性層が堆積される。この層は、好ましくは、原位置でドーピングされたポリシリコンなど、非常に導電性があり、共形的である。次いで、この構造は、好ましくは化学機械研摩（Chemical-Mechanical Polishing）（ＣＭＰ）によって、基板の元の表面に戻るように平坦化される。
図１３におけるステップ１０４は、トレンチのエッチング、再充填および平坦化の完了後にＤＮマスキングおよび注入を行なう選択肢を示す。このフローは、ＤＮ領域がトレンチのエッチング、再充填および平坦化ステップに関連するさらなる処理および熱収支を受けないという点で、ステップ１０２におけるＤＮプロセスを行なうことに優る利点を有する。ステップ１０４は、また、好ましくはホウ素の高エネルギ注入を用いて形成される任意の深いＰ型（ＤＰ）領域のマスキングおよび注入を示す。好ましい実施例では、ＤＰ領域は、上にあるデバイスの表面濃度を実質的に変更しないように十分に深く注入される。たとえば、ＤＰ領域のための注入物投与量は、１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲であってもよいが、一般には５Ｅ１１ｃｍ-2〜５Ｅ１３ｃｍ-2の範囲であってもよい。
図１３におけるステップ１０５は、好ましくは、たとえば３ＭｅＶまでのエネルギでリンを用いて、最も深いＮ型ウェル注入物のエネルギまでまたは最も深いＮ型ウェル注入物のエネルギを超えさえするエネルギでマスキングおよび注入される高電圧ドリフト領域（ＨＶＮ）の形成を示す。ＨＶＮ注入物投与量は、高電圧トランジスタを構築するために最適化されることができる。注入された電荷の合計は、たとえば１Ｅ１２ｃｍ-2〜５Ｅ１２ｃｍ−２の範囲であってもよい。このステップは、また、高電圧トランジスタのボディを形成するための任意のＰ型領域（ＰＢＤ）のマスキングおよび注入を示す。ＰＢＤ注入物は、高電圧トランジスタのしきい電圧、降伏電圧および性能を最適化するように異なるエネルギでの複数の注入物を備えていてもよい。
ステップ１０６は、その後の高温拡散がなく、かつ、ドーパントの隔離が最小限である状態でのマスキングステップおよび注入のシーケンスを備える相補型ウェルの形成を示す。表面汚染を最小限にするために、低温、たとえば８５０℃〜９００℃での注入の前に、数百オングストロームの厚みに注入前酸化物を熱的に成長させてもよい。酸化物を取除き再成長させる必要なく、いくつかのウェル注入のために１つの注入前酸化物が用いられてもよい。異なる電圧のデバイスの作製を容易にするために、２つ以上のＰ型およびＮ型ウェルが異なる領域に形成されてもよい。
第１のＰ型ウェル（ＰＷ１）は、ホウ素鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分ＰＷ１Ａと、埋込部分もしくはより深い部分ＰＷ１Ｂまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分ＰＷ１Ｂは、上部ウェル部分ＰＷ１Ａよりも高い投与量の注入物で形成されてもよく、上部ウェル部分ＰＷ１Ａよりも高い濃度を有していてもよい。
第２のＰ型ウェル（ＰＷ２）もホウ素鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分ＰＷ２Ａと、埋込部分もしくはより深い部分ＰＷ２Ｂまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分ＰＷ２Ｂも、上部ウェル部分ＰＷ２Ａよりも高い投与量の注入物で形成されてもよく、上部ウェル部分ＰＷ２Ａよりも高い濃度を有していてもよい。ＰＷ１およびＰＷ２の濃度およびドーピングプロファイルは似ていなくてもよく、種々の電圧のデバイスについて最適化されることができる。たとえば、ＰＷ１は１．５ＶのＮＭＯＳトランジスタの構築について最適化され得る一方、ＰＷ２は１２ＶのＮＭＯＳトランジスタの作製について最適化され得る。このような場合、ＰＷ１の平均濃度は、ＰＷ２の平均濃度よりも高くてもよい。
類似の態様で、第１のＮ型ウェル（ＮＷ１）は、リン鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分ＮＷ１Ａと、埋込部分もしくはより深い部分ＮＷ１Ｂまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分ＮＷ１Ｂは、上部ウェル部分ＮＷ１Ａよりも高い投与量の注入物で形成されてもよく、上部ウェル部分ＮＷ１Ａよりも高い濃度を有していてもよい。
同様に、第２のＮ型ウェル（ＮＷ２）はリン鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分ＮＷ２Ａと、埋込部分もしくはより深い部分ＮＷ２Ｂまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分ＮＷ２Ｂも、上部ウェル部分ＮＷ２Ａよりも高い投与量の注入物で形成されてもよく、上部ウェル部分ＮＷ２Ａよりも高い濃度を有していてもよい。ＮＷ１およびＮＷ２の濃度およびドーピングプロファイルは似ておらず、種々の電圧のデバイスについて最適化されることができる。たとえば、ＮＷ１は１．５ＶのＰＭＯＳトランジスタの構築について最適化され得る一方、ＮＷ２は１２ＶのＰＭＯＳトランジスタの作製について最適化され得る。
モジュール性の原理を適用して、他の集積デバイスに影響を及ぼすことなくさらなるＰ型およびＮ型ウェルを追加することができる。好ましい実施例では、上述のウェルは、ＤＮフロア分離層よりも深くない深さに注入される。したがって、ＤＮ領域の上方に位置しているＰ型ウェルは、ＤＮ領域のシート抵抗を実質的に増大させるものではなく、または、ＤＮ領域の分離の有効性を大幅に減少させるものではない。
ステップ１０７は、相補型バイポーラトランジスタのためのベース領域の形成を示す。一例として、マスキングおよびホウ素の注入によってＮＰＮベース領域（ＰＢ）が導入されてもよい。同様に、マスキングおよびリンの注入によってＰＮＰベース領域（ＮＢ）が導入されてもよい。ベース注入物は、単一の注入物または鎖状注入物を備えていてもよい。鎖状に注入されたベース領域の一例では、浅い部分は、より高濃度にドーピングされてもよく、ベース抵抗を減少させるために用いられてもよいのに対して、より深い部分は、より低濃度にドーピングされてもよく、デバイスの電流利得、初期電圧を最適化するように等級分けされてもよい。バイポーラトランジスタは、ポリシリコンまたは注入されたエミッタを用いて形成されてもよい。
ステップ１０８は、ＣＭＯＳトランジスタのゲートの形成を示す。異なる動作電圧について最適化されたデバイスを構築するために、単一のゲート酸化物、２つのゲート酸化物または複数のゲート酸化物が形成されてもよい。２つのゲート酸化物のプロセスでは、たとえば、低温、たとえば８５０℃〜９００℃で、所与の厚みｘox1に第１の酸化物を成長させてもよい。次いで、酸化物は、より薄いゲート酸化物が望まれる領域では、概してＨＦ酸でエッチングすることによって、マスキングされ、除去される。エッチングプロセス中に誘電的に充填されたトレンチを覆うことによって、または、エッチング時間を制限することによって、かなりの酸化物を誘電的に充填されたトレンチから除去しないように、エッチング中は注意しなければならない。代替的に、引用によって本明細書に援用される、２００５年１２月９日に出願された出願番号１１／２９８，０７５に記載される蓋付きトレンチが、トレンチ酸化物の腐食を軽減するために用いられてもよい。
第１のゲート酸化物が選択された活性領域から除去された後、第２の酸化の時に酸化物が存在しなかった領域において厚みｘox(thin)を有する第２のゲート酸化物を成長させるために、ウェハ全体が第２の時間酸化されてもよい。第２のゲート酸化物の前に酸化物が残っていた領域では、酸化物は、開始厚みｘox1から、２回の順次的な酸化によって生じる新たな厚みｘox(thick)に成長する。
この２つの酸化物のプロセスでは、より高いゲート電圧を支持するデバイスのためにより厚い酸化物が用いられてもよく、たとえば３５０Ａのゲート酸化物が１２Ｖのデバイスのために用いられてもよい。より低いゲート電圧を支持するデバイスのためにより薄い酸化物が用いられてもよく、たとえば１２５Ａの酸化物が５Ｖのデバイスのために用いられてもよい。
単一のまたは複数のゲート酸化物の形成後、単一のゲートポリシリコン層が堆積される。一実施例では、ゲートポリシリコン層は、既に原位置ドーピングされた状態で堆積されてもよい。次いで、ゲートポリシリコンは、低抵抗シリサイドを形成するために、プラチナ、チタンまたはタングステンなどの耐熱金属で覆われてもよい。次いで、ゲートは、マスキングされ、エッチングされてもよい。
別の実施例では、ゲートポリシリコン層は、ドーピングされていない状態で堆積され、包括的な注入物で低濃度にドーピングされ、次いで、マスキングされ、エッチングされてもよい。この層の領域は、その後のドーピングから保護されてもよく、高価値抵抗器を形成するために用いられてもよい。この実施例では、ゲートポリシリコン層は、ＮＭＯＳまたはＰＭＯＳデバイスのソースおよびドレイン領域を形成するために用いられる同じＮ＋またはＰ＋注入物を用いて、プロセスの後半にドーピングされてもよい。次いで、ゲートポリシリコンのいくつかの部分は、酸化物などの層によって保護されることができ、露出したポリシリコン領域は、（保護層に対して）自己整列したシリサイド領域を形成するために耐熱金属で覆われてもよい。
さらに別の実施例では、より厚いゲート酸化物を成長させてもよく、より厚いゲート酸化物は、原位置ドーピングされ、その後マスキングされ、エッチングされる第１のポリシリコン層で覆われてもよい。次いで、不要な厚いゲート酸化物領域は除去されてもよい。次いで、薄いゲート酸化物を成長させてもよく、薄いゲート酸化物は、第２のポリシリコン層で覆われてもよい。この第２のポリシリコン層は、ドーピングされておらず、Ｐ型およびＮ型ポリシリコン領域を形成するためにその後マスキングされ、ドーピングされる。次いで、シリサイドを形成するために、第２のポリシリコン層は耐熱金属で覆われ、反応させられてもよく、次いで、低電圧ゲートを形成するためにマスキングされ、エッチングされてもよい。この代替的なフローでは、電圧がより高くゲートが厚いデバイスはシリサイドを有しておらず、その結果、電圧がより高くゲートが厚いデバイスの最大スイッチング速度は遅くなり得る。このフローの１つの利点は、第１のポリシリコン層と第２のポリシリコン層との間にポリ−トゥ−ポリ（poly-to-poly）キャパシタを形成できることである。
代替的なフローでは、ステップ１０７のベース注入物はゲート酸化ステップ後に導入されてもよく、これは、酸化がベース注入の前に行なわれる場合にゲート酸化プロセスがベースドーパントプロファイルに影響を及ぼさないという利点を有する。このフローは、高周波数動作の場合にベースが必ず非常に浅いポリシリコンエミッタバイポーラトランジスタの形成にとって特に有利である。
ステップ１０９は、大角度傾斜注入物（ＬＡＴＩＤ）を用いてマスクを通して導入される任意のＰ型傾斜ボディ（ＰＴＢ）の形成を示す。Ｎ−チャネル横型ＤＭＯＳのボディを形成するために、たとえば、１Ｅ１３ｃｍ-2〜５Ｅ１４ｃｍ-2の範囲のホウ素注入物が、４５度の角度で導入されてもよく、ポリシリコンゲートの下のシリコンに貫通する。すべての向きのゲートについて均一性を保証するために、イオン注入中、ウェハを機械的に回転させるべきである。ＬＡＴＩＤプロセスは、ゲートの下にＰＴＢを拡散させるために長時間の拡散を必要とすることなく（その代わり、ＬＡＴＩＤによってゲートの下に注入される）、ポリシリコンゲート端縁に対して自己整列し、かつ、ゲートの比較的大きな下の重なり（たとえば、０．３〜０．６ミクロン）を有するＰＴＢ領域の形成を可能にする。ステップ１０９は、また、順次的にマスキングされ注入される、低濃度にドーピングされたドレイン（ＬＤＤ）領域の形成を示す。所与のモジュラーフローに含まれる各タイプのＣＭＯＳデバイスについて、複数のＬＤＤ領域が形成され、最適化されてもよい。たとえば、より低い電圧のＣＭＯＳデバイスのためのより高濃度にドーピングされたＬＤＤ領域（ＮＬＤＤ１およびＰＬＤＤ１）は、より高い電圧のデバイスのための別個の、より低濃度にドーピングされたＬＤＤ領域（ＮＬＤＤ２およびＰＬＤＤ２）とともに形成されてもよい。
ＬＤＤ注入後、ステップ１１０は、厚い酸化物または他のスペーサ層の堆積に続いて、エッチングされたゲートポリシリコン領域の側壁に沿ったエリアを除くすべてのエリアからスペーサ層を除去するために異方性エッチングを行なうなどの従来の方法を用いる側壁スペーサの形成を示す。ステップ１１０は、また、Ｎ＋およびＰ＋ソースおよびドレイン注入物の形成を示す。これらは、個々にマスキングされ、一般には、それぞれ砒素およびＢＦ2を用いて注入される。ＥＳＤ性能を改善するために、任意のさらなる注入物も導入されてもよい。上述の好ましい実施例では、ＮＭＯＳおよびＰＭＯＳデバイスの上方に露出したポリシリコンゲート領域をドーピングするためにＮ＋およびＰ＋注入物も用いられ、このようにして、各デバイスのタイプにおいてゲートポリシリコンならびにソースおよびドレイン領域の同じドーピングタイプが提供される。酸化物などのマスキング層も堆積され、マスキングされ、エッチングされてもよく、その結果、自己整列したシリサイドが、次いで、ゲートポリシリコンならびに／またはソースおよびドレイン領域のマスキングされていないエリア上に形成されてもよい。
ステップ１１１は、上にある金属層から基板を隔てる第１の層間誘電層（ＩＬＤ）の形成を示す。この層は、好ましくは、０．３〜１．０ミクロンの範囲の厚みを有する二酸化シリコンまたは別の好適な誘電体である。高周波数ポリシリコンエミッタバイポーラトランジスタが所与のプロセスフローに含まれる場合、ポリシリコンエミッタウインドウがＩＬＤに開けられ、ポリシリコンが堆積される。ポリシリコンは、原位置でドーピングされる場合もあれば、ドーピングされない状態で堆積される場合もあり、続いて、Ｐ型およびＮ型ポリシリコンエミッタを形成するためにマスキングおよびイオン注入が行なわれる。次いで、注入されたドーパントを活性化させるために、高速熱アニール（rapid-thermal-anneal）（ＲＴＡ）プロセスを用いてウェハがアニーリングされる。トレンチ再充填、ゲート酸化およびポリシリコン堆積プロセスは別にして、このステップは、プロセスの熱収支のかなりの部分を構成している。この特徴は、分離およびウェルの形成に関連する実質的な高温処理を有する大半の分離されたＩＣプロセスと比較して、ユニークである。ＲＴＡサイクルは、たとえば数秒から数分の時間にわたって１０００〜１１００Ｃの温度を備えていてもよい。
ステップ１１２は、多層相互接続部の形成を示す。相互接続プロセスは、第１のＩＬＤのコンタクトマスキングおよびエッチングで開始し、続いて、好ましくはタングステンなどの耐熱金属の堆積および平坦化を用いてコンタクトプラグの形成が行なわれる。たとえばアルミニウム、銅または合金を用いて、第１の金属化層が堆積される。金属化層は、また、接着性、接触抵抗またはフォト処理を改善するために、１つ以上の下にある障壁層と、１つ以上の上にある障壁層とを備えていてもよい。金属積層物全体の厚みは、エッチングすべき最小ライン幅に依存するが、一般には１．０ミクロン以下であってもよい。第１の金属化層は、マスキングされ、エッチングされる。必要な数の相互接続層を設けるために、ＩＬＤおよび金属化のさらなる層が類似の態様で堆積され、エッチングされる。
ステップ１１３において、ボンドパッド開口を規定するために、酸化シリコンまたは窒化シリコンなどのパッシベーション層が堆積され、マスキングされ、エッチングされる。代替的に、パッシベーション層の代わりに別の誘電層を堆積させることができ、最終的なビアマスクをエッチングすることができる。次いで、任意の第４の層金属が堆積され、隆起部アセンブリのためにチップ全体にわたって均一に、一般には０．５ｍｍの中心上に規則的な格子アレイの状態で、パッド位置を再分配するために用いられてもよい。このため、この金属は、ＲＤＬまたは再分配層と呼ぶことができる。次いで、パッドマスクが隆起部の位置において堆積およびエッチングされ、薄い金属からなる３層サンドイッチ構造が堆積される。このサンドイッチ構造は、たとえば、オーミック接触層としてチタンを備え、続いて障壁層としてニッケルを備え、最後にはんだ付け可能な金属として銀を備える。次いで、銀はんだ隆起部はウェハ上でめっきされ、完成したウェハはダイシングの準備が整った状態になる。
本明細書に記載される実施例は、例示的なものであって、限定的であるように意図されるものではない。この発明の幅広い範囲内の多くの代替的な実施例は、本明細書における説明から当業者に自明である。

Claims (10)

  1. 集積回路デバイスのための分離構造を形成するためのプロセスであって、
    第１の導電型の半導体基板を設けるステップを備え、前記基板はエピタキシャル層を備えておらず、前記プロセスはさらに、
    前記基板の表面の上方に第１のマスク層を形成するステップと、
    前記第１のマスク層に開口を形成するために前記第１のマスク層をパターニングするステップと、
    フロア分離領域を形成するために前記第１のマスク層の前記開口を通して第２の導電型のドーパントを注入するステップとを備え、前記フロア分離領域は、前記基板の前記表面の下方に上部境界を有し、前記プロセスはさらに、
    前記第１のマスク層の前記開口内で前記基板の前記表面の上方に第２のマスク層を形成するステップと、
    前記第２のマスク層の上方に第３のマスク層を形成するステップを備え、前記第３のマスク層の端縁は、前記第１のマスク層の前記開口の端縁から隔てられて間隙を作り、前記プロセスはさらに、
    トレンチを形成するために前記間隙を通して前記第２のマスク層および前記基板をエッチングするステップを備え、前記トレンチは、少なくとも前記フロア分離領域まで下向きに延びている、プロセス。
  2. 前記トレンチを完全に充填するように誘電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項１に記載のプロセス。
  3. 前記トレンチの側壁をコーティングするように誘電性材料を堆積させ、前記トレンチを完全に充填するように導電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項１に記載のプロセス。
  4. 前記第２の導電型のドーパントを注入するステップは、１００万電子ボルトから３００万電子ボルトを超える範囲のエネルギーで前記第２の導電型のドーパントを注入するステップを含む、請求項１〜請求項３のいずれか１項に記載のプロセス。
  5. 前記第２の導電型のドーパントを注入するステップは、
    １Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲の投与量で、前記第２の導電型のドーパントを注入するステップを含む、請求項４に記載のプロセス。
  6. 前記第２の導電型のドーパントを注入するステップは、
    ５Ｅ１２ｃｍ-2〜５Ｅ１３ｃｍ-2の範囲の投与量で、前記第２の導電型のドーパントを注入するステップを含む、請求項４に記載のプロセス。
  7. 前記プロセスは、さらに、
    前記第１のマスク層の前記開口を通して前記第２の導電型のドーパントを注入するのに先立って、前記第１のマスク層の前記開口の上に薄い酸化物を形成するステップをさらに備える、請求項１〜請求項６のいずれか１項に記載のプロセス。
  8. 前記第２の酸化膜の上方に前記第３のマスク層を形成するステップは、
    前記第２の酸化膜の上方に前記第３のマスク層を形成して、前記第３のマスク層の前記端縁と、前記第１のマスク層の前記開口の前記端縁との間の前記間隙により前記第３のマスク層を囲むステップを含む、請求項１〜請求項７のいずれか１項に記載のプロセス。
  9. 前記トレンチを形成するために前記間隙を通して前記第２のマスク層および前記基板をエッチングするステップは、
    少なくとも前記フロア分離領域へと下向きに延びるトレンチを形成して、前記トレンチが前記フロア分離領域とともに、前記半導体基板のポケットを分離する、請求項８に記載のプロセス。
  10. 前記プロセスは、
    前記半導体基板に、複数の浅いトレンチを形成するステップをさらに備え、
    前記複数の浅いトレンチの各々の浅いトレンチは、下方に延びるとともに、前記フロア分離領域に接触する前に終端する、請求項１〜請求項９のいずれか１項に記載のプロセス。
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