JP2014207464A - 分離されたcmosおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 - Google Patents

分離されたcmosおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 Download PDF

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Abstract

【課題】分離されたCMOSおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法を提供する。【解決手段】半導体基板に形成された分離されたトランジスタは、埋没したフロア分離領域102Aと、基板の表面からフロア分離領域まで下向きに延びる充填されたトレンチ103A、103Bとを含む。フロア分離領域および充填されたトレンチはともに、基板の分離されたポケット140Aを形成する。代替的な実施例では、ドーピングされた側壁領域が、トレンチの底部からフロア分離領域まで下向きに延びている。基板はエピタキシャル層を含んでおらず、それによって、その作製に関連する多くの問題が克服される。【選択図】図1−1

Description

関連出願との相互参照
本願は、2007年8月8日に出願された出願番号11/890,993の一部継続出願である。出願番号11/890,993は、2006年5月31日に出願された出願番号11/444,102の継続出願であり、以下の出願の一部継続出願である。以下の出願とは、(a)2002年8月14日に出願された出願番号10/218,668、現在の米国特許第6,900,091号の分割出願である、2004年8月14日に出願された出願番号10/918,316、および、(b)2002年8月14日に出願された出願番号10/218,678、現在の米国特許第6,943,426号の分割出願である、2005年8月15日に出願された出願番号11/204,215である。上記の出願および特許の各々は、全文が引用によって本明細書に援用される。
発明の背景
半導体集積回路(integrated circuit)(IC)チップの作製の際に、異なるデバイスを半導体基板から電気的に分離すること、および、異なるデバイスを互いに電気的に分離することがしばしば必要である。デバイスを横方向に分離する1つの方法は周知のシリコンの局所酸化(Local Oxidation Of Silicon)(LOCOS)プロセスであり、このプロセスでは、チップの表面が窒化シリコンなどの比較的硬質の材料でマスキングされ、厚い酸化物層がマスクの開口において熱的に成長する。別の方法は、シリコンにトレンチをエッチングし、次いで、酸化シリコンなどの誘電性材料でトレンチを充填するというものであり、これはトレンチアイソレーションとしても知られている。LOCOSもトレンチアイソレーションもデバイス間の不要な表面導通を防ぐことができるが、完全な電気的分離を容易にすることはない。
完全な電気的分離は、バイポーラ接合トランジスタならびにパワーDMOSトランジスタを含む種々の金属酸化膜半導体(metal-oxide-semiconductor)(MOS)トランジス
タを含む特定のタイプのトランジスタを集積するために必要である。完全な分離は、CMOS制御回路が動作中に基板電位をはるかに上回る電位に浮動することができるようにするためにも必要である。完全な分離は、アナログ、パワーおよび混合信号集積回路の作製の際に特に重要である。
従来のCMOSウェハの作製は、高密度のトランジスタの集積をもたらすが、その作製されたデバイスの完全な電気的分離を容易にすることはない。特に、P型基板に作製された従来のCMOSトランジスタ対に含まれるNMOSトランジスタは、P−ウェル「ボディ」または「バックゲート」を基板に対して短絡させ、したがって、接地の上方では浮動することができない。この制約は相当なものであり、NMOSをハイサイドスイッチ、アナログパストランジスタまたは双方向スイッチとして用いることを妨げる。この制約は、また、電流の検知をより困難にし、多くの場合、NMOSをアバランシェに対してより堅牢にするために必要な一体型のソース−ボディ短絡の使用を妨げる。さらに、従来のCMOSにおけるP型基板が通常最も負のオンチップ電位(「接地」として規定される)にバイアスされるので、すべてのNMOSは必ず不要な基板ノイズを受けることになる。
集積デバイスの完全な電気的分離は、一般に、トリプル拡散、エピタキシャル接合分離または誘電体分離を用いて達成されてきた。完全な電気的分離の最も一般的な形態は、接合分離である。接合分離は、酸化物が各デバイスまたは回路を取囲んでいる誘電体分離ほど理想的ではないが、歴史的に見て、製造コストと分離性能との最良の妥協点をもたらしてきた。
従来の接合分離では、CMOSを電気的に分離することは、下方および全側面にP型材料を有する、完全に分離されたN型エピタキシャルアイランドを形成するようにP型基板に電気的に接続する深いP型分離の環状リングが取囲むP型基板の上にN型エピタキシャル層を成長させることを備える複雑な構造を必要とする。エピタキシャル層の成長は、ゆっくりとしており、時間がかかり、これは半導体ウェハの作製における単一の最も高価なステップの典型である。高温拡散を用いて長期間(18時間まで)に亘って行なわれる分離拡散も高価である。寄生デバイスを抑制することができるようにするためには、高濃度にドーピングされたN型埋込層(N-type buried layer)(NBL)も、エピタキシャル成長の前に、マスキングし、選択的に導入しなければならない。
エピタキシャル成長中の上方への拡散および分離拡散を最小限にする目的で、砒素(As)またはアンチモン(Sb)などのスローディフューザがN型埋込層(NBL)を形成するために選択される。しかしながら、エピタキシャル成長の前に、このNBL層は、その表面濃度を減少させるのに十分に深く拡散させなければならず、そうでなければ、エピタキシャル成長の濃度制御は悪影響を受けることになる。NBLがスローディフューザからなっているので、このエピタキシ前拡散プロセスは10時間以上かかる可能性がある。分離が完了して初めて、従来のCMOS作製を開始することができ、従来のCMOSプロセスと比較して、接合分離されたプロセスの製造に相当な時間と複雑さとが加わることになる。
接合分離作製方法は、深く拡散した接合部を形成し、エピタキシャル層を成長させるために、高温処理に頼る。これらの高温プロセスは、高価であり、実行が困難であり、大直径ウェハの製造と相容れず、デバイスの電気的性能の実質的な変動を示し、高いトランジスタ集積密度を妨げる。接合分離の別の不利な点は、分離構造によって無駄になり、そうでなければ活性トランジスタまたは回路の作製に利用できない面積である。さらなる面倒な問題として、接合分離では、設計規則(および無駄になる面積の量)は、分離されたデバイスの最大電圧に依存する。明らかに、従来のエピタキシャル接合分離は、その電気的なメリットにも拘らず、面積の無駄が多過ぎるので、混合信号およびパワー集積回路にとっては実行可能な技術オプションであり続けることはできない。
集積回路デバイスを分離するための代替的な方法は、米国特許第6,855,985号に開示されており、この米国特許第6,855,985号は、引用によって本明細書に援用される。そこに開示されている、完全に分離されたCMOS、バイポーラおよびDMOS(BCD)トランジスタを集積するためのモジュラープロセスは、高温拡散またはエピタキシを必要とすることなく達成可能である。このモジュラーBCDプロセスは、輪郭付けられた酸化物を通しての高エネルギ(MeV)イオン注入を用いて、事実上高温処理を必要とすることなく自己形成分離構造を生成する。この低熱収支プロセスは、高温プロセスを利用しないためにドーパントの再分配を殆どまたは全く経ない「注入時の(as-implanted)」ドーパントプロファイルの恩恵を受ける。
LOCOSフィールド酸化物を通して注入されたドーパントは、共形的な分離構造を形成し、この共形的な分離構造はひいては、複数電圧CMOS、バイポーラトランジスタおよび他のデバイスを囲み、複数電圧CMOS、バイポーラトランジスタおよび他のデバイスを一般的なP型基板から分離するために用いられる。同じプロセスが、集積バイポーラトランジスタおよびさまざまな二重接合DMOSパワーデバイスに可能であり、すべては、異なる投与量およびエネルギの共形的かつ鎖状のイオン注入を用いて作られる。
この「エピレス(epi-less)」低熱収支技術は、分離されていないプロセスおよびエピタキシャル接合分離プロセスに優る多くの利点を有するが、場合によっては、LOCOSに頼ることにより、より小さな寸法およびより高いトランジスタ密度に合せて尺度決めする能力に対して特定の制約が課される可能性がある。LOCOSベースのモジュラーBCDプロセスにおける共形的なイオン注入の原理は、より厚い酸化物層を通して注入することにより、ドーパント原子がシリコン表面に接近して位置することになり、より薄い酸化物層を通して注入することにより、注入された原子が、表面から離れた、シリコンの中のより深い位置に位置することになるというものである。
上述のように、LOCOSに合せて輪郭付けられた注入物を用いた完全に分離されたBCDプロセスは、0.35ミクロンベースの技術を用いて容易に実現されるが、より小さな寸法およびより密なライン幅に合せて尺度決めされる場合には問題に直面する可能性がある。CMOSトランジスタ集積密度を改善するために、実装密度がより高い場合にデバイスをより接近して配置できるようにフィールド酸化物層の鳥の嘴の先細り部をより垂直な構造に減少させることが好ましいであろう。しかしながら、LOCOSの鳥の嘴が狭くなることにより、分離側壁の幅が狭くなる可能性があり、分離の質が犠牲になる可能性がある。
これらの問題が重大である状況では、低熱収支エピレス集積回路プロセスを用いるが、よりコンパクトな分離構造を可能にするために上述の狭い側壁の問題を解消する、集積回路デバイスを完全に分離するための新たな手法を有することが望ましいであろう。新たなトレンチ分離構造およびプロセスは、親出願番号11/890,993に開示されている。本開示は、トレンチ分離へのこの新規なアプローチと互換性がある、分離されたCMOSトランジスタおよびバイポーラトランジスタ、ならびに分離構造自体の作製プロセスについて記載している。
発明の簡単な概要
この発明の分離されたCMOSトランジスタは、基板の分離されたポケットに形成され、分離されたポケットは、基板とは逆の導電型のフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチと境を接している。充填されたトレンチは、誘電性材料を備え、誘電性材料で完全に充填されてもよく、または、誘電性材料で裏打ちされた壁を有し、基板の表面からフロア分離領域まで延びる導電性材料を含んでいてもよい。基板はエピタキシャル層を含んでおらず、これは上述の多くの問題を回避する。
分離されたポケットは、P−チャネルMOSFETを含むN−ウェルと、N−チャネルMOSFETを含むP−ウェルとを含む。N−ウェルおよびP−ウェルは、単調でないドーピングプロファイルを有していてもよく、ウェルの下部部分は、ウェルの上部部分よりも高いピークドーピング濃度を有する。MOSFETは、低濃度にドーピングされたドレイン延長部を含んでいてもよい。ウェルは、充填されたトレンチによって隔てられてもよい。
分離されたポケットは、フロア分離領域との電気的接触を与えるために、基板の表面からフロア分離領域まで下向きに延びるさらなるウェルを含んでいてもよい。
複数の分離されたCMOS対が設けられてもよく、各CMOS対は、上述のように、分離されたポケットに形成される。1つの分離されたポケットにおけるCMOS対は、第2の分離されたポケットにおけるCMOS対よりも高い電圧定格を有していてもよい。たとえば、分離されたポケットのうちの1つにおけるMOSFETのゲート酸化物層は、他のポケットのうちの1つにおける第2のMOSFETのゲート酸化物層よりも厚くてもよい。1つのポケットにおけるMOSFETは、他のポケットのうちの1つにおける対応するウェルよりも深いか、または、低い表面ドーピング濃度を有するウェルに形成されてもよい。
さらなる分離を行なうために、分離されたポケットにおけるP−ウェルおよびN−ウェルは、誘電性材料を備えるさらなる充填されたトレンチによって隔てられてもよい。
この発明に係る分離されたバイポーラトランジスタは、基板の分離されたポケットに形成され、分離されたポケットは、基板とは逆の導電型のフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチと境を接している。充填されたトレンチは、誘電性材料を備え、誘電性材料で完全に充填されていてもよく、または、誘電性材料で裏打ちされた壁を有し、基板の表面からフロア分離領域まで延びる導電性材料を含んでいてもよい。基板はエピタキシャル層を含んでおらず、これは上述の多くの問題を回避する。
バイポーラトランジスタのベースが基板と同じ導電型を有するいくつかの実施例では、フロア分離領域は、バイポーラトランジスタのコレクタとしての役割を果たす。他の実施例では、別個のコレクタ領域が、分離されたポケットに形成される。エミッタ領域および1つ以上のベース接触領域が、基板の表面において分離されたポケットに形成されてもよく、1つ以上のSTIトレンチによって隔てられてもよい。エミッタおよびベース領域は、他のデバイス(たとえば、MOSFET)の領域と同じプロセスステップで形成される領域であってもよく、または、バイポーラトランジスタの性能を最適化するように設計された専用の領域であってもよい。分離されたポケットは、フロア分離領域との電気的接触を与えるために、基板の表面からフロア分離領域まで下向きに延びるさらなるウェルを含んでいてもよい。
この発明は、また、分離構造を備える。一実施例では、分離構造は、基板に埋没したフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチとを含み、充填されたトレンチは誘電性材料を備え、フロア分離領域および充填されたトレンチはともに、基板の分離されたポケットを囲み、上記分離構造はさらに、分離されたポケットに隔壁トレンチを含み、隔壁トレンチは誘電性材料を備え、分離されたポケットを第1および第2の部分に隔てるように基板の表面から少なくともフロア分離領域まで下向きに延びており、上記分離構造はさらに、分離されたポケットの第1の部分にドーピングされたウェルを含み、ウェルは、基板の表面からフロア分離領域まで下向きに延びている。
他の実施例では、分離構造は、基板に埋没したフロア分離領域と、表面からフロア分離領域まで下向きに延びる充填されたトレンチとを備え、充填されたトレンチは導電性材料を備え、導電性材料は誘電性材料によって横方向から取囲まれ、フロア分離領域および充填されたトレンチはともに、基板の分離されたポケットを囲み、上記分離構造はさらに、分離されたポケットに隔壁トレンチを備え、隔壁トレンチは誘電性材料を備える。
この発明は、また、分離構造を形成するためのプロセスを備える。
1つのプロセスは、第1の導電型の半導体基板の表面の上方に第1のマスク層を形成するステップと、第1のマスク層に第1の開口を形成するために第1のマスク層をパターニングするステップと、フロア分離領域を形成するために第1のマスク層の開口を通して第2の導電型のドーパントを注入するステップとを備え、フロア分離領域は基板の表面の下方に上部境界を有し、上記プロセスはさらに、第1のマスク層の開口内で基板の表面の上方に第2のマスク層を形成するステップを備え、第2のマスク層の端縁は第1のマスク層の第1の開口の端縁から隔てられて間隙を作り、上記プロセスはさらに、トレンチを形成するために間隙を通して基板をエッチングするステップを備え、トレンチは少なくともフロア分離領域まで下向きに延びており、上記プロセスはさらに、基板の分離されたポケットを形成するために誘電性材料をトレンチに導入するステップを備える。
第2のプロセスは、基板にトレンチを形成するステップを備え、トレンチは基板の表面から下向きに延びており、上記第2のプロセスはさらに、充填されたトレンチを作るために誘電性材料をトレンチに導入するステップと、誘電性材料をトレンチに導入した後、基板の表面上にマスク層を形成するステップとを備え、マスク層は開口を有し、開口は充填されたトレンチの上に端縁を有し、上記第2のプロセスはさらに、基板の表面の下方に上部境界を有するフロア分離領域を形成するためにマスク層の開口を通して第2の導電型のドーパントを注入するステップを備え、フロア分離領域は、トレンチから延びており、基板の分離されたポケットを囲む。
第3のプロセスは、基板に第1のトレンチを形成するステップを備え、第1のトレンチは基板の表面から下向きに延びており、上記第3のプロセスはさらに、基板に第2のトレンチを形成するステップを備え、第2のトレンチは、基板の表面から下向きに延びており、第1のトレンチよりも幅が広く、上記第3のプロセスはさらに、誘電性材料を堆積させるステップを備え、誘電性材料は第1のトレンチを充填するが第2のトレンチを充填しないように十分な厚みに堆積され、誘電性材料は第2のトレンチの側壁およびフロア上に誘電層を形成し、上記第3のプロセスはさらに、第2のトレンチの側壁上に側壁誘電層を残しながら第2のトレンチのフロアから誘電層を除去するステップと、基板の表面の下方に上部境界を有するフロア分離領域を形成するために第2の導電型のドーパントを基板に注入するステップとを備え、第2のトレンチのフロアはフロア分離領域に位置しており、第2のトレンチおよびフロア分離領域は基板の分離されたポケットを囲み、上記第3のプロセスはさらに、導電性材料を第2のトレンチに導入するステップを備え、導電性材料は、トレンチの口から下向きに延びており、フロア分離領域と電気的に接触している。
この発明の原理は、以下の図面とともに読むと、以下の詳細な説明からより明らかになり、以下の図面においては、類似の構成要素は同じ参照数字を有する。
本発明の一実施例に従って作製されたCMOSデバイスの断面図を示す。 本発明の第2の実施例に従って作製されたCMOSデバイスの断面図を示す。 本発明の第3の実施例に従って作製されたCMOSデバイスの断面図を示す。 トレンチが、フロア分離領域と接触している導電性材料を含む、分離されたバイポーラトランジスタの断面図である。 トレンチが誘電性材料で充填される、分離されたバイポーラトランジスタの断面図である。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 トレンチの形成前にフロア分離領域が注入される、自己整列しない分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される、自己整列した分離構造を形成するためのプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 フロア分離領域が注入される前にトレンチが形成される分離構造を形成するための代替的なプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたP型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたP型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたP型領域を形成するためのプロセスフローを示す。 分離されたポケット内および分離されたポケット間に、深く注入されたP型領域を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 1つ以上のシャロー・トレンチ・アイソレーション(STI)トレンチとともに、導電充填されたトレンチを有する分離構造を形成するためのプロセスフローを示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 注入されたウェルを用いてフロア分離領域を電気的に接触させる代替的な方法を示す。 この発明に従って分離構造を形成するための種々の作製プロセスを示すフロー図である。 この発明に従ってさまざまな完全に分離されたバイポーラ、CMOSおよびDMOSデバイスを作製するためのモジュラープロセスのフロー図である。
発明の詳細な説明
最初に、この発明に従って作製することができる種々の分離されたCMOSおよびバイポーラトランジスタについて説明する。これに続いて、分離構造を作製するための代替的なプロセスフローについて説明する。
図1は、共通のP型基板101に作製された分離されたCMOSデバイスの断面図を示す。PMOS 100A、PMOS 100BおよびNMOS 100Cがポケット140Aに形成され、ポケット140Aは、深く注入されたDNフロア分離領域102Aならびに充填されたトレンチ103Aおよび103Bによって基板101から分離される。トレンチ103Aおよび103Bの側壁は、誘電性材料の層131で覆われており、トレンチの内部部分は、導電性材料132で充填されている。導電性材料は、表面からDN領域102Aまでの接触を与え、誘電性材料131は、基板101および分離されたポケット140Aから導電性材料132を絶縁する。トレンチ103Aおよび103Bは、好ましくは、完全に横方向に分離するようにポケット140Aを取囲む単一のトレンチの一部である。
ポケット140A内で、PMOS 100Aおよび100Bを含むボディ領域を形成するために第1のN型ウェル104が用いられる。好ましい実施例では、N−ウェル104のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分104Aとより深い部分104Bとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分104Bのピークドーピング濃度は、最上部部分104Aのピークドーピング濃度よりも大きくてもよい。N−ウェル104の底部がDNフロア分離領域102A上に重なるので、N−ウェル104とDNフロア分離領域102Aとの間には介在するP型層は存在しない。
また、ポケット140A内で、NMOS 100Cのボディを形成するために第1のP型ウェル105が用いられる。好ましい実施例では、P−ウェル105のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分105Aとより深い部分105Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分105Bのピークドーピング濃度は、最上部部分105Aのピークドーピング濃度よりも大きくてもよい。P型ウェル105がDN分離フロア層102A上に重ならない場合、介在するP型領域133Aが結果として生じることになる。領域133Aは、基板と実質的に同じドーピング濃度を有し、P型ウェル105の電位に対して電気的に短絡する。領域133Aは、一般に、深いP−ウェル部分105Bよりも低濃度にドーピングされているので、P−ウェル105とDNフロア分離領域102Aとの間の降伏電圧を増大させる働きをする。N−ウェル104およびP−ウェル105は、接していてもよいが、好ましい実施例では、トレンチ134Aによって隔てられ、それによって、不要な寄生サイリスタの導通の一種であるラッチアップに対するNMOS 100CおよびPMOS 100Bの感受性を減少させる。トレンチ134Aは、示されるように誘電性材料で完全に充填される場合もあれば、トレンチ103Aおよび103Bと類似の態様で誘電性材料および導電性材料で充填される場合もある。
N−ウェル104内で、PMOS 100Aは、P+ソース111AおよびP+ドレイン111Bと、側壁スペーサ118Aと、下にあるP型の低濃度にドーピングされたドレイン(P-type lightly doped drain)(PLDD1)112と、第1のゲート酸化物層115Aの上に位置するゲート109Aとを備え、第1のゲート酸化物層115Aは厚みxox1を有する。PMOS 100Bは、同じN−ウェル104に位置しており、好ましくはトレンチ103A、103Bおよび134Aよりも浅い再充填されたトレンチ135AによってPMOS 100Aから隔てられるが、これらのより深いトレンチは、同じウェル内でデバイスを横方向に分離するためにも用いられることができるであろう。
P−ウェル105内で、NMOS 100Cは、N+ソース110BおよびN+ドレイン110Aと、側壁スペーサ118Bと、下にあるNLDD1 113と、P+接触領域111Cと、第1のゲート酸化物層115Bの上に位置するゲート109Bとを備え、第1のゲート酸化物層115Bは、好ましくはN型にドーピングされ、これも厚みxox1を有する。第1のゲート酸化物層115Aおよび115Bの厚みxox1は、CMOSデバイス100A、100Bおよび100Cのための最良の全体性能および電圧能力について最適化される。簡略化するためにP−ウェル105にはNMOS 100Cが1つだけ示されているが、実際には、多くのNMOSデバイスが同じP−ウェルを共有することができ、好ましくは、再充填されたトレンチによって互いに横方向に分離されるであろう。
第2の分離されたポケット140Bは、DNフロア分離領域102Bならびに再充填されたトレンチ103Cおよび103Dによって基板111から分離される。トレンチ103Cおよび103Dは、好ましくは、分離されたポケット102Bを横方向から取囲む単一のトレンチの一部である。ポケット140B内で、好ましくはPMOS 100Aおよび100Bのものとは異なる降伏電圧または電気伝導特性を有するPMOS 100Dのボディ領域のために、第2のN型ウェル106が用いられる。好ましい実施例では、N−ウェル106のドーピングプロファイルは、単調なものではなく、第1のN−ウェル104のドーピングプロファイルとは異なっている。N−ウェル106は、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される少なくとも最上部部分106Aとより深い部分106Bとを備える。より深い部分106Bのピークドーピング濃度は、最上部部分106Aのピークドーピング濃度よりも大きくてもよい。N−ウェル106の底部がDNフロア分離領域102B上に重なるので、N−ウェル106とDNフロア分離領域102Bとの間には介在するP型層は存在しない。
また、ポケット140B内で、NMOS 100Cのものとは異なる特性を有するNMOS 100Eおよび100Fのボディ領域として、第2のP型ウェル107が用いられる。好ましい実施例では、P−ウェル107のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分107Aとより深い部分107Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分107Bのピークドーピング濃度は、最上部部分107Aのピークドーピング濃度よりも大きくてもよい。P型ウェル107がDNフロア分離領域102B上に重ならない場合、介在するP型層133Bが結果として生じることになる。
P型ウェル107内で、NMOS 100Fは、N+ソース110FおよびN+ドレイン110Gと、ボディ領域P−ウェル107との接触を与えるP+接触領域111Fと、側壁スペーサ118Dと、低濃度にドーピングされたドレイン延長部(NLDD2)119と、ソース延長部(NLDS2)120と、第2のゲート酸化物層116Bの上に位置するゲート117Bとを備える。
NMOS 100Eは、同じP−ウェル107に位置しており、好ましくはトレンチ103Cおよび103Dおよび134Bよりも浅い再充填されたトレンチ135BによってNMOS 100Fから隔てられるが、これらのより深いトレンチは、同じウェル内でデバイスを横方向に分離するためにも用いられることができるであろう。N型ウェル106およびP型ウェル107は接していてもよいが、好ましい実施例では、トレンチ134Bがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
N−ウェル106内で、PMOS 100Dは、P+ソース111DおよびP+ドレイン111Eと、側壁スペーサ118Cと、低濃度にドーピングされたドレイン延長部(PLDD2)115と、ソース延長部(PLDS2)114と、第2のゲート酸化物層116Aの上に位置するゲート109Cとを備え、第2のゲート酸化物116Aは、第1のゲート酸化物115Aとは異なる厚みxox2を有する。
好ましい実施例では、ポケット140BにおけるCMOSデバイスは、ポケット140AにおけるCMOSデバイスよりも高電圧のデバイスであり、第2のゲート酸化物層116Aおよび116Bは、第1のゲート酸化物層115Aおよび115Bよりも厚く、すなわち、xox2>xox1であり、第2のP−ウェル107および第2のN−ウェル106は、第1のP−ウェル105および第1のN−ウェル104よりも低い表面濃度を有し、第1のP−ウェル105および第1のN−ウェル104よりも深い。ゲート109Aおよび109Bは、ゲート117Aおよび117Bと同じである場合もあれば、異なっている場合もあり、NMOSトランジスタおよびPMOSトランジスタの両方について同じドーピングを有することができ、または、好ましくは、PMOS 100Aおよび100Dのゲート109Aおよび117AはP型ポリシリコンを備えていてもよい一方、NMOS 100Cおよび100Fのゲート109Bおよび117BはN型ポリシリコンを用いる。ゲート109A、109B、117Aおよび117Bのうちのいくつかまたはすべては、また、シリサイドを備えていてもよい。ポケット140Aのより低い電圧のCMOSでは、側壁スペーサ118Aおよび118BがLDDドリフト領域112および113の長さを決定し、P+ドレイン領域111BおよびN+ドレイン領域110Aは、それぞれ、トレンチ135Aおよび134Aに当接する。対照的に、ポケット140Bのより高い電圧のCMOSでは、LDDドリフト領域115および119の範囲は、側壁スペーサ118Cおよび118Dの幅ではなく、マスクの整列によって決定される。N+ドレイン領域110GおよびP+ドレイン領域111Eは、また、LDD領域と同じであるかまたはLDD領域とは異なっている低濃度にドーピングされた領域によってトレンチ135Bおよび134Bから隔てられてもよい。
側壁スペーサプロセスの人工物(artifact)として、側壁スペーサ118Cおよび118Dの幅がソース延長部114および120の長さを決定する。これらのソース延長部は、LDD1またはLDD2領域と同時に形成される場合もあれば、独立して最適化される場合もある。
任意の数のCMOSデバイスは、トレンチ103A〜103Dと類似のトレンチをCMOSデバイスの間およびCMOSデバイスの中に導入することによって、共有のフロア分離領域の上に、または、異なる電位に電気的にバイアスされたそれ自体の専用のフロア分離領域を有する分離された領域において、集積されることができる。さらなるウェル注入物およびゲート酸化物を含むことによって、任意の数の完全に分離されたCMOSデバイスは、異なる電圧およびデバイス密度での動作について集積され、最適化されることができる。
隣接する分離されたポケット104Aと104Bとの間のパンチスルー降伏および/または漏れに対する感受性を減少させるために、ポケット104Aと104Bとの間に任意の深いP型(Deep P-type)(DP)領域108が置かれてもよい。
図2は、図1に示される導電性再充填材料を有するトレンチではなく、誘電的に充填されたトレンチを用いる分離されたCMOSデバイスの代替的な実施例を示す。図2において、PMOS 200AおよびNMOS 200Bが分離されたポケット240Aに形成され、分離されたポケット240Aは、DNフロア分離202Aならびにトレンチ203Aおよび203DによってP型基板201から分離される。トレンチ203Aおよび203Dは、好ましくは、分離されたポケット240Aを横方向から取囲む単一のトレンチの一部である。分離されたポケット240A内で、PMOS 200Aのボディを形成するために第1のN型ウェル204Bが用いられる。N型ウェル204Aは、DNフロア分離領域202Aと重なり、DNフロア分離領域202Aを接触させるために用いられる。好ましい実施例では、N型ウェル204Aおよび204Bのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分NW1とより深い部分NW1Bとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分NW1Bのピークドーピング濃度は、最上部部分NW1のピークドーピング濃度よりも大きくてもよい。N型ウェル204Bの底部がDN領域202A上に重なるので、介在するP型層は存在しない。
また、分離されたポケット240A内で、NMOS 200Bのボディを形成するために第1のP型ウェル205Aが用いられる。好ましい実施例では、P型ウェル205Aのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分PW1とより深い部分PW1Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分PW1Bのピークドーピング濃度は、最上部部分PW1のピークドーピング濃度よりも大きくてもよい。P型ウェル205AがDN層202A上に重ならない場合、介在するP型層(図示せず)が結果として生じることになる。この層は、P型でもあるので、P型ウェル205Aに対して電気的に短絡する。N型ウェル204BおよびP型ウェル205Aは互いに接していてもよい。しかしながら、好ましい実施例では、トレンチ203Cがそれらのウェルを隔て、それによって、不要な寄生サイリスタの導通の一種であるラッチアップに対するそれらのウェルの感受性を減少させる。示されるように、トレンチ203Aおよび203BはN型ウェル204Aを取囲み、N型ウェル204Aと204Bとの間の横方向の導通を防ぎ、さらにラッチアップを抑制する。
N型ウェル204B内で、PMOS 200Aは、P+ソース211AおよびP+ドレイン211Bと、側壁スペーサ219Aと、下にあるLDD212と、任意のシリサイド221を有するポリシリコンゲート220Aとを備え、ゲート220Aは、第1のゲート酸化物層218の上に位置しており、第1のゲート酸化物層は厚みxox1を有する。P型ウェル205A内で、NMOS 200Bは、N+ソース210BおよびN+ドレイン210Cと、側壁スペーサ219Aと、下にあるLDD213と、任意のシリサイド221を有するポリシリコンゲート220Bとを備え、シリサイド化されたゲート220Bも第1のゲート酸化物層218の上に位置しており、第1のゲート酸化物層218は、PMOS 200AおよびNMOS 200Bの両方のための最良の全体性能および電圧能力について最適化される厚みxox1を有する。ポリシリコンゲート220Aおよび220Bは両方とも、N型にドーピングされている場合もあれば、代替的に、PMOSポリシリコンゲート220AがP型にドーピングされ、NMOSポリシリコンゲート220BがN型にドーピングされている場合もある。
DNフロア分離領域202Aは、N型ウェル204AおよびN+接触領域210Aを用いて接触し、N型ウェル204AおよびN+接触領域210Aは両方とも、誘電的に充填されたトレンチ203Aおよび203Bによって取囲まれる。
第2のCMOS対が第2の分離されたポケット240Bに形成され、第2の分離されたポケット240Bは、DNフロア分離領域202Bならびにトレンチ203Eおよび203Hによって基板201から分離される。トレンチ203Eおよび203Hは、好ましくは、分離されたポケット240Bを横方向から取囲む単一のトレンチの一部である。ポケット240B内で、第2のN型ウェル206Bは、好ましくはPMOS 200Aとは異なる降伏電圧または電気伝導特性を有するPMOS 200Dのボディ領域を形成する。DNフロア分離領域202Bを接触させるために、第2のN型ウェル206Aも用いられる。示されるように、トレンチ203Eおよび203Fは、N型ウェル206Aを取囲む。好ましい実施例では、N型ウェル206Bのドーピングプロファイルは、単調なものではなく、第1のN型ウェル204Bのドーピングプロファイルとは異なっており、少なくとも最上部部分NW2とより深い部分NW2Bとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分NW2Bのピークドーピング濃度は、最上部部分NW2のピークドーピング濃度よりも大きくてもよい。N型ウェル206Bの底部がDNフロア分離領域202B上に重なるので、デバイスには介在するP型層は存在しない。
また、ポケット240B内で、NMOS 200Bとは異なる電気特性を有するNMOS 200Cを形成するために、第2のP型ウェル207Aが用いられる。好ましい実施例では、第2のP型ウェル207Aのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分PW2とより深い部分PW2Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分PW2Bのピークドーピング濃度は、最上部部分PW2のピークドーピング濃度よりも大きくてもよい。P型ウェル207AがDNフロア分離領域202B上に重ならない場合、介在するP型層(図示せず)が結果として生じることになる。この層は、P型でもあるので、P型ウェル207Aの電位に対して電気的に短絡する。
N型ウェル206BおよびP型ウェル207Aは接していてもよいが、好ましい実施例では、トレンチ203Gがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
N型ウェル206B内で、PMOS 200Dは、P+ソース211FおよびP+ドレイン211Gと、側壁スペーサ219Bと、LDD217およびLDS216と、任意のシリサイド221を有するポリシリコンゲート220Cとを備え、シリサイド化されたゲートは、第2のゲート酸化物層222の上に位置しており、第2のゲート酸化物層222は、第1のゲート酸化物層218のxox1とは異なる厚みxox2を有する。P型ウェル207A内で、NMOS 200Cは、N+ソース210FおよびN+ドレイン210Gと、側壁スペーサ219Bと、LDD215およびLDS214と、任意のシリサイド221を有するポリシリコンゲート220Dとを備え、ゲート220Dも第2のゲート酸化物層222の上に位置している。第2のゲート酸化物層222は、PMOS 200DおよびNMOS 200Cの両方のための最良の全体性能および電圧能力について最適化される厚みxox2を有する。
好ましい実施例では、NMOS 200CおよびPMOS 200Dは、NMOS 200BおよびPMOS 200Aよりも高い電圧のデバイスであり、第2のゲート酸化物層222は、第1のゲート酸化物層218よりも厚く、第2のP型ウェル207Aおよび第2のN型ウェル206Bは、それぞれ、第1のP型ウェル205Aおよび第1のN型ウェル204Bよりも低い表面濃度を有し、第1のP型ウェル205Aおよび第1のN型ウェル204Bよりも深い。ゲート220A、220B、220Cおよび220Dを形成するために用いられるポリシリコン材料は、NMOSトランジスタ200Bおよび200CならびにPMOSトランジスタ200Aおよび200Dの両方のトランジスタのためにN型ドーピングを有する同じ層を備えている場合もあれば、PMOSトランジスタ200Aおよび200Dのうちの1つまたは両方におけるゲート酸化物層が、P型にドーピングされたポリシリコンを備えている場合もある。1つ以上のトランジスタ200A〜200Dのゲートを形成するために異なるポリシリコン層を用いることも可能である。
好ましい実施例では、それぞれNMOS 200CおよびPMOS 200Dの低濃度にドーピングされたドレイン215および217の長さは、フォトリソグラフィによって決定される。
側壁スペーサプロセスの人工物として、側壁スペーサ219Aの幅がPMOS 200AおよびNMOS 200Bのそれぞれの低濃度にドーピングされたソース延長部212および213の長さを決定する一方、側壁スペーサ219BがNMOS 200CおよびPMOS 200Dのそれぞれの低濃度にドーピングされたソース延長部214および216の長さを決定する。側壁スペーサ219Aおよび219Bは、同時に形成される場合もあれば、独立して形成される場合もある。代替的に、側壁スペーサ219Bは、デバイスのドレイン降伏に悪影響を及ぼすことなく省かれてもよい。
任意の数のCMOSデバイスは、トレンチ203A、203D、203Eおよび203Hと類似のトレンチをCMOSデバイスの間およびCMOSデバイスの中に導入することによって、共有のフロア分離領域の上に、または、異なる電位に電気的にバイアスされたそれ自体の専用のフロア分離領域を有する分離された領域において、集積されることができる。さらなるウェル注入物およびゲート酸化物を含むことによって、任意の数の完全に分離されたCMOSデバイスは、異なる電圧およびデバイス密度での動作について集積され、最適化されることができる。
隣接する分離されたポケット204Aと240Bとの間のパンチスルー降伏および/または漏れに対する感受性を減少させるために、ポケット204Aと240Bとの間に任意の深いP型(DP)領域208が置かれてもよい。
図3は、高濃度にドーピングされたドレイン領域がトレンチに当接しない分離されたCMOSデバイスの代替的な実施例を示す。この実施例は、上述のものよりも多くの表面積を費やすが、デバイスの漏れを防ぐ点で有利であり得る。分離されたポケット340は、DNフロア分離領域302ならびにトレンチ303Aおよび303CによってP型基板301から分離される。トレンチ303Aおよび303Cは、好ましくは、分離されたポケット340を横方向から取囲む単一のトレンチの一部である。ポケット340内で、N型ウェル304は、PMOS 300Aのボディ領域を形成し、また、DNフロア分離領域302との接触を与える。好ましい実施例では、N型ウェル304のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分NW1とより深い部分NW1Bとを備え、好ましくは異なるエネルギおよび投与量のリン鎖状注入物を用いて形成される。より深い部分NW1Bのピークドーピング濃度は、最上部部分NW1のピークドーピング濃度よりも大きくてもよい。N型ウェル304の底部がDNフロア分離領域302上に重なるので、介在するP型層は存在しない。
また、ポケット340内で、P型ウェル305は、NMOS 300Bのボディ領域を形成する。好ましい実施例では、P型ウェル305のドーピングプロファイルは、単調なものではなく、少なくとも最上部部分PW1とより深い部分PW1Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。より深い部分PW1Bのピークドーピング濃度は、最上部部分PW1のピークドーピング濃度よりも大きくてもよい。P型ウェル305がDNフロア分離領域302上に重ならない場合、介在するP型層(図示せず)が結果として生じることになる。この層は、P型でもあるので、P型ウェル305の電位に対して電気的に短絡する。N型ウェル304およびP型ウェル305は接していてもよいが、好ましい実施例では、トレンチ303Bがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
N型ウェル304内で、PMOS 300Aは、P+ソース306AおよびP+ドレイン306Bと、側壁スペーサ307Aと、LDS308と、任意のシリサイド310Aを有するゲート309Aとを備え、ゲート309Aは、ゲート酸化物層311Aの上に位置している。P+ドレイン306Bは、P−LDD延長部によって取囲まれ、P−LDD延長部は、P+ドレイン306Bとゲート309との間に置かれた長さLP1のLDD312、および、P+ドレイン306Bとトレンチ303Bとの間に置かれた長さLP2のLDD313を備える。このような構成では、P+ドレイン306Bはトレンチ303Bに当接しない。N+接触領域314Cは、N型ウェル304との接触を与える。
P型ウェル305内で、NMOS 300Bは、N+ソース314AおよびN+ドレイン314Bと、側壁スペーサ307Bと、LDS315と、任意のシリサイド310Bを有するゲート309Bとを備え、ゲート309Bは、ゲート酸化物層311Bの上に位置している。N+ドレイン314Bは、N−LDD延長部によって取囲まれ、N−LDD延長部は、N+ドレイン314Bとゲート309Bとの間に置かれた長さLN1のLDD316、および、N+ドレイン314Bとトレンチ303Cとの間に置かれた長さLN2のLDD317を備える。このような構成では、N+ドレイン314Bはトレンチ303Cに当接しない。P+接触領域306Cは、P型ウェル305との接触を与える。NMOS 300BおよびPMOS 300Aとの接触は、層間誘電層318にエッチングされた孔に延びるパターニングされた金属化層319によって達成される。
図4は、共通のP型基板201に作製された分離されたバイポーラデバイスの断面図を示す。簡略化するために、層間誘電層および金属化層は図4では示されていない。
NPNトランジスタ200Aは、深いN型(DN)フロア分離領域202Aおよび充填されたトレンチ203Aによって基板201から分離される。トレンチ203Aの側壁は誘電性材料231の層で覆われており、トレンチの内部部分は導電性材料232で充填されている。導電性材料は、表面から、これもNPN 200Aのコレクタとしての役割を果たすフロア分離領域202Aまでの接触を与え、誘電性材料231は、導電性材料232を基板201から絶縁する。トレンチ203Aは、好ましくは、完全に横方向に分離するようにNPN 200Aを横方向から取囲む。
N+エミッタ206は、従来の注入および拡散によって形成される場合もあれば、「ポリエミッタ」を形成するためにポリシリコン供給源から拡散される場合もある。P型ベース領域207は、N+エミッタ206の下に配置され、好ましくは、NPN 200A専用であり、かつ、NPN 200Aの性能について最適化されるドーピングプロファイルを有する。しかしながら、他の実施例では、ベース領域207は、NMOSトランジスタのP−ボディ領域などの他の集積デバイスに用いられる同じP−ウェル領域を備えていてもよい。P+ベース接触領域204は、基板201の表面からのベース領域207との接触を与える。
ベース領域207の下方であってDNフロア分離領域(コレクタ)202Aの上方に配置された介在する領域208は、実質的に同じドーピング濃度を有する基板201の分離されたポケットであってもよい。別の実施例では、ベース領域207は、介在する領域208を持たない状態でフロア分離領域(コレクタ)202Aと接触するようにさらに下向きに延びていてもよい。さらに別の実施例では、このエリアにDNフロア分離領域(コレクタ)202Aの上向きの延長部を設けるために追加の注入が行なわれてもよい。この好ましい実施例では、N型領域208およびDNフロア分離領域202Aはともに、上部部分(N型領域208)がフロア分離領域202Aのより深い部分よりも低いドーピング濃度を有する単調でないドーピングプロファイルを備える。上部部分におけるドーピングが低くなると、デプリーションがベース207において広がることが少なくなり、それによって、NPN 200Aの初期電圧が増大する。一方、深い部分のドーピングが高くなると、コレクタ抵抗が減少し、NPN 200Aの飽和特性が改善される。
N+エミッタ206をP+ベース接触部204から分離するために、好ましくは浅いトレンチ205が用いられる。好ましくは、トレンチ205の幅は0.2〜0.5μmであり、深さは0.2〜0.6μmであり、トレンチ205は誘電性材料で完全に充填されている。トレンチ203Aは、好ましくは、トレンチ205よりも幅が広く、深く、たとえば、トレンチ203Aの幅は0.5〜1.5μmの範囲であり、深さは1.5〜3μmの範囲である。
PNPトランジスタ200Bは、DNフロア分離領域202Bおよび充填されたトレンチ203Bによって基板201から分離される。トレンチ203Bの側壁は誘電性材料241の層で覆われており、トレンチの内部部分は導電性材料242で充填されている。導電性材料242は、表面からフロア分離領域202Bまでの接触を与える。トレンチ203BおよびDNフロア分離領域202Bは、PNP 200Bを取囲み、PNP 200Bを基板201から電気的に分離する。
P+エミッタ211は、従来の注入および拡散によって形成される場合もあれば、「ポリエミッタ」を形成するためにポリシリコン供給源から拡散される場合もある。N型ベース領域215は、P+エミッタ211の下に配置され、好ましくは、PNP 200B専用であり、かつ、PNP 200Bの性能について最適化されるドーピングプロファイルを有する。しかしながら、他の実施例では、ベース領域215は、PMOSトランジスタのN−ボディ領域などの他の集積デバイスに用いられる同じN−ウェル領域を備えていてもよい。N+ベース接触領域213は、基板201の表面からのベース領域215との接触を与える。
P型コレクタ領域216は、ベース領域215の下に配置され、一実施例では、高エネルギ注入によって形成された(たとえば、500〜2000オーム/スクエアの範囲のシート抵抗を有する)高濃度にドーピングされた領域を備える。P型コレクタ領域216は、有利に、集積回路の他の場所で用いられてもよく、たとえば、ラッチアップに対する感受性を減少させるためにP型基板201のドーピングを局所的に増大させる。P+コレクタ接触領域214は、基板201の表面からのP型コレクタ領域216との接触を与える。
別の実施例では、P型コレクタ領域216は、上部部分がより深い部分よりも低いドーピング濃度を有する単調でないドーピングプロファイルを有する。上部部分におけるドーピングが低くなると、デプリーションがベース215において広がることが少なくなり、それによって、PNP 200Bの初期電圧が増大する。一方、深い部分のドーピングが高くなると、コレクタ抵抗が減少し、PNP 200Bの飽和特性が改善される。好ましい実施例では、コレクタ216のドーピングプロファイルは、異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。
P+エミッタ211、N+ベース接触領域213およびP+コレクタ接触領域214を互いに分離するために、好ましくは浅いトレンチ212が用いられる。これらのトレンチは好ましくは誘電性材料で充填される一方、トレンチ203Bは好ましくは、DNフロア分離領域202Bとの電気的接触を与える導電性材料242を備える。高濃度にドーピングされたベース、コレクタおよびエミッタ領域を、誘電充填されたトレンチで隔てることによって、デバイスの大きさを小さくすることができ、キャパシタンスを減少させることができ、スイッチング性能を改善することができる。
NPN 200AとPNP 200Bとの間のパンチスルーおよび他の寄生性の相互作用を回避するために、NPN 200AとPNP200Bとの間にさらなる充填されたトレンチ209が横方向に置かれてもよく、これによって、NPN 200AおよびPNP 200Bを共通の基板201において接近させて配置することができる。充填されたトレンチ209は、この例に示されるように誘電性材料で充填されている場合もあれば、トレンチ203Aおよび203Bに示されるように導電性材料も備えている場合もある。トレンチ209の底部に隣接して、埋没した分離領域210も含まれていてもよい。一実施例では、領域210は、基板201のドーピングを局所的に増大させるためにP型であってもよい。別の実施例では、領域210は、基板に存在し得る電子のダミーのコレクタとしての役割を果たすように(一実施例では、DNフロア分離領域202Aおよび202Bと同時に形成された)N型であってもよい。
図5は、充填されたトレンチ403A、403C、403Dおよび403FとともにDNフロア分離領域402Aおよび402Bによって互いにおよびP型基板401から分離される分離されたポケットに作製された2つのNPNバイポーラトランジスタ400Aおよび400Bを示す。図4のデバイスとは異なって、図5における充填されたトレンチ403A、403C、403Dおよび403Fは、誘電性材料で完全に充填されている。したがって、DNフロア分離領域402Aおよび402Bとの接触は、さらなるN−ウェル領域404Aおよび404Bを介して与えられる。
好ましい実施例では、NPN 400AおよびNPN 400Bは、CMOS P型ウェル領域をベース領域405Aおよび405Bとして用いる。NPN 400Aは、注入されたN+エミッタ406Aを用いる一方、NPN 400Bは、N+領域406CとN+領域406Cよりも深い接合を有するNB領域410との組合せを備えるエミッタ領域を有する。他の実施例では、ベース領域405Aおよび/または405Bは、NPN 400Aおよび/またはNPN 400Bの性能について最適化される専用の領域を備えていてもよい。
NPN 400Aにおいて、DNフロア分離領域402Aは、表面からN型ウェル404AおよびN+領域406Bを介して接触するコレクタ領域を形成する。P型ウェル405Aは、NPN 400Aのベース領域を形成する。好ましい実施例では、P型ウェル405Aのドーピングプロファイルは、単調なものではなく、少なくとも最上部部分PW1とより深い部分PW1Bとを備え、好ましくは異なるエネルギおよび投与量のホウ素鎖状注入物を用いて形成される。P型ウェル405Aのより深い部分PW1Bは、最上部部分PW1よりも高い濃度を有していてもよい。ベース領域405Aとの表面接触は、P+領域407Aを介して達成される。NPN 400Aのエミッタは、N+領域406Aから成っている。N型ウェル404Aは、充填されたトレンチ403BによってP型ウェル405Aから隔てられてもよい。接触は、層間誘電層409に形成されたコンタクトウインドウを介して任意の障壁金属がP+領域407AならびにN+領域406Aおよび406Bに接する状態で、金属408を介して達成される。
NPN 400Bにおいて、DNフロア分離領域402Bは、表面からN型ウェル404BおよびN+領域406Dを介して接触するコレクタ領域を形成する。P型ウェル405Bは、NPN 400Aのベース領域を形成する。ベース領域405Bとの表面接触は、P+領域407Bを介して達成される。NPN 400Aのエミッタは、N+領域406Cと、下にあるNB領域410とから成っている。NB領域410は、CMOSデバイス(たとえば、N+領域406CおよびP型ウェル405B)と共有される素子を用いて可能な性能に優るようにNPN 400Bの性能を改善するように設計される。たとえば、NB領域410の深さおよびドーピングは、電流利得と降伏電圧と初期電圧との優れた組合せを提供することができる。
N型ウェル404Bは、トレンチ403EによってP型ウェル405Bから隔てられてもよい。接触は、層間誘電層409に形成されたコンタクトウインドウを介して任意の障壁金属がP+領域407BならびにN+領域406Cおよび406Dに接する状態で、金属408を介して達成される。パンチスルーを抑制するために、DNフロア分離領域402AとDNフロア分離領域402Bとの間に、埋没した分離領域(図示せず)が存在していてもよい。
上述のように、本発明の分離されたバイポーラトランジスタは、バイポーラトランジスタ領域の形成を、集積回路の他の場所で用いられる領域と共有することによって、コストについて最適化され得る。代替的に、たとえば、初期電圧VA、電流利得β、降伏電圧BVCEO、および周波数能力ftおよびfmaxの間の最良の全体的な兼ね合いを達成するようにカスタマイズされた専用のベース注入物を加えることによって、性能を向上させることができる。同様に、バイポーラトランジスタのエミッタ領域を形成するために共通の注入された領域が用いられる場合もあれば、ポリシリコンエミッタ形成などの技術を用いて専用のエミッタが形成される場合もある。エミッタにおける少数キャリアの通過時間τeは、ベースを横断する少数キャリアのように、典型的には10GHzを下回るデバイスの上部動作周波数能力に対してある特定の制約を課す。このエミッタ通過時間の制約は、拡散したエミッタまたは注入されたエミッタの代わりにポリシリコンエミッタを用いて、それに応じてベースの深さを調整することによって、改善することができる。10〜20GHzの間で動作するシリコンバイポーラトランジスタは、SiGeヘテロ接合を必要とすることなく、および、このようなデバイスに関連する製造上の複雑さなしに、このような技術を用いて可能である。
本発明では、LOCOS分離に関連する上述の問題は、高エネルギ注入によって形成されたフロア分離領域とシャロー・トレンチ・アイソレーション(shallow trench isolation)(STI)、ミディアム・トレンチ・アイソレーション(medium trench isolation)(MTI)および/またはディープ・トレンチ・アイソレーション(deep trench isolation)(DTI)を組合せる製造プロセスを用いることによって、不要になる。側壁分離および高エネルギ注入フロア分離のためのSTIの新規の組合せは、長時間の高温拡散または高価なエピタキシャル堆積を必要とすることなく高密度でデバイスを集積して分離するための方法および装置の両方の典型である。
引用によって本明細書に援用される、2006年5月31日に出願された出願番号11/444,102には、いくつかの関連する分離構造が記載されている。引用によって本明細書に援用される、2007年12月17日に出願された出願番号12/002,358には、異なっているが関連する分離構造を組入れる方法および装置が記載されている。
図6A〜図6Dの断面1は、この発明に従って分離構造を形成するための1つの可能な作製シーケンスを示す。図6Aにおいて、任意のフォトレジストマスク5を有する硬質マスク4の開口を通しての高エネルギイオン注入を用いて、深いN型(DN)フロア分離領域3が、低濃度にドーピングされたP型基板2に導入される。注入は、薄い注入前酸化物6を通して行なわれてもよい。好ましい実施例では、DN領域3は、注入後に如何なる相当に高温の処理も行なうことなく、高エネルギでリンを注入することによって形成される。このような深いN型領域は「DN」と呼ばれ、「DN」は、深いN型領域(deep N-type region)の頭字語である。P型基板2の上にエピタキシャル層を成長させないので、DN領域3と従来のエピタキシャルプロセスにおいて高温処理を用いて形成された埋込層との2つの構造の外観は類似しているが、DN領域3は埋込層とは同じではない。
従来の埋込層のピーク濃度および総垂直幅は、エピタキシャル成長前、エピタキシャル成長中およびエピタキシャル成長後の高温作製で生じる大幅な拡散の影響を受ける。わずかな温度変化がドーパントプロファイルの大きなずれを引起す可能性があり、拡散率が温度に対して指数関数的に依存する結果となるので、拡散およびエピタキシャルプロセスのばらつきの問題が生じる。
この発明の低温プロセスでは、注入されたDN領域のドーピングプロファイルは、注入物投与量およびエネルギ(または、複数の注入物の場合には複数の投与量およびエネルギ)の影響を受けるのみである。結果として生じるプロファイルは、「注入時の」プロファイルであり、元来熱処理に関連するばらつきを被らない。好ましい実施例では、DN領域の形成は、1MeV(100万電子ボルト)から3MeVを超える範囲の最高エネルギ注入をプロセスに備えていてもよい。このような注入は、一価イオンおよび二価イオンドーパント種を用いて妥当な時間で達成されてもよい。高い電荷状態を有する三価イオンドーパント種は、より深く注入できるが、それに対応してビーム電流が低くなる。DN領域のためのリン注入物投与量は、1E12cm-2〜1E14cm-2の範囲であってもよいが、一般には5E12cm-2〜5E13cm-2の範囲の投与量を備える。
図6Bは、DN領域3におけるドーパントの再分配を防ぐために好ましくは低温でマスキング層8を堆積させた後の分離構造を示す。層8は、たとえば堆積酸化物を備えていてもよい。層8は、その後、開口9Aおよび9Bを形成するためにマスキングされる。図6Cにおいて、開口9Aおよび9Bを通して、DN領域3と垂直に重なる深さまで基板2にトレンチがエッチングされる。トレンチは、その後、図6Dに示される電気絶縁トレンチ11Aおよび11Bを形成するために、誘電体で充填され、平坦化される。その結果、底部における接合分離と側壁に沿った誘電充填されたトレンチとの組合せによってP型基板2から電気的に分離される、電気的に分離されたP型ポケット10が形成される。
2つのトレンチが示されているが、トレンチ11Aおよび11Bは、現実には、分離されたポケット10を横方向から取囲む単一のトレンチから成っていてもよく、すべてが共通のDN領域3を共有する複数の分離されたP領域を形成するために任意の数のトレンチが導入されてもよい。代替的に、複数のDN領域も導入されてもよく、これは複数の分離領域の集積を容易にし、複数の分離領域は、異なる電圧でバイアスされる場合もあれば、さまざまなタイプの回路のために電気ノイズを電気的に集積する、浮動させるまたは切離すために用いられる場合もある。
図6Dの分離構造では、分離トレンチ11Aおよび11Bは、DNフロア分離3の端縁に対して自己整列していない。図7A〜図7Eに示される代替的な製造プロセスシーケンスは、分離トレンチの外側端縁をDN領域と自己整列させる。図7Aは、DNフロア分離領域22がマスク層23の開口23Aを通して高エネルギで注入された後のこの構造を示す。マスク層23の端縁23Bは、開口23Aを取囲む。DN領域22は、マスク層23の端縁23Bと垂直に接近して整列した外側周縁端縁25を有する。注入は、薄い注入前酸化物層24を通して行なわれてもよい。図7Bにおいて、その後、マスク層27が形成され、パターニングされたマスク領域28によってマスキングされる。この自己整列した実施例ではマスク領域28もマスク層23の上に形成されてもよいが、マスク領域28とマスク層23の端縁23Bとの間に間隙が存在すべきである。図7Cにおいて、マスク28およびマスク23によって規定される窓30Aおよび30Bを形成するために、マスク層27がエッチングされている。マスク層27のエッチング中、マスク層23の何らかの腐食が生じ得るが、トレンチエッチング中に硬質マスクとしての役割を果たすように十分な厚みのマスク層23が残っている。マスク層27がエッチングされた後、マスク28は好ましくは除去される。
図7Dにおいて、側壁トレンチ31Aおよび31Bが、開口30Aおよび30Bを通して、トレンチ31Aおよび31BがDNフロア分離領域22に延びるような深さまで基板21にエッチングされている。トレンチ31Aおよび31Bの外側端縁は、DNフロア分離層22の端縁25と整列している。なぜなら、開口30Aおよび30Bは、マスク層23を用いて位置を規定するためである。言い換えると、マスク層23が側壁トレンチ31Aおよび31Bの外側端縁とDNフロア分離領域22の端縁25との両方を規定するので、フロア分離およびトレンチ側壁分離は、「自己整列」し、マスクの整列に依存せず、それに関連する如何なるばらつきもなくす。トレンチ31Aおよび31Bは、誘電性材料32で充填され、平坦化されて、その結果、長時間の熱拡散またはエピタキシャル層を必要とすることなく1つ以上のP型ポケット31を基板21から分離する、図7Eに示される自己整列した分離構造がもたらされる。
図8A〜図8Eに示される代替的な自己整列作製シーケンスでは、DNフロア分離領域の注入の前に、再充填されたトレンチが形成される。図8Aに示されるように、マスク42の開口40を通して基板41にトレンチ43がエッチングされている。次いで、トレンチ43は、図8Bに示されるように、充填されたトレンチを形成するために充填されて平坦化される。図8Cに示されるように、開口44Aを形成するためにマスク層44がパターニングされ、続いて、隣接するトレンチ43の間に延びるDN領域45の高エネルギイオン注入が行なわれる。
充填されたトレンチ43の上にマスク層44の開口44Aの端縁を整列させることによって、基板において電気的に活性のDN領域45の部分はトレンチ43に対して自己整列する。このようにして、DN領域45およびトレンチ43は、マスクの整列に依存するバージョンよりも少ない空間を用いて、図8Dに示されるような自己整列した態様で、P型ポケット46を基板41から分離する。
図8Dは、DN領域45の底部がトレンチ43の底部とおよそ同じ深さのところにあることを示すが、他の実施例では、DN領域が異なる垂直深さを有していてもよい。たとえば、図8Eは、DN領域45Aがトレンチ43の底部の下方に延びている分離構造を示す。トレンチ43へのDN領域45Aの何らかの貫通が生じ得るが、素子は依然として実質的に自己整列する。
本明細書に示される分離構造のいずれにおいても、任意のP型領域も、マスキングされて、DN領域よりも浅い深さで、DN領域よりも深い深さで、またはDN領域に等しい深さで、P型基板2に注入されてもよい。一例として、図9A〜図9Dは、分離されたポケット内または分離された領域間に深いP型領域(DP)を形成するためのプロセスを示す。図9Aにおいて、上述のプロセスのうちの1つを用いて、2つの分離されたP型ポケット51Bおよび51Cが共通のP型基板51Aに形成される。ポケット51Bおよび51Cは、DN領域52Aおよび52Bとともに、トレンチ53A、53B、53Cおよび53Dによって分離される。
図9Bは、分離されたポケット51Cの上に開口55Aを形成するようにパターニングされた、パターニングされたマスク層55を示す。マスク層55は、基板51Aまたは分離されたポケット51Bをドーピングすることなく高エネルギ注入物がP型の分離されたポケット51Cを選択的にドーピングできるのに十分に厚い。図9Cは、結果として生じるDP領域54が、基板51Aから分離されたP型材料と、分離されたポケット51Cを共有することを示す。トレンチ53の上方に開口55Aの端縁を位置決めすることによって、DP領域54の活性部分がトレンチに対して自己整列する。
DP領域54は、任意の深さであるが、一般にDN領域52Bに等しいかまたはDN領域52Bよりも浅い深さでのホウ素の高エネルギ注入を用いて、形成されてもよい。所与の深さへのホウ素の注入は、同じ深さへのリンの注入よりも必要なエネルギが低く、たとえば、0.8MeV〜2.0MeVである。これは、ホウ素原子がリン原子よりも小さく、塊状ではないためである。好ましい実施例では、DP領域54は、P型ポケット51Cの残りの部分の表面濃度を実質的に変更しないように十分に深く注入される。DP領域54のためのホウ素注入物投与量は、1E12cm-2〜1E14cm-2の範囲であってもよいが、一般には5E12cm-2〜5E13cm-2の範囲の投与量が用いられる。
図9Dは、DN領域52Aと52Bとの間のパンチスルー降伏または漏れの開始を抑えるためにDP領域55が2つの分離されたポケットの間に注入される別の実施例を示す。DN領域52Aおよび52Bは、電気的に浮動することができるが、好ましくは、基板よりも正の電位にバイアスされ、したがって、逆バイアスされたP−N接合を形成する。DN領域52Aおよび52Bの各々に存在するバイアスは同じである場合もあれば、DN領域52Aおよび52Bは異なる電位でバイアスされる場合もある。さらに、DN領域52Aおよび52Bの各々は、固定した電位を有する場合もあれば、時間とともに変化する電位を有する場合もある。
一般に、分離されたポケットは、各々、そのポケットのDNバイアス電位に等しいかまたはDNバイアス電位よりも負の任意の電位にバイアスされたデバイスを含んでいてもよい。たとえば、DNが5Vにバイアスされる場合、分離領域内のデバイスは、5Vまでの電圧で、または、デバイスの降伏機構が可能にするのと同程度の負の電圧で、おそらくはP型基板51Aの電位よりも負の電圧でさえ、動作し得る。
図10A〜図10Fは、導電性トレンチ再充填領域が接触する注入されたDN領域を含む分離構造の形成を示す。図10Aは、上述のようにDN領域742が形成され、窒化シリコンまたは他の好適な材料からなる任意の平坦化エッチング停止層744と、好ましくは堆積酸化物または他の好適な材料からなる硬質マスクであるマスク層743とが堆積され、パターニングされた後の構造を示す。浅いトレンチ745が、マスク743の開口を通してP基板741にエッチングされる。トレンチ745は、好ましくは、所与のCMOS技術の標準的なSTIと互換性がある。
図10Bは、トレンチ746のパターニングおよびエッチング後の構造を示す。これらのトレンチは、トレンチ745よりも深く、DN領域742に延びている。トレンチ746は、また、上述のように、トレンチ745における誘電性再充填およびトレンチ746における導電性/誘電性再充填の形成を可能にするようにトレンチ745よりも幅が広い。一例として、トレンチ745の幅は約0.5ミクロンであってもよく、深さは約0.5ミクロンであってもよいのに対して、トレンチ746の幅は約1ミクロンであってもよく、深さは約1.5〜2.0ミクロンであってもよい。
図10Cは、誘電層747の堆積後の構造を示す。誘電層747は、好ましくは、優れた共形性を有し、たとえばTEOS堆積酸化物が用いられてもよい。堆積厚みは、狭いトレンチ745を完全に再充填するがより幅の広いトレンチ746の側壁のみを覆うように設計される。ここで示される例では、0.5μmの幅の浅いトレンチ745を完全に再充填し、深いトレンチ746の各側壁上に0.3ミクロンの層を形成し、深いトレンチ746において0.4ミクロンの幅の空間を残すために、0.3ミクロンの厚みを用いることができるであろう。
図10Dは、誘電層747のエッチバック後の構造を示す。好ましくは反応性イオンエッチング技術によってなされるエッチバックは、深いトレンチ746の底部から誘電体747を完全に除去するはずである。その際に、誘電体747は表面からも除去される可能性が高く、用いられる材料および材料の相対的なエッチング速度によっては、下にあるマスク層743もエッチングされる可能性がある。このエッチバックステップの後、側壁誘電層748B、748C、748Dおよび748Eは深いトレンチ746に残っているが、浅いトレンチ745は、基板741の元の表面の上方に延びているべきである誘電性領域748Aによって完全に充填される。図10Dに示されるように、任意の注入物領域752Aおよび752Bが、各々の幅の広いトレンチの底部の開口に導入されてもよい。マスキング層は必要ない。なぜなら、これらのエリアでは基板のみが露出しているためである。この注入物は、好ましくは、導電性充填部(後述する)からDN領域までの接触を改善し得る高投与量低エネルギのN型注入物、たとえば30keVおよび1×1015cm-2でのリンである。
図10Eは、原位置でドーピングされたポリシリコンなどの、好ましくは非常に導電性があり共形的である導電性層749の堆積後の構造を示す。層749の堆積厚みは、深いトレンチ746の完全な再充填を行なうように設計される。なお、各トレンチのエッチング幅は、トレンチが誘電体によって完全に充填されるか、導電性材料によって部分的に充填されるかを決定する。このようにして、導電性中心部分を有する幅の広い、浅いトレンチを形成することも可能であり、これは、たとえば特定のデバイス構造に領域との埋込接触部を形成する点で有利であり得る。同様に、誘電体で完全に充填された狭い、深いトレンチを形成することが可能であり、これは、隣接するDN領域間に横方向の分離を形成するのに有用であり得る。
図10Fは、平坦化後の分離構造を示す。この例では、この構造は、基板741の元の表面に戻るように平坦化されている。これは、好ましくは、CMPおよび/またはエッチバックプロセスによって達成される。最終構造は、底部ではDN領域742によって分離され、かつ、側部では再充填されたトレンチ746によって分離される、分離されたP型領域751を備える。トレンチ746は、DN領域742との電気的接触を与える導電性材料750Aおよび750Bで部分的に充填される。導電性材料750Aは、側壁誘電層748Bおよび748Cによって取囲まれ、導電性材料750Bは、側壁誘電層748Dおよび748Eによって取囲まれる。その結果、導電性材料750Aおよび750Bは、P型領域751および基板741から分離される。
図10Gは、2つの別個のDN領域742Aおよび742Bを含む、上述の特徴のうちのいくつかを有する完成した構造を示す。DN領域742Aは、充填されたトレンチ746Aおよび746Bにおける導電性材料と接触する。DN領域742Bは、充填されたトレンチ746Cおよび746Dにおける導電性材料と接触する。分離されたポケット753Aおよび753Bは、DN領域742Aおよび742Bならびに充填されたトレンチ746A〜746Dによって基板741から分離される。導電充填されたトレンチ746Eは、DN領域742Aと742Bとの間に配置され、たとえばP型基板741における少数キャリアのためのダミーのコレクタとしての役割を果たし得る。導電充填されたトレンチ746A〜746Eの各々は、底部に任意のN型注入物752を含む。浅い誘電充填されたトレンチ745は、分離されたポケット753Aおよび753B内に含まれていてもよく、および/または、分離されたポケット753Aおよび753Bの外側の基板741に含まれていてもよい。深い誘電充填されたトレンチ754も、任意のエリアに含まれていてもよい。浅い導電充填されたトレンチ755も形成されてもよい。
図10Gに示される分離構造は、有利に、深い導電充填されたトレンチ746A〜746Dによって、DN領域742Aおよび742Bとの非常にコンパクトな電気的接続を与える。さらに、トレンチ746A〜746Dの形成は、誘電体堆積および平坦化ステップを含む多くのステップをSTIトレンチ745の形成と共通して共有し、そのため、表面からDN領域742Aおよび742Bまでの接触を与えるために追加されるプロセスの複雑さは殆どない。
図11A〜図11Cは、上述の導電性再充填技術を用いることなくDN領域と電気的に接触させるいくつかの方法を示す。図11Aでは、トレンチ73A、73Bおよび73Cは、横方向に接続されるDN領域72Aおよび72Bの上に位置しており、DN領域72Aおよび72Bの上に垂直に重なっており、それによってP型ウェル74を基板71から分離する。DN領域72Aおよび72Bとの表面接触を与えるために、N型ウェル75およびN+領域76が含まれ、N型ウェル75はDN領域72Aの上に垂直に重なっている。トレンチ73Aおよび73Cは構造全体を他のデバイスから分離する一方、トレンチ73Bは、N型ウェル75をP型ウェル74から隔ててこれらのウェルの間の電気的相互作用を防ぐ隔壁トレンチである。
図11Bに示される実施例は、DNフロア分離領域82Aおよび82Bの上に位置し、かつ、DNフロア分離領域82Aおよび82Bと垂直に重なるトレンチ83A、83Bおよび83Cを含み、それによってP型ウェル84を基板81から分離する。DN領域82Aと接触するように、N型ウェル85およびN+領域86が含まれ、N型ウェル85はDN領域82Aの上に垂直に重なっている。トレンチ83Aおよび83Cは構造全体を他のデバイスから分離する一方、トレンチ83Bは、N型ウェル85をP型ウェル84から隔ててそれらのウェルの間の電気的相互作用を防ぐ隔壁トレンチである。DN領域82Aおよび82Bは、トレンチ83Bによって隔てられているので、互いに直接接触していない。この場合、DN領域82B上の電気バイアスは、依然として、漏れ電流およびパンチスルーの組合せによって、DN領域82A上のバイアスの影響を受ける可能性がある。しかしながら、図11Aの構造と比較して、この構成は、表面からDN領域82Bまでの電気抵抗ほど低い電気抵抗をもたらさない。
DNフロア分離領域92ならびにトレンチ93Aおよび93BがP型ウェル94を基板91から分離し、N型ウェル95およびN+領域96が表面からDN領域92までの接触を容易にする別の実施例が、図11Cに示される。この構成では、N型ウェル95とP型ウェル94とを隔てるトレンチはない。その代わり、基板91のエリア97がウェル94と95とを隔てる。この構造は、トレンチがDN領域よりも深いプロセスのための図11Bの構造よりも好ましいであろう。なぜなら、N型ウェル95は、優れた電気的接触を与えるためにDN領域92との大きな重なりを有するためである。一方、図11Aの構造は、トレンチがフロア分離領域の底部よりも浅いプロセスでは好ましいであろう。なぜなら、トレンチ73BがN型ウェル75をP型ウェル74から横方向に分離する一方、N型ウェル75との優れた電気的接触を与えるためにDN領域72の一部がトレンチ73Bの下方に延びているためである。図12は、この発明に従って分離構造を形成するための種々のプロセス作製シーケンスを示す。一般に、好ましい実施例ではエピタキシャル層を持たないP型であるが、エピタキシャル層を持たないN型材料を備えている場合もあれば、P型またはN型基板の上に成長させたP型エピタキシャル層を備えている場合さえあり、N型またはP型基板の上に成長させたN型エピタキシャル層を備えている場合もある基板で作製が開始する。N型基板材料が利用される場合、フロア分離はDNフロア分離領域ではなくDPフロア分離領域の形成を必要とすることは当業者にとって周知であり、接合分離を形成するために、必要に応じて、他のドーピングされた領域は逆にされる。
図12は、2つの基本的なプロセスフローを示す。フロー61では、分離トレンチの前にフロア分離領域が形成されるが、フロー62では、フロア分離領域の前に分離トレンチが形成される。結果として生じる構造は、上述のように、自己整列する場合もあれば、自己整列しない場合もある。エッチングされたトレンチは、化学気相成長(chemical vapor deposition)(CVD)によって酸化または充填されてもよく、または、好ましい実施例では、最初に酸化され、次いで、堆積によって充填されてもよい。DNフロア分離注入後にトレンチの酸化が行なわれる場合、酸化の温度を最小限にする、すなわち一般には900℃を下回る温度にすることによって、DN領域の上方への拡散を回避しなければならない。分離構造が完成した後、すなわち側壁およびDN注入後に形成される任意のDP層が示されているが、他の実施例では、トレンチの形成前に、DNの形成前に、または両方の形成前に、任意のDP層を形成することができるであろう。
図12ではトレンチマスキングおよびエッチングが1つだけ示されているが、上述のように第2のより浅いトレンチがエッチングされて、その後充填されてもよい。さらに、トレンチ充填物は、上述のように誘電性材料または誘電性材料+導電性材料を備えることができる。複数のトレンチが用いられる場合、または、複数の再充填材料が用いられる場合には、平坦化ステップなどの共通のプロセスを共有することが好ましい。
図13は、高温処理またはエピタキシを必要とすることなくさまざまな完全に分離されたバイポーラ、CMOSおよびDMOSデバイスを作製するためのモジュラープロセスを示す。「モジュラー」という用語は、所与の回路構成を作製するために必要とされるデバイスのみを生産するために種々の組の処理ステップまたは「モジュール」を容易に追加または除去できることを指す。モジュラープロセス構造を作ることで、必要なプロセスステップのみを含むことによって所与の回路構成の製造コストを最小限にすることができる。さらに、モジュールは、任意のモジュールをなくすことによって残りのデバイスの性能または特徴が影響を受けないように設計される。このように、モジュラープロセスの選択肢のいずれについても、共通の組のデバイスライブラリおよびモデルが用いられ得る。
原則的に、開示される技術において用いられる電気的分離を達成するために必要とされる高温は存在しないので、誘電充填されたトレンチおよび深いN型(DN)フロア分離領域の形成は、集積デバイスの電気的分離に悪影響を及ぼすことなく、任意の順序で行なうことができる。しかしながら、実際には、いくつかの作製シーケンスは、ウェハの処理を簡略化するので、好ましい。トレンチ分離構造を形成するための詳細は、上述の出願番号11/444,102に詳述されている。
このプロセスにおいて、鎖状注入物または高エネルギ注入物を備えるマスキングされた注入物の組合せを用いて、デバイスが構築される。実質的に注入時のプロファイルである最終的なドーパントプロファイルを達成するために、拡散からの最小限の再分配および高温処理のみが可能である。注入時のドーパントプロファイルは、拡散ガウスプロファイルの標準的な単調に減少する濃度とは異なっている。なぜなら、注入時のドーパントプロファイルは、独立してデバイス特徴を設定するように最適化されることができるためである。
分離構造を形成するシーケンスにおいてより高い自由度を提供することに加えて、開示される低温プロセス構造は、デバイスの性能に対する影響が最小限である状態でデバイス形成のシーケンスの再編成を可能にする。たとえば、バイポーラベース注入は、MOSゲート形成ステップの前になされる場合もあれば、後になされる場合もある。自己整列したMOSトランジスタの特徴を維持するために、LDD注入はゲート形成の後であるが側壁スペーサの形成の前になされる一方、N+およびP+ソースおよびドレイン注入は側壁の形成後に行なわれる。
図13は、この発明の好ましい実施例を形成するプロセスステップのシーケンスを示す。ステップ100の基板材料は、好ましくは、作製すべき最高電圧デバイスが必要とする最大降伏に耐えるのに十分に低いが、過剰な基板抵抗によって悪化し得るラッチアップに対する耐性を提供するのに十分に高いP型ドーピングを有するシリコンである。好ましい実施例では、基板はエピタキシャル層を含んでいない。なぜなら、エピタキシャル層を追加することにより、開始材料コストが大幅に増える可能性があるためである。しかしながら、他の実施例では、基板の上にエピタキシャル層を含むことが好ましいであろう。
ステップ101において、浅いトレンチマスクが形成され、浅いトレンチがシリコン基板にエッチングされる。これらのトレンチは、好ましくは、形成すべきデバイスの中で分離のために用いられるシャロー・トレンチ・アイソレーション(STI)と互換性がある。たとえば、STIトレンチの幅は約0.1〜0.5μmであってもよく、深さは約0.1〜0.5μmであってもよい。第1のマスキングステップとしてのSTIトレンチのエッチングは、また、その後のマスク層を整列させるための目に見える印(トレンチパターン自体)を基板に形成する働きをする。
このプロセスの他の実施例では、浅いトレンチは、(ステップ105に示され、後述する)ウェルの形成後にマスキングされ、エッチングされてもよい。この代替的なシーケンスでは、浅いトレンチの存在がウェルのドーピングプロファイルおよび接合深さに及ぼす影響はより小さいであろう。なお、シャロー・トレンチ・アイソレーションは、デバイス間の完全な分離を行なわない。むしろ、STIは、トランジスタを互いに横方向に隔ててこれらのトランジスタ間の不要な表面反転および漏れを防ぐLOCOSフィールド酸化物に似ている。しかしながら、STIは、デバイスと、下にあって取囲んでいる基板領域との間の完全な電気的分離を行なわない。
ステップ102は、個々の分離されたポケットの下にフロア分離領域を形成し、これらのポケットを基板から垂直に分離することになる深いN型(DN)領域のマスキングおよび注入を示す。DNマスクは、DN注入物を阻止するのに十分な厚みを有するフォトレジストであってもよい。DN注入物は、好ましくは、1つ以上の高エネルギ注入ステップによって形成されて、比較的低い抵抗の層を基板深くに導入する。たとえば、表面の下方約2μmのところに位置し、かつ、500オーム/スクエア未満のシート抵抗を有するDN領域を生成するために、約3MeVのエネルギおよび約1〜5×1013cm-2の投与量でリンが注入されてもよい。
ステップ103は、第2のトレンチ注入物マスクを適用することおよび第2の組のトレンチをシリコン基板にエッチングすることを含む。これらのトレンチは、好ましくは、ステップ101のトレンチよりも深く、分離されたポケットを基板から横方向に分離するために、表面から少なくともDN領域に至るまで延びている。
好ましい実施例では、浅いトレンチは、より深いトレンチよりも深さが浅く、幅が狭い。この態様で、浅いトレンチは、ダイ面積およびトランジスタ実装密度に対する悪影響がより少ない状態で、デバイスとデバイスとの間に挿入されてもよい。たとえば、一実施例では、深いトレンチの深さは1.6ミクロンであってもよく、幅は0.4ミクロンであってもよく、すなわち、アスペクト比が4Xである一方、浅いトレンチの深さは0.2〜0.5ミクロンであってもよく、幅はたった0.2ミクロンであってもよく、アスペクト比はたった1X〜2.5Xである。アスペクト比が低くなると、特にローディング効果がプラズマまたは反応性イオンエッチング速度および均一性に影響を及ぼし得る高密度では、高いアスペクト比のトレンチよりもエッチングおよび再充填が容易になる。その範囲の浅い端部では、STIトレンチの深さは、重なりまたは接触からN+およびP+注入物を電気的に隔てるのに十分であるが、より深いバイポーラベース注入物の横方向の範囲を制限するほど深くはない。たとえば、NPNバイポーラでは、STIトレンチが次いでN+エミッタとP+ベース接触注入物との間に挿入され得るが、STIトレンチは、N+コレクタ注入物上へのPBベース注入物の横方向の重なりを防ぐのに不十分であり、これは、デバイスのベース・コレクタ降伏定格に影響を及ぼし得る。逆に、STIトレンチの深さが、上述の範囲の上端であって、ベース注入物よりも深くなるように選択される場合、N+エミッタとP+ベース接触部との間にSTIトレンチを挿入できない。これは、STIトレンチがPBベースをそのP+接触部から切離すであろうという理由のためである。
LOCOSフィールド酸化物に優るシャロー・トレンチ・アイソレーションの1つの重要なメリットは、鳥の嘴、すなわち、複雑かつ望ましくない様式でMOSトランジスタの動作と干渉し、最終的にトランジスタ実装密度を制限する傾斜の付いた酸化物領域がないことである。幅が0.4ミクロン未満のLOCOSフィールド酸化物領域では、両側からの鳥の嘴の浸食は、鳥の嘴の長さが過剰になること、酸化物が薄くなること、電気的性能の障害、および高い応力を招く。シャロー・トレンチ・アイソレーションのより垂直なプロファイルは、特に0.3ミクロン未満の寸法では、LOCOS分離よりも優れている。
この発明の他の実施例では、浅いトレンチおよび/または深いトレンチは完全に割愛されてもよく、それらの処理ステップは飛ばされてもよい。3つ以上の異なるトレンチエッチングを含むこともこの発明の範囲内である。
ステップ103において、深いトレンチのエッチング後、トレンチは再充填される。好ましい実施例では、深いトレンチおよび/または浅いトレンチの幅は、トレンチの機能によって変更される。誘電体で完全に充填すべきトレンチは、幅が狭い状態でエッチングされてもよいが、トレンチが誘電体で部分的に充填され、残りの部分が導電性材料で充填される場合には、より幅の広いトレンチが用いられる。
この態様でトレンチを再充填するために、優れた共形性を有する誘電層、たとえばTEOS堆積酸化物が堆積される。堆積厚みは、狭いトレンチを完全に再充填するがより幅の広いトレンチの側壁のみを覆うように設計される。たとえば、0.2μmの幅のトレンチを完全に再充填し、0.4ミクロンの幅のトレンチの各側壁上に0.1ミクロンの層を形成し、幅の広いトレンチにおいて0.2ミクロンの幅の空間を残すために、0.1ミクロンの厚みを用いることができるであろう。次いで、幅の広いトレンチの底部から誘電体を完全に除去するために、好ましくは反応性イオンエッチング技術によって誘電層がエッチバックされてもよい。各々の幅の広いトレンチの底部の開口に任意の注入物が導入されてもよい。マスキング層は必要ない。なぜなら、幅の広いトレンチの底部では基板のみが露出しているためである。この注入物は、好ましくは、導電性充填部(後述する)からDNフロア分離領域までの接触を改善し得る高投与量低エネルギのN型注入物、たとえば30keVおよび1×1015cm-2でのリンである。
次いで、幅の広いトレンチの再充填を完成させるために、導電性層が堆積される。この層は、好ましくは、原位置でドーピングされたポリシリコンなど、非常に導電性があり、共形的である。次いで、この構造は、好ましくは化学機械研摩(Chemical-Mechanical Polishing)(CMP)によって、基板の元の表面に戻るように平坦化される。
図13におけるステップ104は、トレンチのエッチング、再充填および平坦化の完了後にDNマスキングおよび注入を行なう選択肢を示す。このフローは、DN領域がトレンチのエッチング、再充填および平坦化ステップに関連するさらなる処理および熱収支を受けないという点で、ステップ102におけるDNプロセスを行なうことに優る利点を有する。ステップ104は、また、好ましくはホウ素の高エネルギ注入を用いて形成される任意の深いP型(DP)領域のマスキングおよび注入を示す。好ましい実施例では、DP領域は、上にあるデバイスの表面濃度を実質的に変更しないように十分に深く注入される。たとえば、DP領域のための注入物投与量は、1E12cm-2〜1E14cm-2の範囲であってもよいが、一般には5E11cm-2〜5E13cm-2の範囲であってもよい。
図13におけるステップ105は、好ましくは、たとえば3MeVまでのエネルギでリンを用いて、最も深いN型ウェル注入物のエネルギまでまたは最も深いN型ウェル注入物のエネルギを超えさえするエネルギでマスキングおよび注入される高電圧ドリフト領域(HVN)の形成を示す。HVN注入物投与量は、高電圧トランジスタを構築するために最適化されることができる。注入された電荷の合計は、たとえば1E12cm-2〜5E12cm−2の範囲であってもよい。このステップは、また、高電圧トランジスタのボディを形成するための任意のP型領域(PBD)のマスキングおよび注入を示す。PBD注入物は、高電圧トランジスタのしきい電圧、降伏電圧および性能を最適化するように異なるエネルギでの複数の注入物を備えていてもよい。
ステップ106は、その後の高温拡散がなく、かつ、ドーパントの隔離が最小限である状態でのマスキングステップおよび注入のシーケンスを備える相補型ウェルの形成を示す。表面汚染を最小限にするために、低温、たとえば850℃〜900℃での注入の前に、数百オングストロームの厚みに注入前酸化物を熱的に成長させてもよい。酸化物を取除き再成長させる必要なく、いくつかのウェル注入のために1つの注入前酸化物が用いられてもよい。異なる電圧のデバイスの作製を容易にするために、2つ以上のP型およびN型ウェルが異なる領域に形成されてもよい。
第1のP型ウェル(PW1)は、ホウ素鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分PW1Aと、埋込部分もしくはより深い部分PW1Bまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分PW1Bは、上部ウェル部分PW1Aよりも高い投与量の注入物で形成されてもよく、上部ウェル部分PW1Aよりも高い濃度を有していてもよい。
第2のP型ウェル(PW2)もホウ素鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分PW2Aと、埋込部分もしくはより深い部分PW2Bまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分PW2Bも、上部ウェル部分PW2Aよりも高い投与量の注入物で形成されてもよく、上部ウェル部分PW2Aよりも高い濃度を有していてもよい。PW1およびPW2の濃度およびドーピングプロファイルは似ていなくてもよく、種々の電圧のデバイスについて最適化されることができる。たとえば、PW1は1.5VのNMOSトランジスタの構築について最適化され得る一方、PW2は12VのNMOSトランジスタの作製について最適化され得る。このような場合、PW1の平均濃度は、PW2の平均濃度よりも高くてもよい。
類似の態様で、第1のN型ウェル(NW1)は、リン鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分NW1Aと、埋込部分もしくはより深い部分NW1Bまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分NW1Bは、上部ウェル部分NW1Aよりも高い投与量の注入物で形成されてもよく、上部ウェル部分NW1Aよりも高い濃度を有していてもよい。
同様に、第2のN型ウェル(NW2)はリン鎖状注入物を用いて形成されてもよく、単調ではないまたは非ガウスドーピング濃度プロファイルをもたらし、少なくとも最上部部分NW2Aと、埋込部分もしくはより深い部分NW2Bまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分NW2Bも、上部ウェル部分NW2Aよりも高い投与量の注入物で形成されてもよく、上部ウェル部分NW2Aよりも高い濃度を有していてもよい。NW1およびNW2の濃度およびドーピングプロファイルは似ておらず、種々の電圧のデバイスについて最適化されることができる。たとえば、NW1は1.5VのPMOSトランジスタの構築について最適化され得る一方、NW2は12VのPMOSトランジスタの作製について最適化され得る。
モジュール性の原理を適用して、他の集積デバイスに影響を及ぼすことなくさらなるP型およびN型ウェルを追加することができる。好ましい実施例では、上述のウェルは、DNフロア分離層よりも深くない深さに注入される。したがって、DN領域の上方に位置しているP型ウェルは、DN領域のシート抵抗を実質的に増大させるものではなく、または、DN領域の分離の有効性を大幅に減少させるものではない。
ステップ107は、相補型バイポーラトランジスタのためのベース領域の形成を示す。一例として、マスキングおよびホウ素の注入によってNPNベース領域(PB)が導入されてもよい。同様に、マスキングおよびリンの注入によってPNPベース領域(NB)が導入されてもよい。ベース注入物は、単一の注入物または鎖状注入物を備えていてもよい。鎖状に注入されたベース領域の一例では、浅い部分は、より高濃度にドーピングされてもよく、ベース抵抗を減少させるために用いられてもよいのに対して、より深い部分は、より低濃度にドーピングされてもよく、デバイスの電流利得、初期電圧を最適化するように等級分けされてもよい。バイポーラトランジスタは、ポリシリコンまたは注入されたエミッタを用いて形成されてもよい。
ステップ108は、CMOSトランジスタのゲートの形成を示す。異なる動作電圧について最適化されたデバイスを構築するために、単一のゲート酸化物、2つのゲート酸化物または複数のゲート酸化物が形成されてもよい。2つのゲート酸化物のプロセスでは、たとえば、低温、たとえば850℃〜900℃で、所与の厚みxox1に第1の酸化物を成長させてもよい。次いで、酸化物は、より薄いゲート酸化物が望まれる領域では、概してHF酸でエッチングすることによって、マスキングされ、除去される。エッチングプロセス中に誘電的に充填されたトレンチを覆うことによって、または、エッチング時間を制限することによって、かなりの酸化物を誘電的に充填されたトレンチから除去しないように、エッチング中は注意しなければならない。代替的に、引用によって本明細書に援用される、2005年12月9日に出願された出願番号11/298,075に記載される蓋付きトレンチが、トレンチ酸化物の腐食を軽減するために用いられてもよい。
第1のゲート酸化物が選択された活性領域から除去された後、第2の酸化の時に酸化物が存在しなかった領域において厚みxox(thin)を有する第2のゲート酸化物を成長させるために、ウェハ全体が第2の時間酸化されてもよい。第2のゲート酸化物の前に酸化物が残っていた領域では、酸化物は、開始厚みxox1から、2回の順次的な酸化によって生じる新たな厚みxox(thick)に成長する。
この2つの酸化物のプロセスでは、より高いゲート電圧を支持するデバイスのためにより厚い酸化物が用いられてもよく、たとえば350Aのゲート酸化物が12Vのデバイスのために用いられてもよい。より低いゲート電圧を支持するデバイスのためにより薄い酸化物が用いられてもよく、たとえば125Aの酸化物が5Vのデバイスのために用いられてもよい。
単一のまたは複数のゲート酸化物の形成後、単一のゲートポリシリコン層が堆積される。一実施例では、ゲートポリシリコン層は、既に原位置ドーピングされた状態で堆積されてもよい。次いで、ゲートポリシリコンは、低抵抗シリサイドを形成するために、プラチナ、チタンまたはタングステンなどの耐熱金属で覆われてもよい。次いで、ゲートは、マスキングされ、エッチングされてもよい。
別の実施例では、ゲートポリシリコン層は、ドーピングされていない状態で堆積され、包括的な注入物で低濃度にドーピングされ、次いで、マスキングされ、エッチングされてもよい。この層の領域は、その後のドーピングから保護されてもよく、高価値抵抗器を形成するために用いられてもよい。この実施例では、ゲートポリシリコン層は、NMOSまたはPMOSデバイスのソースおよびドレイン領域を形成するために用いられる同じN+またはP+注入物を用いて、プロセスの後半にドーピングされてもよい。次いで、ゲートポリシリコンのいくつかの部分は、酸化物などの層によって保護されることができ、露出したポリシリコン領域は、(保護層に対して)自己整列したシリサイド領域を形成するために耐熱金属で覆われてもよい。
さらに別の実施例では、より厚いゲート酸化物を成長させてもよく、より厚いゲート酸化物は、原位置ドーピングされ、その後マスキングされ、エッチングされる第1のポリシリコン層で覆われてもよい。次いで、不要な厚いゲート酸化物領域は除去されてもよい。次いで、薄いゲート酸化物を成長させてもよく、薄いゲート酸化物は、第2のポリシリコン層で覆われてもよい。この第2のポリシリコン層は、ドーピングされておらず、P型およびN型ポリシリコン領域を形成するためにその後マスキングされ、ドーピングされる。次いで、シリサイドを形成するために、第2のポリシリコン層は耐熱金属で覆われ、反応させられてもよく、次いで、低電圧ゲートを形成するためにマスキングされ、エッチングされてもよい。この代替的なフローでは、電圧がより高くゲートが厚いデバイスはシリサイドを有しておらず、その結果、電圧がより高くゲートが厚いデバイスの最大スイッチング速度は遅くなり得る。このフローの1つの利点は、第1のポリシリコン層と第2のポリシリコン層との間にポリ−トゥ−ポリ(poly-to-poly)キャパシタを形成できることである。
代替的なフローでは、ステップ107のベース注入物はゲート酸化ステップ後に導入されてもよく、これは、酸化がベース注入の前に行なわれる場合にゲート酸化プロセスがベースドーパントプロファイルに影響を及ぼさないという利点を有する。このフローは、高周波数動作の場合にベースが必ず非常に浅いポリシリコンエミッタバイポーラトランジスタの形成にとって特に有利である。
ステップ109は、大角度傾斜注入物(LATID)を用いてマスクを通して導入される任意のP型傾斜ボディ(PTB)の形成を示す。N−チャネル横型DMOSのボディを形成するために、たとえば、1E13cm-2〜5E14cm-2の範囲のホウ素注入物が、45度の角度で導入されてもよく、ポリシリコンゲートの下のシリコンに貫通する。すべての向きのゲートについて均一性を保証するために、イオン注入中、ウェハを機械的に回転させるべきである。LATIDプロセスは、ゲートの下にPTBを拡散させるために長時間の拡散を必要とすることなく(その代わり、LATIDによってゲートの下に注入される)、ポリシリコンゲート端縁に対して自己整列し、かつ、ゲートの比較的大きな下の重なり(たとえば、0.3〜0.6ミクロン)を有するPTB領域の形成を可能にする。ステップ109は、また、順次的にマスキングされ注入される、低濃度にドーピングされたドレイン(LDD)領域の形成を示す。所与のモジュラーフローに含まれる各タイプのCMOSデバイスについて、複数のLDD領域が形成され、最適化されてもよい。たとえば、より低い電圧のCMOSデバイスのためのより高濃度にドーピングされたLDD領域(NLDD1およびPLDD1)は、より高い電圧のデバイスのための別個の、より低濃度にドーピングされたLDD領域(NLDD2およびPLDD2)とともに形成されてもよい。
LDD注入後、ステップ110は、厚い酸化物または他のスペーサ層の堆積に続いて、エッチングされたゲートポリシリコン領域の側壁に沿ったエリアを除くすべてのエリアからスペーサ層を除去するために異方性エッチングを行なうなどの従来の方法を用いる側壁スペーサの形成を示す。ステップ110は、また、N+およびP+ソースおよびドレイン注入物の形成を示す。これらは、個々にマスキングされ、一般には、それぞれ砒素およびBF2を用いて注入される。ESD性能を改善するために、任意のさらなる注入物も導入されてもよい。上述の好ましい実施例では、NMOSおよびPMOSデバイスの上方に露出したポリシリコンゲート領域をドーピングするためにN+およびP+注入物も用いられ、このようにして、各デバイスのタイプにおいてゲートポリシリコンならびにソースおよびドレイン領域の同じドーピングタイプが提供される。酸化物などのマスキング層も堆積され、マスキングされ、エッチングされてもよく、その結果、自己整列したシリサイドが、次いで、ゲートポリシリコンならびに/またはソースおよびドレイン領域のマスキングされていないエリア上に形成されてもよい。
ステップ111は、上にある金属層から基板を隔てる第1の層間誘電層(ILD)の形成を示す。この層は、好ましくは、0.3〜1.0ミクロンの範囲の厚みを有する二酸化シリコンまたは別の好適な誘電体である。高周波数ポリシリコンエミッタバイポーラトランジスタが所与のプロセスフローに含まれる場合、ポリシリコンエミッタウインドウがILDに開けられ、ポリシリコンが堆積される。ポリシリコンは、原位置でドーピングされる場合もあれば、ドーピングされない状態で堆積される場合もあり、続いて、P型およびN型ポリシリコンエミッタを形成するためにマスキングおよびイオン注入が行なわれる。次いで、注入されたドーパントを活性化させるために、高速熱アニール(rapid-thermal-anneal)(RTA)プロセスを用いてウェハがアニーリングされる。トレンチ再充填、ゲート酸化およびポリシリコン堆積プロセスは別にして、このステップは、プロセスの熱収支のかなりの部分を構成している。この特徴は、分離およびウェルの形成に関連する実質的な高温処理を有する大半の分離されたICプロセスと比較して、ユニークである。RTAサイクルは、たとえば数秒から数分の時間にわたって1000〜1100Cの温度を備えていてもよい。
ステップ112は、多層相互接続部の形成を示す。相互接続プロセスは、第1のILDのコンタクトマスキングおよびエッチングで開始し、続いて、好ましくはタングステンなどの耐熱金属の堆積および平坦化を用いてコンタクトプラグの形成が行なわれる。たとえばアルミニウム、銅または合金を用いて、第1の金属化層が堆積される。金属化層は、また、接着性、接触抵抗またはフォト処理を改善するために、1つ以上の下にある障壁層と、1つ以上の上にある障壁層とを備えていてもよい。金属積層物全体の厚みは、エッチングすべき最小ライン幅に依存するが、一般には1.0ミクロン以下であってもよい。第1の金属化層は、マスキングされ、エッチングされる。必要な数の相互接続層を設けるために、ILDおよび金属化のさらなる層が類似の態様で堆積され、エッチングされる。
ステップ113において、ボンドパッド開口を規定するために、酸化シリコンまたは窒化シリコンなどのパッシベーション層が堆積され、マスキングされ、エッチングされる。代替的に、パッシベーション層の代わりに別の誘電層を堆積させることができ、最終的なビアマスクをエッチングすることができる。次いで、任意の第4の層金属が堆積され、隆起部アセンブリのためにチップ全体にわたって均一に、一般には0.5mmの中心上に規則的な格子アレイの状態で、パッド位置を再分配するために用いられてもよい。このため、この金属は、RDLまたは再分配層と呼ぶことができる。次いで、パッドマスクが隆起部の位置において堆積およびエッチングされ、薄い金属からなる3層サンドイッチ構造が堆積される。このサンドイッチ構造は、たとえば、オーミック接触層としてチタンを備え、続いて障壁層としてニッケルを備え、最後にはんだ付け可能な金属として銀を備える。次いで、銀はんだ隆起部はウェハ上でめっきされ、完成したウェハはダイシングの準備が整った状態になる。
本明細書に記載される実施例は、例示的なものであって、限定的であるように意図されるものではない。この発明の幅広い範囲内の多くの代替的な実施例は、本明細書における説明から当業者に自明である。

Claims (10)

  1. 集積回路デバイスのための分離構造を形成するためのプロセスであって、
    第1の導電型の半導体基板を設けるステップを備え、前記基板はエピタキシャル層を備えておらず、前記プロセスはさらに、
    前記基板の表面の上方に第1のマスク層を形成するステップと、
    前記第1のマスク層に開口を形成するために前記第1のマスク層をパターニングするステップと、
    フロア分離領域を形成するために前記第1のマスク層の前記開口を通して第2の導電型のドーパントを注入するステップとを備え、前記フロア分離領域は、前記基板の前記表面の下方に上部境界を有し、前記プロセスはさらに、
    前記第1のマスク層の前記開口内で前記基板の前記表面の上方に第2のマスク層を形成するステップと、
    前記第2のマスク層の上方に第3のマスク層を形成するステップを備え、前記第3のマスク層の端縁は、前記第1のマスク層の前記開口の端縁から隔てられて間隙を作り、前記プロセスはさらに、
    トレンチを形成するために前記間隙を通して前記第2のマスク層および前記基板をエッチングするステップを備え、前記トレンチは、少なくとも前記フロア分離領域まで下向きに延びている、プロセス。
  2. 前記トレンチを完全に充填するように誘電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項1に記載のプロセス。
  3. 前記トレンチの側壁をコーティングするように誘電性材料を堆積させ、前記トレンチを完全に充填するように導電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項1に記載のプロセス。
  4. 前記第2の導電型のドーパントを注入するステップは、100万電子ボルトから300万電子ボルトを超える範囲のエネルギーで前記第2の導電型のドーパントを注入するステップを含む、請求項1〜請求項3のいずれか1項に記載のプロセス。
  5. 前記第2の導電型のドーパントを注入するステップは、
    1E12cm-2〜1E14cm-2の範囲の投与量で、前記第2の導電型のドーパントを注入するステップを含む、請求項4に記載のプロセス。
  6. 前記第2の導電型のドーパントを注入するステップは、
    5E12cm-2〜5E13cm-2の範囲の投与量で、前記第2の導電型のドーパントを注入するステップを含む、請求項4に記載のプロセス。
  7. 前記プロセスは、さらに、
    前記第1のマスク層の前記開口を通して前記第2の導電型のドーパントを注入するのに先立って、前記第1のマスク層の前記開口の上に薄い酸化物を形成するステップをさらに備える、請求項1〜請求項6のいずれか1項に記載のプロセス。
  8. 前記第2の酸化膜の上方に前記第3のマスク層を形成するステップは、
    前記第2の酸化膜の上方に前記第3のマスク層を形成して、前記第3のマスク層の前記端縁と、前記第1のマスク層の前記開口の前記端縁との間の前記間隙により前記第3のマスク層を囲むステップを含む、請求項1〜請求項7のいずれか1項に記載のプロセス。
  9. 前記トレンチを形成するために前記間隙を通して前記第2のマスク層および前記基板をエッチングするステップは、
    少なくとも前記フロア分離領域へと下向きに延びるトレンチを形成して、前記トレンチが前記フロア分離領域とともに、前記半導体基板のポケットを分離する、請求項8に記載のプロセス。
  10. 前記プロセスは、
    前記半導体基板に、複数の浅いトレンチを形成するステップをさらに備え、
    前記複数の浅いトレンチの各々の浅いトレンチは、下方に延びるとともに、前記フロア分離領域に接触する前に終端する、請求項1〜請求項9のいずれか1項に記載のプロセス。
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