KR101307695B1 - 절연 ｃｍｏｓ 및 바이폴라 트랜지스터 - Google Patents

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Abstract

반도체 기판 안에 형성된 절연 트랜지스터는 침강 플로어 절연 영역 및 기판의 표면에서 플로어 절연 영역으로 하방 연장하는 충전 트렌치를 포함한다. 플로어 절연 영역과 충전 트렌치는 함께 기판의 절연 포켓을 형성한다. 다른 실시예에서, 도핑된 측벽 영역이 트렌치의 바닥에서 플로어 절연 영역으로 하방 연장한다. 기판은 에피택셜 레이어를 포함하지 않아 그 제작과 관련되는 많은 문제점을 극복한다.

Description

절연 ＣＭＯＳ 및 바이폴라 트랜지스터{ISOLATED CMOS AND BIPOLAR TRANSISTORS, ISOLATION STRUCTURES THEREFOR AND METHODS OF FABRICATING THE SAME}
본 발명은 절연 CMOS 및 바이폴라 트랜지스터, 그를 위한 절연 구조체, 및 그 제작 방법에 관한 것이다.
본 출원은 2007년 8월 8일 출원된 미국 특허 출원 제11/890,993호의 CIP 출원이다. 미국 특허 출원 제11/890,993호는 2006년 5월 31일 출원된 미국 특허 출원 제11/444,102호의 계속 출원이고, 다음 출원의 CIP 출원이다: (a) 2002년 8월 14일 출원된 미국 특허 출원 제10/218.668호, 현재 미국 특허 제6,900,091호의 분할 출원인 2004년 8월 14일에 출원된 미국 특허 출원 제10/918,316호, 및 (b) 2002년 8월 14일에 출원된 미국 특허 출원 제10/218,678호, 현재 미국 특허 제6,943,426호의 분할 출원인 2005년 8월 15일 출원된 미국 특허 출원 제11/204,215호. 앞서 말한 출원 및 특허 각각은 전체로서 참조로 여기 포함된다.
반도체 집적 회로(integrated circuit,IC) 칩의 제작 시, 상이한 장치를 반도체 기판으로부터 그리고 서로로부터 전기적으로 절연하는 것이 자주 필요하다. 장치 사이에 측면 절연을 제공하는 하나의 방법은 질화 실리콘과 두꺼운 산화물 레이어가 마스크의 개구에 열적으로 성장하도록 칩 표면이 비교적 경질 재료로 마스킹되는 잘 알려진 LOCOS(Local Oxidation Of Silicon) 프로세스이다. 다른 방법은 실리콘 안에 트렌치를 에칭하고 그 다음 트렌치 절연으로 역시 잘 알려진 실리콘 산화물과 같은 유전체 물질로 트렌치를 충전하는 것이다. LOCOS와 트렌치 절연 모두 장치 사이에서 원하지 않는 표면 전도를 방지할 수 있지만 완전히 전기적으로 절연하는 것이 용이하지는 않다.
완전 전기적 절연이 바이폴라 접합 트랜지스터를 포함하는 임의 타입 트랜지스터와 전력 DMOS 트랜지스터를 포함하는 여러 MOS(metal-oxide-semiconductor) 트랜지스터를 집적하는 데 필요하다. 완전 절연은 CMOS 제어 회로가 작동하는 동안 기판 전위를 훨씬 초과하는 전위로 플로팅하는 것을 허용하는 것 또한 요구된다. 완전 절연은 아날로그, 전력, 및 혼합 신호 IC의 제작에 특히 중요하다.
종래의 CMOS 웨이퍼 제작이 높은 밀도의 트랜지스터 집적을 제공하더라고, 그 제작된 장치의 완전한 전기적 절연이 용이하지는 않다. 특히, P-타입 기판 안에 제작되는 종래의 CMOS 트랜지스터 쌍에 포함되는 NMOS 트랜지스터는 기판으로 쇼트되는 P-웰 "바디" 또는 "백-게이트"를 가진다. 이 제한은 실질적이고 하이-측 스위치, 아날로그 패스 트랜지스터, 또는 양방향 스위치로 NMOS를 사용하지 못하게 한다. 이는 또한 전류 감지를 보다 어렵게 하고 보다 강력한 애벌란치의 NMOS가 되는 데 필요한 통합 소스-바디 쇼트를 사용하지 못하게 한다. 또한, 종래의 CMOS 내의 P-타입 기판이 가장 네가티브 온-칩 전위("접지"로 정해짐)로 정상적으로 바이어스되므로, 모든 NMOS는 필수적으로 원하지 않는 기판 노이즈를 겪게 된다.
집적 장치의 완전한 전기적 절연은 일반적으로 삼중 확산, 에피택셜 접합 절연, 또는 유전체 절연을 사용하여 달성되어왔다. 완전 전기 절연의 가장 일반적인 형태는 접합 절연이다. 유전체 절연만큼 이상적이지는 않으나, 산화물이 각 장치 또는 회로를 둘러싸는 경우, 접합 절연이 제작비와 절연 성능 사이에서 역사적으로 최고의 타협을 제공하였다.
종래의 접합 절연의 경우, 전기 절연 CMOS는 사방에 P-타입 물질을 가지는 완전 절연된 N-타입 에피택셜 아일랜드를 형성하도록 P-타입 기판에 전기적으로 연결하는 딥(deep) P-타입 절연의 환상 링에 의해 둘러싸인 P-타입 기판 위에 N-타입 에피택셜 레이어의 성장을 포함하는 복합 구조체를 필요로 한다. 에피택셜 레이어의 성장은 느리고 시간이 소요되어, 반도체 웨이퍼 제작에서 가장 비용이 많이 소요되는 단일 단계를 대표한다 절연 확산 또한 비용이 많이 소요되고 연장된 기간(18시간까지)동안 고온 확산을 사용하여 수행된다. 기생 장치를 억제할 수 있도록, 강하게 도핑된 N-타입 매장 레이어(NBL, N-type buried layer)가 또한 마스킹 되고 선택적으로 에피택셜 성장 전 도입되어야 한다.
에피택셜 성장과 절연 확산 동안 상방-확산을 최소화하도록, As 또는 Sb와 같은 저속 확산자가 NBL을 형성하는 데 선택된다. 그러나 에피택셜 레이어 성장 전, 이 NBL레이어는 그 표면 농도를 감소시키도록 충분히 깊게 확산되어야 하고, 그렇지 않으면, 에피택셜 성장의 농도 제어가 부정적인 영향을 받게 될 것이다. NBL이 저속 확산자로 구성되기 때문에, 이 프리-에피택시 확산 프로세스는 10 시간 이상 소요될 수 있다. 종래의 CMOS 프로세스에 배해 접합 절연의 제작 프로세스에 상당한 시간과 복잡성을 더하기 때문에, 절연이 완료된 후에만, 종래의 CMOS 제작이 시작될 수 있다.
접합 절연 제작 방법은 딥 확산 접합을 형성하고 에피택셜 레이어를 성장시키는 고온 프로세싱에 좌우된다. 이들 고온 프로세스는 비용이 높고 실시가 용이하지 않고 큰 반지름의 웨이퍼 제작과 맞지 않으며, 장치의 전기적 성능에 여러 실질적 변화의 표현, 및 높은 트랜지스터 집적 밀도를 어렵게 한다. 접합 절연의 다른 단점은 절연 구조체에 의해 장소가 낭비되고 그렇지 않으면 활성 트랜지스터 또는 회로 제작이 가능하지 않다는 것이다. 다른 문제로는, 접합 절연으로, 설계 규칙(및 낭비되는 장소의 크기)이 절연 장치의 최대 전압에 좌우된다는 것이다. 분명히, 종래의 에피택셜 접합 절연은 그 전기적인 이득에도 불구하고, 혼합된 신호 및 전력 IC를 위한 실행 가능한 기술적 옵션을 남겨두기 위해 너무 장소를 낭비한다.
IC 장치 절연을 위한 다른 방법이 본 명세서에서 참조로서 인용되는 미국 특허 제6,855,985호에 설명된다. 완전 절연된 CMOS, 바이폴라(bipolar) 및 DMOS(BCD) 트랜지스터를 위해 위에 포함되는 모듈 프로세스는 고온 확산 또는 에피택시 없이 달성될 수 있다. 이 모듈 BCD 프로세스는 사실상 고온 프로세싱이 필요없는 자체-형성 이온 구조체를 생산하는 컨투어된 산화물을 통해 고-에너지(MeV) 이온 임플란트를 사용한다. 이 저온의 저렴한 프로세스는 고온 프로세스가 적용되지 않으므로 도펀트 재분산을 겪지 않거나 아주 작게 겪는 "임플란트된 것 같은" 도펀트 프로파일의 이익이 있다.
LOCOS 필드 산화를 통해 임플란트된 도펀트는 복수-전압 CMOS, 바이폴라 트랜지스터, 및 다른 일반 P-타입 기판 장치를 절연하고 둘러싸기 위해 차례로 사용되는 등각 절연 구조체를 형성한다. 동일한 프로세스가 바이폴라 트랜지스터와 여러 이중 접합 DMOS 전력 장치 가능하고, 등각을 이용해 맞춰지고 연쇄되는 도우즈(dose)와 에너지를 다르게 한 모든 이온 임플란트에서 가능하다.
이 "에피-없는" 저온의 저렴한 기술이 비-절연 에피택셜 접합 절연 프로세스에 많은 장점을 가지더라도, 몇 가지 경우 그 LOCOS에 대한 신뢰성이 더 작은 치수와 더 높은 트랜지스터 밀도로 계측하는 능력에 제한을 지울 수도 있다. 모듈 BCD 프로세스 기반의 LOCOS에서 등각 이온 임플란트의 원리는 더 두꺼운 산화물 레이어를 통한 임플란트에 의해 도펀트 원자가 실리콘 표면에 더 가깝게 배치되고 더 얇은 산화물 레이어를 통한 임플란트에 의해, 임플란트된 원자가 표면에서 멀리 실리콘 안에 더 깊이 배치될 것이라는 것이다.
설명한 바와 같이, LOCOS로 컨투어된 임플란트로 전체-절연 BCD 프로세스는, 0.35 미크론 기반 기술을 사용하여 용이하게 실행되지만, 더 작은 치수와 더 타이트한 라인 너비로 계측될 때 문제를 만날 수도 있다. CMOS 트랜지스터 집적 밀도 개선을 위해, 필드 산화물 레이어의 새부리 테이퍼를 더 수직 구조체로 감소시키는 것이 장치가 더 높은 패키지 밀도를 위해 더 가깝게 배치될 수 있으므로 바람직할 수도 있다. 좁은 LOCOS 새부리는 그러나 절연 측벽의 폭을 좁아지게 할 수도 있고 절연 품질을 희생시킬 수도 있다.
이 문제들이 상당한 상황에서, 저온의 저렴하고 무-에피 IC 프로세스를 사용하는, 그러나 보다 컴팩트한 절연 구조체를 가능하게 하는 위에 설명된 좁은 측벽 문제를 해결한, 완전 절연 IC 장치를 위해 새로운 전략을 가지는 것이 바람직하다. 새로운 트렌치 절연 구조체 및 프로세스가 모출원인 미국 특허 출원 제11/890,993에 설명되어 있다. 본 설명은 절연 CMOS 트랜지스터와 바이폴라 트랜지스터와 트렌치 절연에 대한 이러한 새로운 접근과 양립가능한 절연 구조체 제작 방법을 설명한다.
본 발명의 절연 CMOS 트랜지스터는 기판에 반대되는 전도 타입의 플로어 절연 영역과 기판의 표면에서 적어도 플로어 절연 영역으로 하방 연장하는 충전 트렌치로 경계가 되는 기판의 절연 포켓 안에 형성된다. 충전 트렌치는 유전체 물질을 포함하고 유전체 물질로 완전하게 충전돼도 좋거나 유전체 물질로 라이닝(lined) 된 벽을 구비해도 좋고 기판의 표면에서 플로어 절연 영역으로 연장하는 전도 물질을 포함해도 좋다. 기판은 에피택셜 레이어를 포함하지 않아 위에 설명된 여러 문제를 회피하게 된다.
절연 포켓은 P-채널 MOSFET를 포함하는 N-웰과, N-채널 MOSFET를 포함하는 P-웰을 포함한다. N-웰 및 P-웰은 비-단조 도핑 프로파일을 가져도 좋고, 웰의 하부는 웰의 상부보다 더 높은 피크-도핑 농도를 가지고 있다. MOSFET는 약하게 도핑된 드레인 연장을 포함해도 좋다. 웰은 충전된 트렌치에 의해 분리되어도 좋다.
절연 포켓은 플로어 절연 영역에 전기 접촉을 제공하도록 플로어 절연 영역에 기판의 표면에서 하방 연장하는 추가 웰을 포함해도 좋다.
복수의 절연 CMOS 쌍이 위에서 설명된 바와 같은 절연 포켓 안에 형성되는 각각의 CMOS 쌍을 공급받아도 좋다. 하나의 절연 포켓 내의 CMOS 쌍은 제 2 절연 포켓 내의 CMOS 쌍 보다 더 높은 정격 전압을 가져도 좋다. 예를 들어, 절연 포켓 내의 MOSFET의 게이트 산화물 레이어는 다른 포켓 중 하나 안의 제 2 MOSFET의 게이트 산화물 레이어보다 더 두꺼워도 좋다. 하나의 포켓 내의 MOSFET가 다른 포켓의 것 내의 상응하는 웰 보다 더 낮은 포면 도핑 농도를 가지거나 더 깊은 웰 안에 형성되도 좋다.
추가 절연을 제공하기 위하여, 절연 포켓 내의 P-웰 및 N-웰이 유전체 물질을 포함하는 추가 충전 트렌치에 의해 분리되어도 좋다.
본 발명에 따른 절연 바이폴라 트랜지스터는 기판에 반대되는 전도 타입의 플로어 절연 영역과 기판의 표면에서 적어도 플로어 절연 영역으로 하방 연장하는 충전 트렌치로 경계가 되는 기판의 절연 포켓 안에 형성된다. 충전 트렌치는 유전체 물질을 포함하고 유전체 물질로 완전하게 충전돼도 좋거나 유전체 물질로 라이닝된 벽을 구비해도 좋고 기판의 표면에서 플로어 절연 영역으로 연장하는 전도 물질을 포함해도 좋다. 기판은 에피택셜 레이어를 포함하지 않아 위에 설명된 여러 문제를 회피하게 된다.
일부 실시예에서, 바이폴라 트랜지스터의 베이스는 기판과 동일한 전도 타입이고, 플로어 절연 영역은 바이폴라 트랜지스터의 콜렉터 역할을 한다. 다른 실시예에서, 분리 콜렉터 영역은 절연 포켓 안에 형성된다. 이미터 영역과 하나 이상의 베이스 접촉 영역은 기판의 표면에서 절연 포켓 안에 형성되어도 좋고 하나 이상의 STI 트렌치에 의해 분리되어도 좋다. 이미터와 베이스 영역은 다른 장치(예를 들어 MOSFET)의 영역과 동일한 프로세스 단계에서 형성되는 영역이어도 좋거나, 바이폴라 트랜지스터의 성능을 최적화하도록 설계된 전용 영역이 되어도 좋다. 절연 포켓은 플로어 절연 영역에 전기 접촉을 제공하도록 플로어 절연 영역에 기판의 표면에서 하방 연장하는 추가 웰을 포함해도 좋다.
본 발명은 절연 구조체도 포함한다. 일 실시예에서, 절연 구조체는 기판 안에 침강된 플로어 절연 영역; 상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 하방 연장하는 충전 트렌치를 포함하고, 상기 충전 트렌치는 유전체 물질을 포함하고, 상기 플로어 절연 영역 및 상기 충전 트렌치는 함께 상기 기판의 절연 포켓을 둘러싸고, 상기 절연 포켓을 제 1 및 제 2 부분으로 분리하도록 상기 기판의 상기 표면에서 적어도 상기 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하는, 상기 플로어 상기 절연 포켓 내의 파티션 트렌치; 및 상기 기판의 표면에서 상기 플로어 절연 영역으로 하방 연장하고, 상기 절연 포켓의 상기 제 1 부분 내의 도핑된 웰을 포함한다.
다른 실시예에서, 절연 구조체는, 기판 안에 침강된 플로어 절연 영역; 표면에서 플로어 절연 영역으로 하방 연장하는 전도성 물질을 포함하는 충전 트렌치; 상기 전도성 물질은 측면에서 유전체 물질로 둘러싸이고, 상기 플로어 절연 영역 및 상기 충전 트렌치는 함께 상기 기판의 절연 포켓을 둘러싸고, 유전체 물질을 포함하는 상기 절연 포켓 내의 파티션 트렌치를 포함한다.
본 발명은 절연 구조체를 형성하는 방법도 포함한다.
하나의 방법은, 제 1 전도 타입의 반도체 구조체의 표면 위로 제 1 마스크 레이어를 형성하는 단계; 상기 제 1 마스크 레이어 내에 제 1 개구를 형성하도록 상기 제 1 마스크 레이어를 패터닝하는 단계; 상기 기판의 상기 표면 아래 상부 경계를 가지는 플로어 절연 레이어를 형성하도록 상기 제 1 마스크 레이어 내의 상기 제 1 개구를 통해 제 2 전도 타입의 도펀트를 임플란트 하는 단계; 상기 제 1 마스크 레이어 내의 상기 개구 안에 상기 기판의 상기 표면 위로 제 2 마스크 레이어를 형성하는 단계; 상기 제 2 마스크 레이어의 에지는 갭을 형성하도록 상기 제 1 마스크 레이어 내의 상기 제 1 개구의 에지로부터 분리되고, 적어도 상기 플로어 절연 영역으로 하방 연장하는 트렌치를 형성하도록 상기 갭을 통해 상기 기판을 에칭하는 단계; 및 상기 기판의 절연 포켓을 형성하도록 상기 트렌치안으로 유전체 물질을 도입하는 단계를 포함한다.
두번째 방법은, 상기 기판 내에 상기 기판의 표면에서 하방으로 연장하는 트렌치를 형성하는 단계; 유전체 물질을 상기 트렌치 안으로 도입하는 단계; 트렌치 안으로 유전체 물질을 도입한 후, 상기 기판의 상기 표면 상에 상기 충전 트렌치의 상부에 에지를 가지는 개구를 구비하는 마스크 레이어를 형성하는 단계; 상기 기판의 표면 아래 상부 경계를 가지는 플로어 절연 레이어를 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 제 2 전도 타입의 도펀트를 임플란트 하는 단계; 를 포함하고, 상기 플로어 절연 영역은 상기 트렌치로부터 연장하고, 상기 기판의 절연 포켓을 둘러싸는 것을 특징으로 한다.
세번째 방법은, 상기 기판 내에 상기 기판의 표면에서 하방으로 연장하는 제 1 트렌치를 형성하는 단계; 상기 기판 내에, 상기 기판의 표면에서 하방으로 연장하는 제 2 트렌치를 상기 제 1 트렌치 보다 더 넓게 형성하는 단계; 유전체 물질을 피착하는 단계; 상기 유전체 물질은 상기 유전체 물질이 상기 제 1 트렌치는 충전하지만, 상기 제 2 트렌치는 충전하지 않도록 충분한 두께로 피착되고, 상기 유전체 물질은 상기 제 2 트렌치의 상기 측벽과 플로어 상에 유전체 레이어를 형성하고, 상기 제 2 트렌치의 상기 측벽 상에는 측벽 유전체 레이어를 남겨놓고 상기 제 2 트렌치의 상기 플로어로부터 상기 유전체 물질을 제거하는 단계; 상기 기판의 상기 표면 아래 상부 경계를 가지는 플로어 절연 영역을 형성하도록 상기 기판 안으로 제 2 전도 타입의 도펀트를 임플란트하는 단계; 상기 제 2 트렌치의 플로어는 상기 플로어 절연 영역 안에 위치하고, 상기 제 2 트렌치와 상기 플로어 절연 영역은 상기 기판의 절연 포켓을 둘러싸고, 제 2 트렌치 안으로 전도성 물질을 도입하는 단계를 포함하고, 상기 전도성 물질은 상기 트렌치의 입구로부터 하방으로 연장하고 상기 플로어 절연 영역과 전기적으로 접촉하는 것을 특징으로 한다.
본 발명의 원리는 유사한 구성요소는 동일한 참조 번호를 가진 다음 도면과 함께 읽을 때 다음 상세한 설명으로부터 명확해 질 것이다.
도 1 은 본 발명의 일 실시예에 따라 제작되는 CMOS 장치의 단면도,
도 2 는 본 발명의 제 2 실시예에 따라 제작되는 CMOS 장치의 단면도,
도 3 는 본 발명의 제 3 실시예에 따라 제작되는 CMOS 장치의 단면도,
도 4 는 트렌치가 플로어 절연 영역과 접촉하는 전도성 물질을 포함하는 절연 바이폴라 트랜지스터의 단면도,
도 5 는 트렌치가 유전체 물질로 충전된 절연 바이폴라 트랜지스터의 단면도,
도 6a-6d는 플로어 절연 영역이 트렌치 형성 전에 임플란트되는 비-자체-정렬 절연 구조체를 형성하는 프로세스 흐름을 도시한 흐름도,
도 7a-7e는 플로어 절연 영역이 임플란트 되기 전에 트렌치가 형성되는 자체-정렬 절연 구조체를 형성하는 프로세스 흐름을 도시한 도면,
도 8a-8e는 플로어 절연 영역이 임플란트 되기 전에 트렌치가 형성되는 절연 구조체를 형성하는 프로세스 흐름을 도시한 도면,
도 9a-9d는 절연 포켓 안에 그리고 절연 포켓 사이에 깊게 임플란트되는 P-타입 영역을 형성하는 프로세스 흐름을 도시한 도면,
도 10a-10g는 하나 이상의 STI 트렌치를 따라 전도 충전 트렌치를 구비한 절연 구조체를 형성하는 프로세스 흐름을 도시한 도면,
도 11a-11c는 임플란트된 웰을 사용하여 플로어 절연 영역과 전기적으로 접촉하는 다른 방법을 도시한 도면,
도 12는 본 발명에 따른 절연 구조체를 형성하는 여러 제작 프로세스를 도시한 흐름도, 및
도 13은 본 발명에 따른 여러 완전 절연 바이폴라, CMOS, 및 DMOS 장치를 제작하는 모듈 프로세스의 흐름도이다.
먼저, 본 발명에 따라 제작될 수 있는 여러 절연 CMOS 및 바이폴라 트랜지스터가 설명된다. 절연 구조체 제작을 위한 다른 프로세스 흐름의 설명이 뒤따를 것이다.
도 1 은 일반 P-타입 기판(101) 안에 제작되는 절연 CMOS 장치의 단면도이다. PMOS(100A), PMOS(100B), NMOS(100C)가 포켓(140A) 안에 형성되고, 이는 깊게 임플란트된 DN 플로어 절연 영역(102A) 및 충전 트렌치(103A,103B)에 의해 기판(101)으로부터 절연된다. 트렌치(103A,103B)의 측벽은 유전체 물질의 레이어(131)로 커버되고 트렌치의 내부 부분은 전도성 물질(132)로 충전된다. 전도 물질은 표면에서 DN 영역(102A)까지 접촉을 제공하고 유전체 물질(131)은 전도성 물질(132)을 기판(101)으로부터 그리고 절연 포켓(140A)으로부터 절연한다. 트렌치(103A,103B)는 바람직하게 완전 측면 절연을 제공하도록 포켓(140A)을 둘러싸는 단일 트렌치의 부분이다.
포켓(140A) 안에, 제 1 N-타입 웰(104)이 PMOS(100A,100B)를 포함하는 바디 영역을 형성하는 데 사용된다. 바람직한 실시예에서, N-타입 웰(104)의 도핑 프로파일은, 적어도 탑 부분(104A)과 딥 부분(104B)을 포함하는 비 단조이고, 바람직하게 에너지와 도우즈를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. 딥 부분(104B)의 피크 도핑 농도는 탑 부분(104A)의 피크 도핑 농도 보다 커도 좋다. N-웰(104)의 바닥이 DN 플로어 절연 영역(102A) 위로 오버랩하므로, N-웰(104)과 DN 플로어 절연 영역(102A) 사이에 개재하는 P-타입 레이어가 없다.
포켓(140A) 안에서, 제 1 P-타입 웰(105)이 NMOS(100C)의 바디를 형성하는 데 사용된다. 바람직한 실시예에서, P-타입 웰(105)의 도핑 프로파일은, 적어도 탑 부분(105A)과 딥 부분(105B)을 포함하는 비 단조이고, 바람직하게 에너지와 도우즈를 상이하게 하는 붕소 체인 임플란트를 사용하여 형성된다. 딥 부분(105B)의 피크 도핑 농도는 탑 부분(105A)의 피크 도핑 농도 보다 커도 좋다. P-타입 웰(105)이 DN 플로어 절연 영역(102A) 위로 오버랩하지 않으면, 결과적으로 P-타입 영역(133A)을 도입하게 될 것이다. 영역(133A)은 기판과 실질적으로 동일한 도핑 농도를 가지고 P-타입 웰(105)의 전위로 전기적으로 쇼트된다. 영역(133A)은 딥 P-웰 부분(105B) 보다 일반적으로 더 약하게 도핑되므로, P-웰(105)과 DN 플로어 절연 영역(102A) 사이에 항복 전압을 증가시키는 역할을 한다. N-웰(104)과 P-웰(105)가 접촉할 수도 있지만, 바람직한 실시예에서, 이들은 트렌치(134A)에 의해 분리되고, 그에 의해 원하지 않는 기생 사이리스터 전도를 래치업하는 NMOS(100C)와 PMOS(100B)의 감수율을 감소시킨다. 트렌치(134A)는 도시된 바와 같이 유전체 물질로 완전히 충전되거나 트렌치(103A,103B)와 유사한 방식으로 유전체 물질과 전도성 물질로 충전되어도 좋다.
N-웰(104) 안에, PMOS(100A)는 P+ 소스(111A), P+드레인(111B), 측벽 스페이서(118A), 및 아래 놓이는 PLDD1(112), 제 1 게이트 산화물 레이어(115A) 상부에 위치하는 게이트(109A)를 포함하고, 여기서 제 1 게이트 산화물 레이어(115)는 두께 XOX1를 가진다. PMOS(100B)는 동일한 N-웰(104) 안에 배치되고 재충전된 트렌치(135A)에 의해 PMOS(100A)로부터 분리되고, 이는 바람직하게 트렌치(103A,103B,134A) 보다 얕지만, 이들 더 깊은 트렌치가 동일한 웰 내의 장치의 측면 절연을 위해 또한 사용될 수 있다.
P-웰(105) 안에서, NMOS(100C)는 N+소스(110B), N+드레인(110A), 측벽 스페이서(118B), 밑에 있는 NLLD1(113), P+접촉 영역(111C), 및 제 1 게이트 산화물 레이어(115B) 위에 배치되고 바람직하게 N-타입 도핑되고 또한 두께 XOX1를 가지는 게이트(109B)를 포함한다. 제 1 게이트 산화물 레이어(115A, 115B)의 두께 XOX1는 CMOS 장치(100A, 100B, 100C)를 위한 최상의 전체 성능과 전압 용량을 위해 최적화된다. 간략한 표현을 위해 하나의 NMOS(100C)만 P-웰(105) 내에 도시되지만, 실제로는 여러 NMOS 장치가 동일한 P-웰을 공유할 수 있고 바람직하게 재충전된 트렌치에 의해 서로로부터 측면 절연된다.
제 2 절연 포켓(140B)은 DN 플로어 절연 영역(102B)과 재충전된 트렌치(103C,103D)에 의해 기판(111)으로부터 절연된다. 바람직하게 트렌치(103C,103D)는 측면으로 절연 포켓(102B)을 둘러싸는 단일 트렌치의 일부이다. 포켓(140B) 안에서, 제 2 N-타입 웰(106)은 바람직하게 상이한 항복 전압을 가지거나 PMOS(100A,100B)와 다른 전기 전도 특성을 가지는 PMOS(100D)의 바디 영역을 위해 사용된다. 바람직한 실시예에서, N-타입 웰(106)의 도핑 프로파일은 비단조이고, 제 1 N-타입 웰(104)의 도핑 프로파일과는 상이하다. N-웰(106)은 적어도 탑 부분(106A)과 딥 부분(106B)을 포함하며, 이들은 바람직하게 상이한 에너지와 도우즈의 인 체인 임플란트를 사용하여 형성된다. 딥 부분(106B)의 피크 도핑 농도는 탑 부분(106A)의 피크 도핑 농도 보다 커도 좋다. N-웰(106)의 바닥이 DN 플로어 절연 영역(102B) 위로 오버랩하므로, N-웰(106)과 DN 플로어 절연 영역(102B) 사이에 개재하는 P-타입 레이어가 없다.
포켓(140B) 안에, 제 2 P-타입 웰(107)이 NMOS(100E,100F)의 바디 영역으로 사용되고 이들은 NMOS(100C)와 상이한 특성을 가진다. 바람직한 실시예에서, P-타입 웰(107)의 도핑 프로파일은 비-단조이고, 적어도 탑 부분(107A)과 딥 부분(107B)을 포함하고, 바람직하게 에너지와 도우즈를 상이하게 하는 붕소 체인 임플란트를 사용하여 형성된다. 딥 부분(107B)의 피크 도핑 농도는 탑 부분(107A)의 피크 도핑 농도 보다 커도 좋다. P-타입 웰(107)이 DN 플로어 절연 영역(102B) 위로 오버랩하지 않으면, 결과적으로 P-타입 레이어(133B)를 도입하게 될 것이다.
P-타입 웰(107) 안에서, NMOS(100F)는 N+소스(100F), N+드레인(100G), 바디 영역 P-웰(107)에 접촉을 제공하는 P+접촉 영역(111F), 측벽 스페이서(118D), 약하게 도핑된 드레인 연장(NLDD2)(119), 소스 연장(NLDS2)(120), 및 제 2 게이트 산화물 레이어(116B) 위에 배치되는 게이트(117B)를 포함한다.
NMOS(100E)는 동일한 P-웰(107) 안에 배치되고 재충전된 트렌치(135B)에 의해 NMOS(100F)로부터 분리되고, 이는 바람직하게 트렌치(134C,103D,134B) 보다 얕지만, 이들 더 깊은 트렌치가 동일한 웰 내의 장치의 측면 절연을 위해 또한 사용될 수 있다. N-타입 웰(106)과 P-타입 웰(107)이 접촉하지만, 바람직한 실시예에서, 트렌치(134B)가 그들을 분리하고 그에 의해 래치업 감응성을 감소시킨다.
N-웰(106) 안에서, PMOS(100D)는 P+소스(111D), P+드레인(111E), 측벽 스페이서(118C), 약하게 도핑된 드레인 연장(PLDD2)(115), 및 소스 연장(PLDS2), 제 2 게이트 산화물 레이어(116A) 상에 배치되는 게이트(109C)를 포함하고, 제 2 게이트 산화물 레이어(116A)는 제 1 게이트 산화물 레이어(115A)와 상이한 두께 XOX2를 가진다.
바람직한 실시예에서, 포켓(140B) 내의 CMOS 장치는 포켓 (140A) 내의 CMOS 장치보다 고압장치이고, 제 2 게이트 산화물 레이어(116A,116B)}는 제 1 게이트 산화물 레이어(115A,115B) 보다 두껍고, 즉, Xox2 > Xox1 이고, 제 2 P-웰(107)과 제 2 N-웰(106)은 제 1 P-웰(105) 및 제 1 N-웰(104)보다 더 낮은 표면 농도와 더 큰 깊이를 가진다. 게이트(109A,109B)는 게이트(117A,117B)와 동일하거나 상이하고 이들은 NMOS PMOS 트랜지스터 모두에 대하여 동일한 도핑을 가질 수 있거나, 바람직하게 PMOS(100A,100D)의 게이트(109A,117A)는 P-타입 폴리실리콘을 포함하지만, NMOS(100C,100F)의 게이트(109B,117B) 는 N-타입 폴리실리콘을 이용한다. 게이트(109A,109B,117A,117B) 일부 또는 전부 또한 규화물을 포함해도 좋다. 포켓(140A)의 저전압 CMOS에서, 측벽 스페이서(118A,118B)는 트렌치(135A,134A)에 인접하는 N+드레인 영역(110A)과 P+드레인 영역(111B), 및 LDD 드리프트 영역(112,113) 각각의 길이를 정한다. 포켓(140B)의 고전압 CMOS에서는, 대조적으로, LDD 드리프트 영역(115,119)의 연장이, 측벽 스페이서(118C,118D)의 너비에 의해서가 아니라, 마스크 정렬에 의해 결정된다. N+드레인 영역(110G), P+드레인 영역(111E)은 또한, LDD영역과 동일하거나 상이한, 약하게 도핑된 영역에 의해 트렌치(135B,134B)로부터 분리되어도 좋다.
측벽 스페이서 프로세스의 산물로, 측벽 스페이서(118C,118D)의 너비는 소스 연장(114,120)의 길이를 결정한다. 이들 소스 연장은 LDD1 또는 LDD2 영역과 동시에 형성되거나 독립적으로 최적화되어도 좋다.
임의 개수의 CMOS 장치들이, 공유 플로어 절연 영역 상부에서, 또는 다른 플로어 절연 영역의 전위와 상이한 전위에 전기적으로 바이어스되는 전용 플로어 절연 영역을 가지는 절연 영역 내에서 그들 사이 및 그들 중에 트렌치(103A-103D)에 유사한 트렌치를 도입하는 것에 의해 집적될 수 있다. 추가 웰 임플란트와 게이트 산화물을 포함하는 것에 의해, 임의 숫자의 완전 절연 CMOS 장치는 상이한 전압과 장치 밀도에서 동작을 위해 최적화되고 집적될 수 있다.
선택적인 딥 P-타입(DP) 영역(108)은 포켓 사이의 누출 및/또는 펀치스루(punch-through) 고장에 대한 감응성을 감소시키도록 인접 절연 포켓(104A,104B) 사이에 개재되어도 좋다.
도 2 는 절연 CMOS 장치의 다른 실시예를 도시하고, 이는 도 1에 도시된 전도성 재충전 물질을 가진 트렌치 대신 절연-충전 트렌치를 이용한다. 도 2 에서, PMOS(200A) 및 NMOS(200B)는 DN 플로어 절연(202A) 및 트렌치(203A,203D)에 의해 P-타입 기판(201)으로부터 절연되는 절연 포켓(240A)에 형성된다. 바람직하게 트렌치(203A,203D)는 측면으로 절연 포켓(240A)을 둘러싸는 단일 트렌치의 일부이다. 이 절연 포켓(240A) 안에서, N-타입 웰(204B)은 PMOS(200A)의 바디 영역을 형성하는 데 사용된다. N-타입 웰(204A)은 오버랩하고 DN 플로어 절연 영역(202A)을 접촉하는 데 사용된다. 바람직한 일 실시예에서, N-타입 웰(204A)의 도핑 프로파일은 적어도 탑 부분 NW1과 딥 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도우즈를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. 딥 부분(NW1B)의 피크 도핑 농도는 탑 부분(NW1)의 피크 도핑 농도 보다 커도 좋다. N-타입 웰(204B)의 바닥이 DN 영역(202A) 위에 오버랩하므로, 개재하는 P-타입 레이어가 없다.
절연 포켓(240A) 안에서, 제 1 P-타입 웰(205A)이 NMOS(200B)의 바디를 형성하는 데 사용된다. 바람직한 실시예에서, P-타입 웰(205A)의 도핑 프로파일은 적어도 탑 부분 PW1과 딥 부분 PW1B를 포함하는 비 단조이고, 에너지와 도우즈를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. 딥 부분(PW1B)의 피크 도핑 농도는 탑 부분(PW1)의 피크 도핑 농도 보다 커도 좋다. P-타입 웰(205)이 DN 레이어(202A) 위로 오버랩하지 않으면, 결과적으로 P-타입 레이어(미도시)를 도입하게 될 것이다. 레이어 또한 P-타입이므로 P-타입 웰(205A)에 전기적으로 쇼트된다. N-타입 웰(204B) 및 P-타입 웰(205A)은 서로 접촉해도 좋다. 그러나, 바람직한 실시예에서, 트렌치(203C)가 그들을 분리하여 원하지 않는 기생 사이리스터 전도의 일종인 래치업에 대한 감응성을 감소시킨다. 도시된 바와 같이, N-타입 웰(204A)을 둘러싸는 트렌치(203A,203B)는 N-타입 웰(204A,204B) 사이에 측면 전도를 억제하고 추가로 래치업을 억제한다.
N-타입 웰(204B) 안에서, PMOS(200A)는 P+소스(211A) 및 P+드레인(211B), 측면 스페이서(219A) 및 아래 놓인 LLD(212), 선택적인 규화물(221)을 구비한 폴리실리콘 게이트(220A)를 포함하고, 여기서 게이트(220A)는 제 1 게이트 산화물 레이어(218) 위에 배치되고, 제 1 게이트 산화물 레이어는 두께Xox1를 가진다. P-타입 웰(205A) 안에서, NMOS(200B)는 N+소스(210B) 및 N+드레인(210C), 측면 스페이서(219A) 및 아래 놓인 LLD(213), 선택적인 규화물(221)을 구비한 폴리실리콘 게이트(220B)를 포함하고, 규소화합물 게이트(220B) 또한 제 1 게이트 산화물 레이어(218) 위에 배치되고, 제 1 게이트 산화물 레이어(218)은 두께Xox1를 가지고, PMOS 200A 및 NMOS 200B 를 위한 최고의 전체 성능과 전압 용량을 위해 최적화된다. 폴리실리콘 게이트(220A,220B)는 모두 N-타입으로 도핑되거나, 대안으로 폴리실리콘 게이트(220A)는 P-타입으로 도핑되고, NMOS 폴리실리콘 게이트(220B)는 N-타입으로 도핑되어도 좋다.
DN 플로어 절연 영역(202A)은 N-타입 웰(204A), N+접촉 영역(210A)을 사용하여 접촉되는데, 둘 다 절연 충전 트렌치(204A,203B)에 의해 둘러싸인다.
제 2 CMOS 쌍은 제 2 절연 포켓(240B)에 형성되고 DN 플로어 절연 영역(202B) 및 트렌치(203E,203H)에 의해 기판(201)으로부터 절연된다. 바람직하게 트렌치(203E,203H)는 측면으로 절연 포켓(240B)을 둘러싸는 단일 트렌치의 일부이다. 포켓(240B)에서, 제 2 N-타입 웰(206B)은 PMOS(200D)의 바디 영역을 형성하고, 이는 바람직하게 PMOS(200A)와는 상이한 항복 전압 또는 전기 전도 특성을 갖는다. 제 2 N-타입 웰(206A) 또한 DN 플로어 절연 영역(202B)에 접촉하는데 사용된다. 도시된 바와 같이, 트렌치(203E,203F)는 N-타입 웰(206A)을 둘러싼다. 바람직한 실시예에서, N-타입 웰(206B)의 도핑 프로파일은 비단조이고, 제 1 N-타입 웰(204B)의 도핑 프로파일과는 상이하고, 적어도 탑 부분 NW2과 딥 부분 NW2B을 포함하며, 상이한 에너지와 도우즈의 인 체인 임플란트를 사용하여 형성된다. 딥 부분(NW2B)의 피크 도핑 농도는 탑 부분(NW2)의 피크 도핑 농도 보다 커도 좋다. N-타입 웰(206B)의 바닥이 DN 영역(202B) 위에 오버랩하므로, 장치 안에 개재하는 P-타입 레이어가 없다.
포켓(240B) 안에서, 제 2 P-타입 웰(207A)는 NMOS(200B)와는 상이한 전기적 특성을 가지는 NMOS(200C)를 형성하는 데 사용된다. 바람직한 실시예에서, 제 2 P-타입 웰(207A)의 도핑 프로파일은 비단조이고, 적어도 탑 부분(PW2)과 딥 부분(PW2B)을 포함하고, 바람직하게 에너지와 도우즈를 상이하게 하는 붕소 체인 임플란트를 사용하여 형성된다. 딥 부분(PW2B)의 피크 도핑 농도는 탑 부분(PW2)의 피크 도핑 농도 보다 커도 좋다. P-타입 웰(207A)이 DN 플로어 절연 영역(202B) 위로 오버랩하지 않으면, 결과적으로 P-타입 레이어(미도시)를 도입하게 될 것이다. 이 레이어 또한 P-타입이므로 P-타입 웰(207A)의 전위에 전기적으로 쇼트된다.
N-타입 웰(206B)과 P-타입 웰(207A)이 접촉하지만, 바람직한 실시예에서, 트렌치(203G)가 그들을 분리하고 그에 의해 래치업 감응성을 감소시킨다.
N-타입 웰(206B) 안에서, PMOS(200D)는 P+소스(211F), 및 P+드레인(211G), 측벽 스페이서(219B), LDD(217), LDS(216), 선택적 규화물(221)을 구비한 폴리실리콘 게이트(220C)를 포함하고, 여기서 규소화합물 게이트는 제 2 게이트 산화물 레이어(222) 상부에 배치되고, 제 2 게이트 산화물 레이어(222)는 제 1 게이트 산화물 레이어(218)의 두께 Xox1과 상이한 두께 Xox2를 가진다. P-타입 웰(207A) 안에서, NMOS(200C)는 N+소스(210F) 및 N+드레인(210G), 측면 스페이서(219B) 및 LLD(215), LDS(214), 선택적인 규화물(221)을 구비한 폴리실리콘 게이트(220D)를 포함하고, 규소화합물 게이트(220D) 또한 제 2 게이트 산화물 레이어(222) 위에 배치되고, 제 2 게이트 산화물 레이어(222)는 두께XOX2를 가지고, PMOS 200D 및 NMOS 200C 를 위한 최고의 전체 성능과 전압 용량을 위해 최적화된다.
바람직한 실시예에서, NMOS(200C) 및 PMOS(200D)는 NMOS 200B 및 PMOS 200A 보다 더 고 전압 장치이고, 제 2 게이트 산화물 레이어(222)는 제 1 게이트 산화물 레이어(218)보다 더 두껍고, 제 2 P-타입 웰(207A) 및 제 2 N-타입 웰(206B)은 제 1 P-타입 웰(205A) 및 제 1 N-타입 웰(204B) 각각 보다 더 낮은 표면 농도를 가지고 깊이가 더 깊다. 게이트(220A, 220B, 220C, 220D) 형성을 위해 사용되는 폴리실리콘 물질은 NMOS 트랜지스터(200B,200C) 및 PMOS 트랜지스터(200A,200D) 모두를 위한 N-타입 도핑을 가진 동일한 레이어를 포함해도 좋거나, PMOS 트랜지스터(200A,200D) 중 하나 또는 둘 모두 안의 게이트 산화물 레이어는 P-타입 도핑된 폴리실리콘을 포함해도 좋다. 하나 이상의 트랜지스터(200A- 200D)의 게이트를 형성하는 데 상이한 폴리실리콘 레이어를 사용하는 것 또한 가능하다.
바람직한 실시예에서, NMOS(200C) 및 PMOS(200D)의 약하게 도핑된 드레인(215,217) 각각은 포토리소그래피에 의해 결정된다.
측벽 스페이서 프로세서의 산출물로, 측벽 스페이서(219A)의 너비가 PMOS(200A) 및 NMOS(200B) 각각의 약하게 도핑된 소스 연장(212,213)의 길이를 결정하고, 측벽 스페이서(219B)는 NMOS(200C) 및 PMOS(200D) 각각의 약하게 도핑된 소스 연장(214,216)의 길이를 결정한다. 측벽 스페이서(219A,219B)는 동시에 형성되거나 독립적으로 형성되어도 좋다. 대안으로, 측벽 스페이서(219B)는 장치의 드레인 장애에 역으로 영향을 미치지 않고 제거될 수도 있다.
임의 개수의 CMOS 장치들이, 공유 플로어 절연 영역 상부에서, 또는 다른 플로어 절연 영역의 전위와 상이한 전위에 전기적으로 바이어스되는 전용 플로어 절연 영역을 가지는 절연 영역 내에서 그들 사이 및 그들 중에 트렌치(203A,203D,203E,203H)에 유사한 트렌치를 도입하는 것에 의해 집적될 수 있다. 추가 웰 임플란트와 게이트 산화물을 포함하는 것에 의해, 임의 개수의 완전 절연 CMOS 장치는 상이한 전압과 장치 밀도에서 동작을 위해 최적화되고 집적될 수 있다.
선택적인 딥 P-타입(DP) 영역(208)은 포켓 사이의 누출 및/또는 펀치스루(punch-through) 고장에 대한 감응성을 감소시키도록 인접 절연 포켓(204A,204B) 사이에 개재되어도 좋다.
도 3 은 강하게 도핑된 드레인 영역이 트렌치에 인접하지 않는 절연 CMOS 장치의 다른 실시예를 도시한다. 본 실시예는 위에 설명된 실시예보다 더 많은 표면 영역을 사용하지만, 장치의 누출을 방지한다는 이점이 있을 수도 있다. 절연 포켓(340)은 DN 플로어 절연 영역(302) 및 트렌치(303A,303C)에 의해 P-타입 기판(301)으로부터 절연된다. 트렌치(303A,303C)는 바람직하게 측면으로 절연 포켓(340)을 둘러싸는 단일 트렌치의 일부이다. 포켓(340) 안에서, N-타입 웰(304)은 PMOS(300A)의 바디 영역을 형성하고 또한 DN 플로어 절연 영역(302)에 접촉을 제공한다. 바람직한 실시예에서, N-타입 웰(304)의 도핑 프로파일은 적어도 탑 부분 NW1과 딥 부분 NW1B을 포함하는 비 단조이고, 바람직하게 에너지와 도우즈를 상이하게 하는 인 체인 임플란트를 사용하여 형성된다. 딥 부분(NW1B)의 피크 도핑 농도는 탑 부분(NW1)의 피크 도핑 농도 보다 커도 좋다. N-타입 웰(304)의 바닥이 DN 플로어 절연 영역(302) 위에 오버랩하므로, 개재하는 P-타입 레이어가 없다.
또한, 포켓(340) 안에서, P-타입 웰(305)은 NMOS(300B)의 바디 영역을 형성한다. 바람직한 실시예에서, P-타입 웰(305)의 도핑 프로파일은 적어도 탑 부분 PW1과 딥 부분 PW1B를 포함하는 비 단조이고, 에너지와 도우즈를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. 딥 부분(PW1B)의 피크 도핑 농도는 탑 부분(PW1)의 피크 도핑 농도 보다 커도 좋다. P-타입 웰(305)이 DN 플로어 절연 영역(302) 위로 오버랩하지 않으면, 결과적으로 P-타입 레이어(미도시)를 도입하게 될 것이다. 이 레이어 또한 P-타입이므로 P-타입 웰(305)의 전위에 전기적으로 쇼트된다. N-타입 웰(304)과 P-타입 웰(305)이 접촉하지만, 바람직한 실시예에서, 트렌치(303B)가 그들을 분리하고 그에 의해 래치업 감응성을 감소시킨다.
N-타입 웰(304) 안에서, PMOS(300A)는 P+소스(306A), P+드레인(306B), 측벽 스페이서(307A), 및 LDS(308), 선택적 규화물(310A)을 구비한 게이트(309A)를 포함하고, 게이트(309A)는 게이트 산화물 레이어(311A) 상부에 배치된다. P+드레인(306B)은 P+드레인(306B)과 게이트(309) 사이에 삽입되는 길이 Lp1의 LDD와 P+드레인(306B)과 트렌치(303B) 사이에 삽입되는 길이 Lp2의 LDD(313)을 포함하는 P-LDD 연장에 의해 둘러싸인다. 그러한 설계에서, P+드레인(306B)은 트렌치(303B)에 인접하지 않는다. N+접촉 영역(314C)은 N-타입 웰(304)에 접촉을 제공한다.
P-타입 웰(305) 안에서, NMOS(300B)는 N+소스(314A), N+드레인(314B), 측벽 스페이서(307B), LDS(315), 및 옵션으로 규화물(310B)을 구비한 게이트(309B)를 포함하고, 게이트(309B)는 게이트 산화물 레이어(311B) 상부에 위치한다. N+드레인(314B)은 N+드레인(314B)와 게이트(309B) 사이에 삽입되는 길이 LN1의 LDD(316)와 N+드레인(314B)와 트렌치(303C) 사이에 삽입되는 길이 LN2의 LDD(317)을 포함하는 N-LDD 연장에 의해 둘러싸인다. 그러한 설계에서, N+드레인(314B)은 트렌치(303C)에 인접하지 않는다. P+접촉 영역(306C)은 P-타입 웰(305)에 접촉을 제공한다. NMOS 300B 및 PMOS 300A로의 접촉은 사이 레벨 유전체 레이어(318) 안으로 에칭된 홀 안으로 연장하는 패터닝된 금속 레이어(319)에 의해 달성된다.
도 4 는 일반 P-타입 기판(201) 안에 제작되는 절연 바이폴라 장치의 단면도이다. 간략하게 표현하기 위하여, 사이 레벨 유전체 레이어 및 금속 레이어는 도 4에 도시되지 않는다.
NPN트랜지스터(200A)는 딥 N-타입(DN) 플로어 절연 영역(202A) 및 충전 트렌치(203A)에 의해 기판(201)으로부터 절연된다. 트렌치(203A)의 측벽은 유전체 물질의 레이어(231)로 커버되고 트렌치의 내부 부분은 전도성 물질(232)로 충전된다. 전도성 물질은 표면에서 플로어 절연 영역(202A)으로 접촉을 제공하고, NPN(200A)의 콜렉터로서도 역할을 하고, 유전체 물질(231)은 기판(201)으로부터 전도 물질(232)을 절연한다. 트렌치(203A)는 완전 측면 절연을 제공하도록 바람직하게 측면으로 NPN(200A)을 둘러싼다.
N+이미터(206)는 종래의 임플란트와 확산에 의해 형성되거나 "폴리 이미터"를 형성하도록 폴리실리콘 소스로부터 확산되어도 좋다. P-타입 베이스 영역(207)은 N+이미터(206) 아래 배치되고 바람직하게 NPN(200A) 전용이고 그 성능을 위해 최적화된 도핑 프로파일을 가진다. 다른 실시예에서, 그러나, 베이스 영역(207)은 NMOS 트랜지스터의 P-바디 영역과 같은 다른 집적 장치에 사용되는 동일한 P-웰 영역을 포함해도 좋다.P+ 베이스 접촉 영역(204)은 기판(201)의 표면으로부터 베이스 영역(207)에 접촉을 제공한다.
베이스 영역(207) 아래 및 DN 절연 영역(콜렉터)(202A) 위에 배치되는 개재 영역(208)은 실질적으로 동일한 도핑 농도를 가지는 기판(201)의 절연 포켓이어도 좋다. 다른 실시예에서, 베이스 영역(207)은 개재 영역(208) 없이 플로어 절연 영역(콜렉터)(202A)에 접촉하도록 더 하방으로 연장해도 좋다. 또 다른 실시예에서, 추가 임플란트가 이 영역 내의 DN 플로어 절연 영역(콜렉터)(202A)의 하방 연장을 제공하도록 실행되어도 좋다. 이 바람직한 실시예에서, N-타입 영역(208) 및 DN 플로어 절연 영역(202A)은 함께 상단 부분(N-타입 영역(208))은 딥 부분인 플로어 절연 영역(202A)보다 더 낮은 도핑 농도를 가지는 비-단조 도핑 프로파일을 포함한다. 상단 부분 내의 더 낮은 도핑은 베이스(207)에서의 공핍 확산을 감소시켜 NPN(200A)의 얼리 전압을 증가시키고, 딥 부분의 높은 도핑은 콜렉터 저항을 감소시키고 NPN(200A)의 포화 특성을 개선한다.
얕은 트렌치(205)는 바람직하게 P+베이스 접촉(204)으로부터 N+이미터(206)를 절연하는데 사용된다. 트렌치(205)는 바람직하게 폭이 0.2 - 0.5㎛, 깊이가 0.2 - 0.6 ㎛이고, 유전체 물질로 완전하게 충전된다. 트렌치(203A)는 바람직하게 트렌치(205)보다 너비가 더 크고 깊이가 더 깊은데, 예를 들어, 너비 0.5 - 1.5㎛ 및 깊이 1.5 - 3 ㎛ 범위이다.
PNP 트랜지스터(200B)는 DN 플로어 절연 영역(202B) 및 충전 트렌치(203B)에 의해 기판(201)으로부터 절연된다. 트렌치(203B)의 측벽은 유전체 물질의 레이어(241)로 커버되고 트렌치의 내부 부분은 전도성 물질(242)로 충전된다. 전도성 물질(242)은 표면에서 플로어 절연 영역(202B)으로 접촉을 제공한다. 트렌치(203B)와 DN 플로어 절연 영역(202B)은 PNP(200B)를 둘러싸고 기판(201)으로부터 PNP(200B)을 전기적으로 절연한다.
P+이미터(211)는 종래의 임플란트와 확산에 의해 형성되거나 "폴리 이미터"를 형성하도록 폴리실리콘 소스로부터 확산되어도 좋다. N-타입 베이스 영역(215)은 P+이미터(211) 밑에 배치되고, 바람직하게 PNP(200B)의 성능을 위해 최적화되고 전용인 도핑 프로파일을 갖는다. 그러나 다른 실시예에서, 베이스 영역(215)은 PMOS 트랜지스터의 N-바디 영역과 같은 다른 집적 장치를 위해 사용되는 동일한 N-웰 영역을 포함한다. N+베이스 접촉 영역(213)은 기판(201)의 표면으로부터 베이스 영역(215)으로 접촉을 제공한다.
P-타입 콜렉터 영역(216)은 베이스 영역(215) 아래 배치되고 일 실시예에서 고에너지 임플란트에 의해 형성되는 강하게-도핑된 영역(예를 들어 500 - 2000 ohms/square 범위의 시트 저항을 가짐)을 포함한다. P-타입 콜렉터 영역(216)은 예를 들어 래치업 감응성을 감소시키도록 P-타입 기판(201)의 도핑을 국지적으로 증가하기 위하여 IC 내의 어딘가에서 유리하게 사용되어도 좋다. P+콜렉터 접촉 영역(214)은 기판(201)의 표면으로부터 P-타입 콜렉터 영역(216)으로 접촉을 제공한다.
다른 실시예에서 P-타입 콜렉터 영역(216)은 상단 부분이 딥 부분보다 더 낮은 도핑 농도를 가지는 비-단조 도핑 프로파일을 가진다. 상단 부분에서의 더 낮은 도핑은 베이스(215)에서 공핍 확산을 감소시켜 PNP(200B)의 얼리 전압을 증가시키고 딥 부분의 더 높은 도핑은 콜렉터 저항을 감소시키고 PNP(200B)의 포화 특성을 개선한다. 바람직한 실시예에서, 콜렉터(216)의 도핑 프로필은 에너지와 도우즈를 상이하게 하는 붕소 체인 임플란트를 사용하여 형성된다.
얕은 트렌치(212)는 바람직하게 P+이미터(211), N+베이스 접촉 영역(213), P+콜렉터 접속 영역(214)을 서로 절연하는 데 사용된다. 트렌치(203B)는 바람직하게 DN 플로어 절연 영역(202B)에 전기적 접속을 제공하는 전도성 물질(242)을 포함하지만, 이들 트렌치는 바람직하게 유전체 물질로 충전된다. 강하게 도핑된 베이스, 콜렉터, 이미터 영역을 유전체 충전 트렌치와 분리하면 스위칭 성능 향상시키고 용량 감소시키고 장치 크기를 감소시킨다.
추가 충전 트렌치(209)는 NPN(200A)와 PNP(200B) 사이에 장치 사이의 펀치스루와 다른 기생하는 상호작용을 회피하고 일반 기판(201) 안에 함께 더 가깝게 배치될 수 있도록 삽입된다. 충전 트렌치(209)는 이 실시예에서 보여지듯이 유전체 물질로 충전되거나 트렌치(203A,203B)에서 보여지듯이 전도성 물질 또한 포함한다. 침강된 절연 영역(210)은 트렌치(209)의 바닥에 인접하여 포함되어도 좋다. 일 실시예에서, 영역(210)은 기판(201)의 도핑을 국지적으로 증가시키는 p-타입이 되어도 좋다. 다른 실시예에서, 영역(210)은 기판에 존재해도 좋은 전자의 더미 콜렉터로 작용하도록 N-타입(일 실시예에서, DN 플로어 절연 영역(202A,202B)과 동일한 휫수로 형성됨)이 되어도 좋다.
도 5 는 두 NPN 바이폴라 트랜지스터(400A,400B)를 도시한다. 이들은 서로 절연되고 충전 트렌치(403A,403C,403D,403F)를 따라 DN 플로어 절연 영역(402A,302B)에 의해 P-타입 기판(401)으로부터 절연되는 절연 포켓 안에 제작된다. 도 4의 장치와 달리, 도 5의 충전 트렌치(403A,403C,403D,403F)는 유전체 물질로 완전히 충전된다. 그러므로, DN 플로어 절연 영역(402A,402B)으로의 접촉이 추가 N-웰 영역(404A,404B)을 통해 제공된다.
바람직한 실시예에서, NPN(400A)와NPN(400B)는 베이스 영역(405A,405B)으로 CMOS P-타입 웰을 사용한다. NPN(400A)은 임플란트된 N+이미터(406A)를 사용하지만, NPN(400B)는 N+영역(406C)보다 더 깊은 접합을 가지는 NB 영역과 N+영역(406C)의 조합을 포함하는 이미터 영역을 구비한다. 다른 실시예에서, 베이스 영역(405A 및/또는 405B)은 NPN(400A) 및/또는 NPN(400B)의 성능을 위해 최적화된 전용 영역을 포함해도 좋다.
NPN(400A)에서, DN 플로어 절연 영역(402A)은 N-타입 웰(404A) 및 N+영역(406B)을 통해 표면으로부터 접촉되는 콜렉터 영역을 포함한다. P-타입 웰(405A)은 NPN(400A)의 베이스 영역을 형성한다. 바람직한 실시예에서, P-타입 웰(405)의 도핑 프로파일은 적어도 탑 부분 PW1과 딥 부분 PW1B를 포함하는 비 단조이고, 에너지와 도우즈를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. P-타입 웰(405A)의 딥 부분(PWlB)은 탑 부분(PWl)보다 더 높은 농도를 가져도 좋다. 베이스 영역(405A)으로의 표면 접촉은 P+영역(407A)을 통해 달성된다 NPN(400A)의 이미터는 N+영역(406A)을 포함한다. N-타입 웰(404A)은 충전 트렌치(403B)에 의해 P-타입 웰(405A)로부터 분리되어도 좋다. 접촉은 사이 레벨 유전체 레이어(409)에 형성된 접촉 윈도우를 통해 P+영역(407A) 및 N+영역(406A,406B)과 접촉하는 옵션 배리어 금속을 구비한 금속(408)을 통해 달성된다.
NPN(400B)에서, DN 플로어 절연 영역(402B)은 N-타입 웰(404B), N+영역(406D)을 통해 표면으로부터 접촉되는 콜렉터 영역을 형성한다. P-타입 웰(405B)은 NPN(400A)의 베이스 영역을 형성한다. 베이스 영역(405B)으로의 표면 접촉은 P+영역(407B)을 통해 달성된다 NPN(400A)의 이미터는 N+영역(406C) 및 아래 놓이는 NB 영역(410)을 포함한다. NB 영역(410)은 CMOS 장치(예를 들어, N+ 영역(406C) 및 P-타입 웰(405B))와 공유되는 구성요소를 사용하는 것이 가능한 것 위로 NPN(400B)의 성능을 향상하도록 설계된다. 예를 들어, NB 영역(410)의 깊이 및 도핑은 전류 게인, 항복 전압, 및 얼리 전압(Early voltage)의 더 나은 조합을 제공할 수 있다.
N-타입 웰(404B)은 트렌치(403E)에 의해 P-타입 웰(405B)로부터 분리되어도 좋다. 접촉은 사이 레벨 유전체 레이어(409)에 형성된 접촉 윈도우를 통해 P+영역(407B) 및 N+영역(406C,406D)과 접촉하는 옵션 배리어 금속을 구비한 금속(408)을 통해 달성된다. 침강 절연 영역(미도시)은 펀치-스로우를 억제하도록 DN 플로어 절연 영역(402A), DN 플로어 절연 영역(402B) 사이에 존재해도 좋다.
위에 설명한 바와 같이, 본 발명의 절연 바이폴라 트랜지스터는 IC 내의 어디든 사용되는 영역과 바이폴라 트랜지스터 영역의 형성을 공유하여 비용을 위해 최적화되어도 좋다. 대안으로, 성능은 예를 들어, 얼리 전압(VA), 전류 게인(β), 항복 전압(BVCEO), 및 주파수 용량(ft,fmax) 사이에서의 최고의 전체 트레이드 오프를 달성하도록 맞춰진 전용 베이스 임플란트를 부가하는 것에 의해 증가될 수 있다. 마찬가지로, 일반 임플란트 영역이 바이폴라 트랜지스터의 이미터 영역을 형성하는 데 사용되거나 전용 이미터가 폴리실리콘 이미터 형성과 같은 기술을 사용하여 형성되어도 좋다. 베이스를 가로지르는 것과 같은, 이미터 내의 소수 캐리어의 통과 시간(τe), 이 일반적으로 10GHz 이하의, 장치의 상위 작동 주파수 용량 상에 임의의 제한을 주어진다. 이 이미터 통과 시간 제한은 확산된 또는 임플란트된 이미터의 위치에 폴리실리콘 이미터를 사용하는 것에 의해, 그리고 그에 따라 베이스의 깊이를 조절하는 것에 의해 개선될 수 있다. 10~20GHz 사이에서 작동하는 실리콘 바이폴라 트랜지스터는 SiGe 이질 접합에 대한 필요와 그러한 장치와 조합된 복합물 제작할 필요 없는 그러한 기술을 사용하는 것이 가능하다.
본 발명에서, LOCOS 절연과의 전술된 문제는 얕은, 중간의, 및/또는 딥 트렌치 절연(STI, MTI, DTI )을 고-에너지 임플란트에 의해 형성되는 플로어 절연 영역과 결합하는 제작 프로세스를 사용하여 제거된다. 측벽 절연과 고 에너지 임플란트 플로어 절연을 위한 STI의 새로운 조합은 장시간의 고온 확산 또는 고비용의 에피택셜 피착 없이 고밀도 장치를 절연하고 집적하기 위한 방법과 장치 모두를 나타낸다.
본 명세서에서 참조로서 인용되는 2006년 5월 31에 출원된 미국 특허출원 제11/444,102호는 몇몇 관련된 절연 구조체를 설명한다. 본 명세서에서 참조로서 인용되는, 2007년 12월 17일에 출원된 미국 특허 출원 제12/002,358호는 상이한 그러나 관련된 절연 구조체를 통합하는 방법 및 장치를 설명한다.
도 6a-6d의 단면 1은 본 발명에 따라 절연 구조체를 형성하는 하나의 가능한 제작 시퀀스를 도시한다. 도 6a에서, 딥 N-타입(DN) 플로어 절연 영역(3)이 선택적인 포토레지스트 마스크(5)를 구비한 하드 마스크(4) 내의 개구를 통한 고-에너지 이온 임플란트를 사용하여 약하게 도핑된 P-타입 기판(2) 안으로 도입된다. 임플란트는 얇은 프리-임플란트 산화물(6)을 통해 실행되어도 좋다. 바람직한 실시예에서, DN 영역(3)은 임플란트 후 임의의 상당히 고온 프로세싱 없이 높은 에너지에서 인 임플란트에 의해 형성된다. 그러한 딥 N-타입 영역은 딥 N-타입 영역을 줄여 "DN"으로 부른다. 에피택셜 레이어가 P-타입 기판(2) 상부에 성장되지 않으므로, DN 영역(3)은 두 구조체의 유사한 외양에도 불구하고, 종래 에피택셜 프로세스에서 고온 프로세싱을 사용하여 형성되는 매장 레이어와 동일하지 않다.
종래 매장 레이어의 피크 농도와 전체 수직 폭은 에피택셜 성장 동안, 성장 전, 후 고온 제작에서 일어나는 실질적인 확산에 의해 영향받는다. 확산 및 에피택셜 프로세스에서 변이의 문제는 약간의 온도 변화가 도펀트 프로파일에 큰 편차를 일으킬 수 있기 때문에, 온도에 대한 열확산성의 지수 의존성의 결과를 가져온다.
본 발명의 저온 프로세스에서, 임플란트된 DN 영역의 도핑 프로파일은 임플란트 도우즈와 에너지(또는 복수 임플란트의 경우 복수의 도우즈와 에너지)에 의해서만 영향을 받는다. 결과 프로파일은 "임플란트와 같은"이고, 고온 프로세스와 볼래 관련되는 변화가능성을 겪지 않는다. 바람직한 실시예에서, DN 영역 형성은 프로세스에서 1MeV 내지 3MeV 이상의 범위에 있는 최고 에너지 임플란트를 포함해도 좋다. 그러한 임플란트는 단일- 및 이중-이온화된 도펀트 종을 사용하여 적당한 회수로 달성되어도 좋다. 높은 전하 상태를 가지는 삼중으로 이온화된 도펀트 종류는 그러나 상응하게 더 낮은 빔 전류에서 깊이가 더 깊게 임플란트될 수 있다. DN 영역에 대한 인 임플란트 도우즈는 범위가 1E12 cm-2 내지 1E14 cm-2 이지만, 일반적으로 5E12 cm-2 내지 5E13 cm-2 범위 내의 도우즈를 포함한다.
도 6b는 바람직하게 DN 영역(3)에서 도펀트 재확산을 방지하도록 낮은 온도에서 마스킹 레이어(8)의 피착 후의 절연 구조체를 도시한다. 레이어(8)는 예를 들어 피착된 산화물을 포함해도 좋다. 레이어(8)은 개구(9A,9B)를 형성하도록 그 후 마스킹된다. 도 6c에서, 트렌치는 개구 9A,9B를 통해 기판(2) 안으로 수직으로 DN 영역(3)을 오버랩하는 깊이로 에칭된다. 트렌치는 그 다음 도 6d에 도시된 바와 같이 전기 절연 트렌치(11A, 11B)를 형성하도록 유전체가 충전되고 평탄화된다. 그 결과, 측벽을 따라 유전체 충전 트렌치와 바닥에서 접합 절연의 조합에 의해 P-타입 기판(2)으로부터 전기적으로 절연된 전기적 절연 P-타입 포켓(10)이 형성된다.
2개의 트렌치가 도시되지만, 트렌치(11A,11B)는 절연 포켓(10)을 측면에서 둘러싸는 단일 트렌치를 실제로 포함해도 좋고, 임의 개수의 트렌치가 일반 DN 영역(3)을 모두 공유하는 복수의 절연 P-영역을 형성하도록 도입되어도 좋다. 대안으로, 복수의 DN 영역 또한 도입되어 상이한 전압에서 바이어스되거나 여러 종류의 회로를 위해 전기 노이즈를 전기적으로 통합하거나, 플로팅, 또는 디커플링하는 데 사용되어도 좋은 복수의 절연 영역의 통합을 용이하게 한다.
도 6d의 절연 구조체에서, 절연 트렌치(11A,11B)는 DN 플로어 절연(3)의 에지에 자체-정렬되지 않는다. 도 7a-7e에 도시되는 다른 제작 프로세스 시퀀스는 DN 영역과 절연 트렌치의 외부 에지를 자체 정렬한다. 도 7a는 DN 플로어 절연 영역(22)이 마스크 레이어(23) 내의 개구(23A)를 통해 높은 에너지에서 임플란트 되 후의 이 구조체를 도시한다. 마스크 레이어(23)의 에지(23B)는 개구(23A)를 둘러싼다. DN 영역(22)은 마스크 레이어(23)의 에지(23B)와 수직으로 가깝게 정렬된 외부 주변 에지(25)를 가진다. 임플란트는 얇은 프리-임플란트 산화물 레이어(24)를 통해 실행되어도 좋다. 도 7b에서, 마스크 레이어(27)는 그 다음 형성되고 패터닝된 마스크 영역(28)에 의해 마스킹된다. 마스크 영역(28)이 이 자체 정렬 실시예에서, 마스크 레이어(23) 위에 형성되어도 좋지만, 마스크 영역(28)과 마스크 레이어(23)의 에지(23B) 사이에 갭이 있어야 한다. 도 7c에서, 마스크 레이어(27)는 마스크(28)에 의해 그리고 마스크(23)에 의해 한정되는 윈도우(30A,30B)를 형성하도록 에칭되었다. 마스크 레이어(270의 에칭 동안, 마스크 레이어(23)의 일부 부식이 일어나지만, 마스크 레이어(23)의 충분한 두께가 트렌치 에칭 동안 하드 마스크로 작용하도록 남아있는다. 마스크 레이어(27)가 에칭된 후, 마스크(28)가 바람직하게 제거된다.
도 7d에서, 측벽 트렌치(31A,31B)는 트렌치(31A,31B)가 DN 플로어 절연 영역(22)으로 연장하도록 하는 깊이로 개구(30A,30B)를 통해 기판(21)으로 에칭된다. 트렌치(31A,31B)의 외부 에지는 개구(30A,30B)가 그 위치를 한정하는 마스크 레이어(23)를 사용하므로, DN 플로어 절연 레이어(22)의 에지(25)와 정렬된다. 바꾸어 말하면, 마스크 레이어(23)가 측벽 트렌치(31A,31B)의 외부 에지와 DN 플로어 절연 영역(22)의 에지(25) 모두를 한정하므로, 플로어 절연과 트렌치 측벽 절연이 "자체-정렬"되고, 마스크 얼라인먼트에 좌우되지 않아, 그와 함께 연관되는 임의의 변화가능성을 제거하게 된다. 트렌치(31A,31B)는 유전체 물질(32)로 충전되고 평탄화 되어 도 7e에 도시된 자체 정렬된 절연 구조체가 되며, 이는 긴 시간의 열확산 또는 에피택셜 레이어에 대한 필요 없이 기판(21)으로부터 하나 이상의 P- 타입 포켓(31)을 절연한다.
도 8a-8e에 도시된 다른 자체-정렬 제작 시퀀스에서, 재충전 트렌치가 DN 플로어 절연 영역의 임플란트 전에 형성된다. 도 8a에 도시된 바와 같이, 트렌치(43)가 마스크(42) 내의 개구를 통해 기판(41) 안에 에칭된다. 트렌치(43)는 도 8b에 도시된 바와 같이 충전 트렌치를 형성하도록 그 다음 충전되고 평탄화된다. 도 8c에 도시된 바와 같이, 마스크 레이어(44)는 개구(44A)를 형성하도록 패터닝되고 인접 트렌치(43) 사이에 연장하는 DN 영역(45)의 고 에너지 이온 임플란트가 뒤따른다.
충전 트렌치(43) 상부의 마스크 레이어(44) 내의 개구(44A)의 에지를 정렬하는 것에 의해 기판 안에서 전기적으로 활성화되는 DN 영역(45)의 부분이 트렌치(43)에 자체-정렬된다. 그러므로, DN 영역(45)과 트렌치(43)는 마스크 정렬 의존 버전 보다 작은 공간을 사용하여 도 8d에 도시된 바와 같은 자체 정렬 방식으로 기판(41)으로부터 P-타입 포켓(46)을 절연한다.
도 8d는 DN 영역(45)의 바닥이 트렌치(43)와 거의 동일한 깊이인 것으로 보이지만, 다른 실시예에서, DN 영역은 상이한 수직 깊이를 가져도 좋다. 예를 들어, 도 8e는 DN 영역(45A)이 트렌치(43) 바닥 아래로 연장하는 절연 구조체를 도시한다. 트렌치(43)를 통한 DN 영역(45A)의 일부 관통이 일어나지만, 구성요소는 여전히 실질적으로 자체 정렬된다.
여기 도시되는 임의의 절연 구조체에서, 선택적인 P-타입 영역은 또한 마스킹되고 DN 영역과 동일한 깊이로, 또는 더 얕거나 더 깊게 P-타입 기판(2) 안에 임플란트되어도 좋다. 예를 들어, 도 9a-9d는 절연 포켓 안 또는 절연 영역 사이에 딥 P-타입 영역(DP)을 형성하는 프로세스를 도시한다. 도 9a에서, 두 절연 P-타입 포켓(51B,51C)이 위에 설명된 프로세스 중 하나를 사용하여 일반 P-타입 기판(51A)에 형성된다. 포켓(51B,51C)은 DN 영역(52A,52B)을 따라 트렌치(53A,53B,53C,53D)에 의해 절연된다.
도 9b는 절연 포켓(51C) 위로 개구(55A)를 형성하도록 패터닝되는 패터닝된 마스크 레이어(55)를 도시 한다. 마스크 레이어(55)는 기판(51A) 또는 절연 포켓(51B) 의 도핑 없이 선택적으로 P-타입 절연 포켓(51C)을 도핑하도록 고 에너지 임플란트를 허용하기에 충분한 두께이다. 도 9c는 기판(51A)으로부터 절연된 P-타입 물질로 절연 포켓(51C)을 공유하는 결과 DP 영역(54)을 도시한다. 트렌치(53) 위에 개구(55A)의 에지를 배치하는 것에 의해, DP 영역(54)의 활성 부분이 트렌치에 자체 정렬된다.
DP 영역(54)은 임의 깊이지만, 일반적으로 DN 영역(52B)보다 얕거나 동일한 깊이에서 고-에너지 붕소 임플란트를 사용하여 형성된다. 주어진 깊이로의 붕소의 임플란트는, 붕소 원자가 인 원자보다 크기가 더 작으므로, 동일한 깊이에서 인보다 낮은 에너지, 예를 들어 0.8 MeV ~ 2.0 MeV 를 필요로 한다. 바람직한 실시예에서, DP 영역(54)은 P-타입 포켓(51C)의 남은 부분의 표면 농도를 실질적으로 변화시키지 않도록 충분한 깊이로 임플란트된다. DP 영역(54)에 대한 붕소 임플란트 도우즈는 범위가 1E12 cm-2 내지 1E14 cm- 2 이지만, 일반적으로 5E12 cm-2 내지 5E13 cm-2 범위 내의 도우즈가 사용된다.
도 9d는, DP 영역(55)이 DN 영역(52A,52B) 사이에서 펀치-스루 장애 또는 누출의 징후를 억제하도록 두 절연 포켓 사이에서 임플란트되는 다른 실시예를 도시한다. DN 영역(52A,52B)은 전기적으로 플로팅할 수 있지만, 바람직하게 기판보다 양의 전위로 바이어스되고 그에 의해 역 바이어스된 P-N 접합을 형성한다. DN 영역(52A, 52B) 각각에 존재하는 바이어스는 동일하거나 DN 영역(52A, 52B)은 상이한 전위에 바이어스되어도 좋다. 또한, DN 영역(52A, 52B) 각각은 고정된 전위를 가지거나 시간에 따라 변화하는 전위를 가져도 좋다.
일반적으로, 각각의 절연 포켓은 그 포켓의 DN 바이어스 전위보다 음이거나 동일한 임의의 전위에서 바이어스된다. 예를 들어, DN이 5V에 바이어스되면, 절연 영역 내부의 장치는 5V까지 또는 장치가 허용하는, 가능하면 P-타입 기판(51A)의 전위보다 더 음의 전압에서, 장애 메커니즘만큼 음의 전압에서 작동해도 좋다.
도 10a-10f는 전도 트렌치 재충전 영역에 의해 접촉되는 임플란트된 DN 영역을 포함하는 절연 구조체의 형성을 도시한다. 도 10A는 DN 영역(742)의 형성, 위에 설명된 바와 같이, 실리콘 질화물 또는 다른 적절한 물질로 만들어지는 선택적 평탄화 에칭-저지 레이어,. 및 마스크 레이어(743), 바람직하게 산화물 또는 다른 적절한 물질의 하드 마스크의 패터닝 및 피착 후의 구조체를 도시한다. 얕은 트렌치(745)는 마스크(743) 내의 개구를 통해 P-기판(741) 안으로 에칭된다. 트렌치(745)는 바람직하게 주어진 CMOS 기술의 표준 STI와 겸용이다.
도 10b는 트렌치(746)의 패터닝 및 에칭 후의 구조체를 도시한다. 이들 트렌치는 트렌치(745) 보다 더 깊고, DN 영역(742) 안으로 연장된다. 트렌치(746)는 트렌치(745) 안에 유전체 재충전, 및 아래 설명되는 바와 같이 트렌치(746) 안에 전도성/유전체 재충전의 형성을 허용하도록, 트렌치(745) 보다 더 넓다. 예를 들어, 트렌치(745)는 폭이 약 0.5미크론이고 깊이가 약 0.5 미크론이어도 좋지만, 트렌치(746)는 폭이 약 1미크론, 깊이가 약 1.5-2.0미크론이어도 좋다.
도 10c는 유전체 레이어(747)의 피착 후의 구조체를 도시한다. 유전체 레이어(747)는 바람직하게 양호한 등각성을 가지는데, 예를 들어 TEOS 피착 산화물이 사용되어도 좋다. 피착 두께는 좁은 트렌치(745)는 완전히 충전하지만 더 넓은 트렌치(746)의 측벽은 커버만하도록 설계된다. 여기 주어진 예에서, 0.3 미크론 두께가 0.5μm 폭의 얕은 트렌치(745)를 완전히 충전하고 딥 트렌치(746)의 각 측벽 상에 0.3 미크론 레이어를 형성하는데 사용될 수 있어, 딥 트렌치(746)에 0.4 미크론 폭의 공간을 남긴다.
도 10d는 유전체 레이어(747)의 에칭백(etchback) 후의 구조체를 도시한다. 바람직하게 반응 이온 에칭 기술에 의해 이루어지는 에칭 백은 딥 트렌치(746)의 바닥에서 유전체(747)를 완전히 제거해야 한다. 그렇게 할 경우, 유전체(747)는 표면에서 또한 제거될 것이고, 아래 놓인 마스크 레이어(743) 또한, 사용된 물질과 그 관련 에칭 속도에 따라 에칭되어도 좋다. 이 에칭백 단계 다음에, 측벽 유전체 레이어(748B, 748C, 748D, 748E)가 딥 트렌치(746) 안에 남지만, 얕은 트렌치(745)는 기판(741)의 원 표면 위에 연장해야하는 유전체 영역(748A)에 의해 완전히 충전된다. 도 10d에 도시된 바와 같이, 선택적인 임플란트 영역(752A,752B)이 각각의 넓은 트렌치의 바닥에서 개구 안으로 도입되어도 좋다. 기판이 이들 영역에서만 노출되므로 마스크 레이어가 필요하지 않다. 이 임플란트는 바람직하게 고-도우즈, 저-에너지 N-타입 임플란트, 예를 들어, 30keV, 1x1015cm-2에서 인이고, 전도 충전(이하에서 설명됨)에서 DN영역으로 접촉을 개선할 수도 있다.
도 10e는 전도 레이어(749)의 피착 후의 구조체를 도시하고, 이는 바람직하게, 본래 도핑된 폴리실리콘과 같이 전도성이 높고 등각성이다. 레이어(749)의 피착 두께는 딥 트렌치(746)의 완전 재충전을 제공하도록 설계된다. 각 트렌치의 에칭된 너비가 유전체로 완전히 충전되거나 전도성 물질로 부분적으로 충전되는 지를 결정한다. 그러므로, 전도성 중심 부분을 가지는 높고, 얕은 트렌치를 형성하는 것 또한 가능하고, 이는 예를 들어 임의의 장치 구조체 내의 영역에 매장된 접촉을 형성하는 이점이 있을 수도 있다. 마찬가지로, 유전체 물질로 완전히 충전되는 좁고 딥 트렌치를 형성하는 것이 가능하고, 이는 인접하는 DN 영역 사이에 측면 절연을 형성하는 데 유용할 수도 있다.
도 10f는 평탄화 후 절연 구조체를 도시한다. 이 실시예에서, 구조체는 기판(741)의 원 표면으로 되돌아가 평탄화된다. 이는 바람직하게 CMP 및/또는 에칭백 프로세스에 의해 달성된다. 최종 구조체는 바닥 위는 DN 영역(742)에 의해 절연되고 측면 위는 재충전된 트렌치(746)에 의해 절연되는, 절연된 P-타입 영역(751)을 포함한다. 트렌치(746)는 전도성 물질(750A,750B)로 부분적으로 충전되는 데 이는 DN 영역(742)에 전기적 접촉을 제공한다. 전도성 물질(750A)은 측벽 유전체 레이어(748B,748C)에 의해 둘러싸이고, 전도성 물질(750B)은 측벽 유전체 물질(748D,748E)로 둘러싸인다. 결과적으로, 전도성 물질(750A,750B)은 P-타입 영역(751) 및 기판(741)으로부터 절연된다.
도 10g는 두 분리 DN 영역(742A,742B)을 포함하는 위에서 설명된 몇가지 특징들을 가진 완전한 구조체를 도시한다. DN 영역(742A)은 충전 트렌치(746A,746B) 내의 전도성 물질에 의해 접촉된다. DN 영역(742B)은 충전 트렌치(746C,746D) 내의 전도성 물질에 의해 접촉된다. 절연 포켓(753A,753B)은 DN 영역(742 A,742B) 및 충전 트렌치(746A-746D)에 의해 기판(741)으로부터 절연된다. 전도성 충전 트렌치(746E)는 DN 영역(742A,742B) 사이에 배치되고, 예를 들어, P-타입 기판(741)내의 소수 캐리어를 위한 더미 콜렉터로 작용해도 좋다. 각각의 전도성 충전 트렌치(746A-746E)는 바닥에 선택적으로 N-타입 임플란트(752)를 포함한다. 얕은, 유전체-충전 트렌치(745)는 절연 포켓(753A,753B) 안에 및/또는 절연 포켓(753A,753B) 바깥의 기판(741)에 포함되어도 좋다. 딥 유전체-충전 트렌치(754)는 임의의 영역에 포함되어도 좋다. 얕은 전도성 충전 트렌치(755) 또한 형성되어도 좋다.
도 10g에 도시된 절연 구조체는 유리하게 매우 컴팩트한 전기 연결을 딥 전도성 충전 트렌치(746A-746D)를 통해 DN 영역(742A,742B)에 제공한다. 또한, 트렌치의 형성은, 유전체 피착 및 평탄화 단계를 포함하는 STI 트렌치(745)의 형성과 공통으로 여러 단계를 공유하여서, 표면에서 DN 영역(742A,742B)에 접촉을 제공하는 데 프로세스 복잡성이 작게 추가된다
도 11a-11c는 위에 설명된 전도성 재충전 기술을 사용하지 않고 DN 영역에 전기적 접촉을 만드는 몇가지 방법을 도시한다. 도 11a에서, 트렌치(73A,73B,73C)는 측면으로 연결되는 DN 영역(72A,72B) 상부에 배치되고 수직으로 오버랩하여, 기판(71)으로부터 P-타입 웰(74)을 절연한다. DN 영역(72A,72B)에 표면 접촉을 제공하기 위하여, N-타입 웰(75) 및 N+영역(76)이 포함되고, 여기서 N-타입 웰(75)은 DN 영역(72A) 위로 수직으로 오버랩한다. 트렌치(73A,73C)는 다른 장치로부터 전체 구조체를 절연하지만, 트렌치(73B)는 이들 웰 사이에 전기적 상호 작용을 방지하도록 P-타입 웰로부터 N-타입 웰(75)을 분리하는 파티션 트렌치이다.
도 11b에 도시된 실시예는 DN 플로어 절연 영역(82A,82B) 위에 배치되고 수직으로 오버랩하여, 기판(81)으로부터 P-타입 웰(84)을 절연한다. DN 영역(82A)을 접촉하기 위해, N-타입 웰(85) 및 N+영역(86)이 포함되고, 여기서 N-타입 웰(85)은 DN 영역(82A) 위로 수직으로 오버랩한다. 트렌치(83A,83C)는 다른 장치로부터 전체 구조체를 절연하지만, 트렌치(83B)는 이들 웰 사이에 전기적 상호 작용을 방지하도록 P-타입 웰(84)로부터 N-타입 웰(85)을 분리하는 파티션 트렌치이다. DN 영역(82A,82B)은 트렌치(83B)에 의해 분리되어, 서로 직접 접촉하지 않는다. 이 경우에, DN 영역(82B) 상의 전기적 바이어스는 누출 전류와 펀치 스로우의 조합을 통한 DN 영역(82A) 상의 바이어스에 의해 여전히 영향을 받을 수도 있다. 그러나, 도 11a의 구조체와 비교하여, 이 장치는 기판으로부터 DN 영역(82B)으로의 낮은 전기적 저항만큼 제공하지 않는다.
다른 실시예가 도 11c에 도시되는데, 여기서 DN 플로어 절연 영역(92) 및 트렌치(93A,93B)는 기판(91)으로부터 P-타입 웰(94)을 절연하고, N-타입 웰(95) 및 N+영역(96)은 표면으로부터 DN 영역(92)으로의 접촉을 용이하게 한다. 이 구성에서, 트렌치는 N-타입 웰(95)과 P-타입 웰(94)을 분리하지 않는다. 대신 기판(91)의 범위(97)가, 웰(94,95)을 분리한다. N-타입 웰(95)이 양호한 전기적 접촉을 제공하도록 DN 영역(92)과 큰 오버랩을 가지기 때문에, 이 구조체가 트렌치가 DN 영역보다 더 깊은 프로세스를 위한 도 11b에 바람직할 수 있는 반면에, 도 11a의 구조체는 트렌치(73B)가 DN 영역(72)의 부분이 양호한 전기적 접촉을 N-타입 웰(75)에 제공하도록 트렌치(73B) 아래로 연장하는 동안 P-타입 웰(74)로부터 N-타입 웰(75)의 측면 절연을 제공하기 때문에, 트렌치가 플로어 절연 영역의 바닥보다 더 얕은 프로세스에 바람직하다.
도 12는 본 발명에 따른 절연 구조체를 형성하는 여러 프로세스 제작 시퀀스를 도시한다. 일반적으로, 제작은 바람직한 실시예에서 에피택셜 레이어가 없는 P-타입의 기판으로 시작하지만, 에피택셜 레이어가 없는 N-타입 물질을 포함하거나 P-타입 또는 N-타입 기판 상부에 성장한 P-타입 에피택셜 레이어, 또는 N-타입 또는 P-타입 기판 상부에 성장한 P-타입 또는 N-타입 기판, 또는 N-타입 에피택셜 레이어를 포함해도 좋다. N-타입 기판 물질이 적용되면, 플로어 절연은 DN 플로어 절연 영역 대신 DP 플로어 절연 영역의 형성을 필요로 하고, 다른 도핑된 영역이 접합 절연을 형성할 필요하므로 역전될 것이라는 것을 당업자가 잘 알 것이다. 도 12는 두가지 기본 프로세스 흐름을 도시한다. 흐름 61에서, 플로어 절연 영역이 절연 트렌치 전에 형성되지만, 흐름 62에서는 절연 트렌치가 플로어 절연 영역 전에 형성된다. 결과 구조체는 위에 설명된 바와 같이, 자체 정렬되거나 비-자체 정렬되어도 좋다. 에칭된 트렌치는 CVD에 의해 충전되거나 산화되거나, 바람직한 실시예에서 먼저 산화된 다음 피착에 의해 충전되어도 좋다. 트렌치의 산화가 DN 플로어 절연 임플란트 후에 일어나면, DN 영역의 상방 확산은 일반적으로 900℃ 이하인, 산화 온도를 최소화 하는 것에 의해 회피되어야 한다. 선택적인 DP 레이어가 절연 구조체가 완료된 후, 즉 측벽과 DN 임플란트 후 형성되는 것이 도시되지만, 다른 실시예에서 트렌치 형성, DN 형성, 또는 둘다의 전에 형성될 수 있다.
단 하나의 트렌치 마스크와 에칭이 도 12에 도시되지만, 제 2의 더 얕은 트렌치가 위에 설명된 바와 같이 에칭되고 그 다음 충적되어도 좋다. 또한, 트렌치 충전은 위에 설명된 바와 같이 유전체 또는 유전체+전도성 물질을 포함할 수 있다. 복수의 트렌치가 사용되거나 복수의 재충전 물질이 사용되면, 평탄화 단계와 같은 공통 프로세스를 공유하는 것이 바람직하다.
도 13은 고온 프로세스 또는 에피택시에 대한 필요가 없는 다양한 완전-절연 바이폴라, CMOS, 및 DMOS 장치의 제작을 위한 모듈 프로세스를 도시한다. "모듈"이라는 단어는 여러 세트의 프로세싱 단계를 용이하게 부가하거나 제거하거나 할 수 있는 능력을 이르거나, "모듈들"은 주어진 회로 설계를 제작하는 데 필요한 장치만 생산하는 능력을 이른다. 모듈 프로세스 아키텍쳐를 생성하는 것에 의해, 제작 비용이 필요한 프로세스만 포함하는 것에 의해 주어진 회로 설계에 대하여 최소화될 수 있다. 또한, 모듈은 임의 모듈을 제거하는 것이 남은 장치의 성능 또는 특성에 영향을 미치지 않도록 설계된다. 이 방식으로, 장치 라이브러리와 모델의 공통 세트가 임의의 모듈 프로세스 옵션을 위해 사용되어도 좋다.
원칙적으로, 개시 기술이 사용된 전기 절연을 달성하기 위해 고온이 필요 없으므로, 유전체 충전 트렌치, 및 DN 플로어 절연 영역의 형성은 집적된 장치의 전기적 절연을 거스르는 작용 없이 임의 순서로 실행될 수 있다. 그러나, 실제로, 일부 제작 시퀀스는 웨이퍼 프로세스를 단순히 하므로 선호된다. 트렌치 절연 구조체를 형성하는 상세한 프로세스는 전술한 미국 특허 출원 제11/444,102호에 상술된다.
이 프로세스에서, 장치는 체인-임플란트 또는 고-에너지 임플란트를 포함하는 마스킹된 임플란트의 조합을 사용하여 구축된다. 실질적으로 임플란트와 같은 최종 도펀트 프로파일을 달성하기 위하여, 확산으로부터 최소 재 분산과 고온 프로세싱이 가능하다. As-임플란트된 도펀트 프로필은 장치 특성을 독립적으로 설정하기 위해 최적화될 수 있으므로 확산된 가우스 프로필의 농도가 표준 단순 감소하는 것과는 다르다.
또한, 절연 구조체 형성의 시퀀스에서 더 큰 적응성을 제공하기 위해, 개시된 저온 프로세스 양식은 장치 성능에 최소 영향을 주도록 재구성되는 장치 형성의 시퀀스를 허용한다. 예를 들어, 바이폴라 베이스 임플란트는 MOS 게이트 형성 단계를 앞서거나 따를 수 있다. 자체-정렬된 Mos 트랜지스터 특성을 유지하도록, N+ 및 P+ 소스 및 드레인 임플란트가 측벽 형성 다음에 일어나는 반면에, LDD 임플란트는 게이트 형성을 뒤따르지만 측벽 스페이서 형성을 앞선다.
도 13은 본 발명의 바람직한 실시예를 형성하는 프로세스 단계의 시퀀스를 도시한다. 단계 100의 기판 물질은 제작될 최고-전압 장치에 의해 요구되는 최고 브레이크 다운을 견디기 위해 충분히 낮은, 또한 과도한 기판 저항에 의해 악화될 수도 있는 래치-업에 대한 면역을 제공하기에 충분히 높은 P-타입 도핑을 구비한 실리콘이 바람직하다. 바람직한 실시예에서, 에피택셜 레이어의 부가가 시작 물질의 비용에 상당히 부가될 수 있으므로 기판은 에피택셜 레이어를 포함하지 않는다. 그러나, 다른 실시예에서, 기판의 상부에 에피택셜 레이어를 포함하는 것이 바람직할 수도 있다.
단계 101에서, 얕은 트렌치 마스크가 형성되고 얕은 트렌치는 실리콘 기판 안으로 에칭된다. 이들 트렌치는 형성될 장치 중에서 절연을 위해 사용되는 STI(shallow trench isolation)와 양립될 수 있는 것이 바람직하다. 예를 들어, STI 트렌치는 0.1 ~ 0.5μm의 너비와 0.1 ~ 0.5 μm의 깊이의 순서 상에 있어도 좋다. 제 1 마스킹 단계로 STI 트렌치의 에칭은 후속 마스크 레이어의 정렬을 위해 기판 안에 가시 마스크(트렌치 패턴 그 자체)를 형성하는 역할 또한 한다.
이 프로세스의 다른 실시예에서, 얕은 트렌치가 벽 형성 후 마스킹 되고 에칭되어도 좋다(단계 105 참조, 이하에서 설명됨). 이 대안 시퀀스에서, 웰 도핑 프로파일과 접합 깊이는 얕은 트렌치의 존재에 의해 덜 영향 받아도 좋다. 얕은 트렌치 절연은 장치 중에 완전 절연을 제공하지 않는다는 것을 알아야 한다. 대신, STI는 트랜지스터를 서로 측면에서 분리하고 원하지 않는 표면 역전과 이들 트랜지스터 사이에서의 누출을 방지하는 LOCOS 필드 산화물과 유사하다. 그러나, STI는 장치와 기판 아래 놓이고 둘러싸는 기판 영역 사이에 완전한 전기적 절연을 제공하지는 않는다.
단계 102는 개별 절연 포켓 아래에 기판으로부터 수직으로 이들 포켓을 절연하는 플로어 절연 영역을 형성할 DN 영역의 마스킹과 임플란트를 나타낸다. DN 마스크는 DN 임플란트를 막기에 적절한 두께를 가진 포토레지스트가 되어도 좋다. DN 임플란트는 기판 안에 비교적 낮은 저항의 레이어를 깊이 도입하는 하나 이상의 고-에너지 임플란트 단계에 의해 형성되는 것이 바람직하다. 예를 들어, 인은 500 스퀘어당 옴 미만의 시트 저항을 가지고 표면 아래 약 2μm 아래 위치하는 DN 영역을 생성하도록 약 3MeV의 에너지와 약 1 ~ 5x 1013cm-2의 도우즈에서 임플란트되어도 좋다.
단계 103은 제 2 트렌치 임플란트 마스크의 애플리케이션과 실리콘 기판 안으로 제 2 세트의 트렌치의 에칭을 포함한다. 이들 트렌치는 바람직하게 단계 101의 트렌치보다 더 깊고 기판으로부터 절연된 포켓의 측면 절연을 제공하도록 표면에서 DN 영역으로 적어도 하방으로 연장한다.
바람직한 실시예에서, 얕은 트렌치는 딥 트렌치 보다 더 얕은 깊이와 더 좁은 폭을 가진다. 이 방식에서, 얕은 트렌치는 다이 구역 상에 불리한 영향이 덜 가지고 트랜지스터 패키지 밀도를 가지고 장치들 사이에 삽입될 수 있다. 예를 들어, 일 실시예에서, 딥 트렌치는 1.6 미크론의 깊이와 0.4 미크론의 너비, 즉 4배의 면적비를 가져도 좋지만, 얕은 트렌치는 0.2 - 0.5 미크론의 깊이와 0.2 미크론의 폭만이므로 1배 - 2.5배의 면적비만 가지게 된다. 더 낮은 면적 비는 에칭 및 재충전이 높은 면적 비 트렌치보다 용이한데, 특히, 높은 밀도에서 로딩 결과는 플라즈마 또는 반응성 이온 에칭의 속도와 균일성에 영향을 미칠 수 있다. 얕은 범위의 끝에서, STI 트렌치의 깊이는 N+ 와 P+ 임플란트가 오버랩하거나 터치하는 것으로부터 전기적으로 분리하는데 적당하지만, 더 깊은 바이폴라 베이스 임플란트의 측면 확장을 제한하기 충분히 깊지 않다. NPN 바이폴라 트랜지스터에서, 예를 들어, STI 트렌치는 그 다음 N+ 이미터와 P+ 베이스 접촉 임플란트 사이에 삽입될 수 있지만, STI 트렌치는 PB 베이스 임플란트가 N+ 콜렉터 임플란트 위로 측면 오버랩하는 것을 방지하기에 적당하지 않아, 장치의 베이스-대-콜렉터 단락율에 영향을 줄 수 있다. 반대로, STI 트렌치의 깊이가 전술된 범위의 높은 단부에서 선택되고 베이스 임플란트보다 더 깊었으면, N+ 이미터와 P+ 베이스 콘택트 사이에 삽입될 수 없으므로 PB 베이스를 그 P+ 콘택트로부터 분리하게 된다.
LOCOS 필드 산화물 위의 얕은 트렌치 절연의 하나의 중요한 장점은 새 부리(bird's beak), 복잡하고 바람직하지 않은 방법으로 MOS 트랜지스터 동작과 간섭하는 경사진 산화물 영역, 및 최종 한계 트랜지스터 패키징 밀도의 부족이다. 0.4 미크론 이하의 폭을 가진 LOCOS 필드 산화물 영역에서, 양측으로부터 새부리의 침식은 결과적으로 새부리 길이를 과도하게 하고, 산화물을 얇게하고, 전기적 성능을 약화시기고, 스트레스를 높인다. 얕은 트렌치 절연의 보다 수직 프로파일은 특히 0.3 미크론 이하의 치수에서 특히 LOCOS 절연보다 개선된다.
본 발명의 다른 실시예에서, 얕은 트렌치 및/또는 딥 트렌치는 전체적으로 남겨지고 및 프로세싱 단계는 스킵되어도 좋다. 본 발명의 범위에 둘 이상의 상이한 트렌치 에칭이 포함된다.
단계 103에서, 딥 트렌치의 에칭 다음에, 트렌치가 재충전된다. 바람직한 실시예에서, 딥 및/또는 얕은 트렌치의 너비는 트렌치의 기능에 따라 변화한다. 유전체로 완전히 충전될 트렌치는 좁은 너비로 에칭되어도 좋지만 넓은 트렌치는 유전체로 부분적으로 충전되고 남은 부분은 전도성 물질로 충전되는 경우 사용된다.
이 방식으로 트렌치를 재충전하기 위하여, 양호한 등각성을 가지는 유전체 레이어, 예를 들어 TEOS 피착 산화물이 피착된다. 피착 두께는 좁은 트렌치는 완전히 충전하지만 더 넓은 트렌치의 측벽은 커버만하도록 설계된다. 예를 들어, 0.1 미크론 두께가 0.2μm 폭 트렌치를 완전히 충전하고 0.4 미크론 폭의 트렌치의 각 측벽 상에 0.1 미크론 레이어를 형성하는 데 사용될 수 있고, 넓은 트렌치에는 0.2 미크론 폭의 공간이 남는다. 유전체 레이어는 바람직하게 반응성 이온 에칭 기술에 의해 넓은 트렌치의 바닥에서 유전체 물질을 완전히 제거하도록 그 다음 에칭백 되어도 좋다. 선택적인 임플란트가 각각의 넓은 트렌치의 바닥에서 개구 안으로 도입되어도 좋다. 마스킹 레이어는 기판이 넓은 트렌치의 바닥에서만 노출되므로 필요하지 않다. 이 임플란트는 바람직하게 고-도우즈, 저-에너지 N-타입 임플란트, 예를 들어, 30keV, 1x1015cm-2에서 인이고, 전도 충전(이하에서 설명됨)에서 DN 플로어 절연 영역으로 접촉을 개선할 수도 있다.
전도 레이어는 그 다음 넓은 트렌치의 재충전을 완료하도록 피착된다. 이 레이어는 바람직하게, 원 위치 도핑된 폴리실리콘과 같이 높은 전도성과 등각성이 있다. 구조체는 그 다음 바람직하게 CMP에 의해 기판의 원 표면으로 되돌아가 평탄화된다.
도 13의 단계 104는 트렌치 에칭, 재충전, 및 평탄화의 완료 후 DN 마스킹과 임플란트를 실행하는 옵션을 나타낸다. 이 흐름은 DN 영역이 추가 프로세싱 및 트렌치 에칭, 재충전, 및 평탄화 단계와 연관되는 열 계획과 부가 프로세싱에 영향받지 않는 단계 102에서 DN 프로세스를 실행하는 것에 대해 이점이 있다. 단계 104는 선택적인 DP 영역의 마스킹과 임플란트를 도시하고 이는 붕소의 고-에너지 임플란트를 사용하여 형성되는 것이 바람직하다. 바람직한 실시예에서, DP 영역은 아래 놓이는 장치의 표면 농도를 실질적으로 변화시키지 않도록 충분히 깊게 임플란트된다. 예를 들어, DP 영역을 위한 임플란트 도우즈는 1E12cm-2 - 1E14cm-2 범위이지만 일반적으로 5E11cm-2 -5E13cm-2 범위가 되어도 좋다.
도 13에 있어서, 단계 105는 예를 들어 3MeV 까지의 에너지에서 인을 이용하여 가장 딥 N-타입 웰을 임플란트하는 것까지 또는 초과하는 에너지로 바람직하게 임플란트되고 마스킹되는 HVN(high voltage drift region)의 형성을 도시한다. HVN 임플란트 도우즈는 고전압 트랜지스터 구축을 위해 최적화될 수 있다. 전체 임플란트 전하는 예를 들어 그 범위가 1E12 cm-2 - 5E12 cm-2이다. 이 단계는 고전압 트랜지스터의 바디를 형성하도록 선택적인 P-타입 영역(PBD)의 마스킹과 임플란트를 도시한다. PBD 임플란트는 고전압 트랜지스터의 성능, 임계 전압, 항복 전압을 최적화하도록 상이한 에너지에서 복수의 임플란트를 포함해도 좋다.
단계 106은 마스킹 단계의 시퀀스와 후속 고온 확산이 없는 임플란트와 최소 도펀트 분리를 포함하는 보충 웰의 형성을 도시한다. 프리-임플란트 산화물은 표면 오염을 최소화하도록 저온, 예를 들어 850℃ ~ 900℃ 에서 몇 백 Å의 두께로 임플란트 전에 열성장될 수 있다. 하나의 임플란트 전 산화물은 스트립과 산화물 재성장에 대한 필요 없이 몇몇 웰 임플란트를 위해 사용될 수 있다. 하나 이상의 P-타입 및 N-타입 웰이 상이한 전압 장치의 제작을 용이하게 하도록 상이한 영역에서 형성될 수도 있다.
제 1 P-타입 웰(PW1)은 적어도 탑 부분 PW1A 및 매장된 또는 더 깊은 부분 PW1B 또는 에너지와 도우즈를 변화시킨 임플란트를 포함하는 임의 개수의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로필을 가져오는 붕소 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 PW1B는 또한 상부 웰 부분 PW1A 보다 대량의 도우즈 임플란트와 더 높은 농도로 형성되어도 좋다.
제 2 P-타입 웰(PW2)은 또한 적어도 탑 부분 PW2A 및 매장된 또는 더 깊은 부분 PW2B 또는 에너지와 도우즈를 변화시킨 임플란트를 포함하는 임의 개수의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로필을 가져오는 붕소 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 PW2B은 또한 상부 웰 부분 PW2A 보다 대량의 도우즈 임플란트와 더 높은 농도로 형성되어도 좋다. PW1 및 PW2의 농도 및 도핑 프로파일은 유사하지 않아도 좋고, 여러 전압 장치를 위해 최적화될 수 있다. 예를 들어, PW1은 1.5V NMOS 트랜지스터를 구축하기 위해 최적화되어도 좋고, PW2는 12V NMOS 트랜지스터 제작을 위해 최적화되어도 좋다. 그러한 경우에, PW1의 평균 농도는 PW2 보다 더 높아도 좋다.
유사한 방식으로, 제 1 N-타입 웰(NW1)은 적어도 탑 부분 NW1A 및 매장된 또는 더 깊은 부분 NW1B 또는 에너지와 도우즈를 변화시킨 임플란트를 포함하는 임의 개수의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로파일을 가져오는 인 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 NW1B는 또한 상부 웰 부분 NW1A 보다 대량의 도우즈 임플란트와 더 높은 농도로 형성되어도 좋다.
마찬가지로, 제 2 N-타입 웰(NW2)은 적어도 탑 부분 NW2A 및 매장된 또는 더 깊은 부분 NW2B 또는 에너지와 도우즈를 변화시킨 임플란트를 포함하는 임의 개수의 영역을 포함하는 비-단순 또는 비-가우스 도핑 농도 프로파일을 가져오는 인 체인 임플란트를 사용하여 형성된다. 더 깊은 부분 NW2B은 또한 상부 웰 부분 NW2A 보다 대량의 도우즈 임플란트와 더 높은 농도로 형성되어도 좋다. NW1 및 NW2의 농도 및 도핑 프로파일은 유사하지 않아도 좋고, 여러 전압 장치를 위해 최적화될 수 있다. 예를 들어, NW1은 1.5V PMOS 트랜지스터를 구축하기 위해 최적화되어도 좋고, NW2는 12V PMOS 트랜지스터 제작을 위해 최적화되어도 좋다.
모듈 방식의 원칙을 적용하여, 추가 P-타입 및 N-타입 웰은 다른 집적된 장치에 영향을 미치지 않고 부가될 수 있다. 바람직한 실시예에서, 전술된 웰은 DN 플로어 절연 레이어보다 깊지 않은 깊이로 임플란트된다. 따라서, DN 영역 위에 있는 P-타입 웰은 DN 영역의 시트 저항을 실질적으로 증가시키지 않아야 하거나 DN 영역의 절연 효과를 실질적으로 감소시키지 않아야 한다.
단계 107은 보충 바이폴라 트랜지스터를 위한 베이스 영역의 형성을 도시한다. 예를 들어, NPN 베이스 영역(PB)은 마스킹과 붕소 임플란트에 의해 도입되어도 좋다. 유사하게, PNP 베이스 영역(NB)은 마스킹 및 인의 임플란트에 의해 도입되어도 좋다. 베이스 임플란트는 체인 임플란트 또는 단일 임플란트를 포함해도 좋다. 체인 임플란트 베이스 영역의 일 실시예에서, 얕은 부분이 더 강하게 도핑되어도 좋고 베이스 저항을 감소시키는 데 사용되어도 좋고, 딥 부분은 장치의 전류 게인, 얼리 전압을 최적화하도록 약하게 도핑되고 그레이드되어도 좋다. 바이폴라 트랜지스터는 폴리실리콘 또는 임플란트된 이미터를 사용하여 형성될 수 있다.
단계 108은 CMOS 트랜지스터의 게이트의 형성을 도시한다. 단일, 이중, 또는 복수 게이트 산화물은 상이한 동작 전압을 위해 최적화된 장치를 구축하도록 형성되어도 좋다. 듀얼 게이트 산화물 프로세스에서, 제 1 산화물이 낮은 온도, 예를 들어 850℃ 내지 900℃에서 주어진 두께 Xox1으로 성장되어도 좋다. 산화물은 더 얇은 게이트 산화물이 요구되는 영역에서 일반적으로 HF산에서의 에칭에 의해 그 다음 마스킹되고 제거된다. 캐어는 에칭 동안 유전체-충전 트렌치로부터 상당한 산화물이 제거되지 않도록 에칭 프로세스 동안 그들을 커버하는 것에 의해 또는 에칭 시간을 제한하는 것에 의해 이루어져야 한다. 대안으로, 여기 참조로 포함되는, 2005년 12월 9일에 출원된 미국 특허 출원 제11/298,075호에 설명된 바와 같이, 캡이 씌어진 트렌치가 트렌치 산화물 부식을 경감시키는 데 사용되어도 좋다.
제 1 게이트 산화물이 선택 활성 영역으로부터 제거된 후, 전체 웨이퍼는 그 다음 두 번째로 두께 Xox (얇음)로 제 2 시간에 산화되어도 좋고, 여기서 산화물은 제 2 산화 시에 존재하지 않는다. 제 2 게이트 옥사이드 전에 옥사이드가 남아있는 영역에서는, 옥사이드가 두 후속 산화의 결과로 두께 Xox1에서 새로운 두께 Xox (두꺼움)로 성장한다.
이 듀얼-산화 프로세스에서, 더 두꺼운 산화물이 더 높은 게이트 전압을 지원하는 장치를 위해 사용되어도 좋고, 예를 들어 350A 게이트 산화물이 12V 장치를 위해 사용되어도 좋다. 더 얇은 산화물은 더 낮은 게이트 전압을 지지하는 장치를 위해 사용되어도 좋고, 예를 들어 125A 산화물이 5V 장치를 위해 사용되어도 좋다.
단일 또는 복수의 게이트 산화물 형성 후, 단일 게이트 폴리실리콘 레이어가 피착된다. 일 실시예에서, 게이트 폴리실리콘 레이어는 이미 도핑된 원위치에 피착되어도 좋다. 게이트 폴리실리콘은 그 다음 저-저항 규소화합물을 형성하도록 플래티늄, 티타늄, 텅스텐과 같은 난융성 금속으로 커버되어도 좋다. 게이트는 그 다음 마스킹 및 에칭되어도 좋다.
다른 실시예에서, 게이트 폴리실리콘 레이어는 도핑되지 않고 피착되고, 블랭킷(blanket) 임플란트로 약하게 도핑되고, 그 다음 마스킹 및 에칭되어도 좋다. 이 레이어의 영역은 다음 도핑으로부터 보호되고 고-가의 저항을 형성하는 데 사용되어도 좋다. 이 실시예에서, 게이트 폴리실리콘 레이어는 NMOS 또는 PMOS 장치의 소스 및 드레인 영역을 형성하는 데 사용되는 동일한 N+ 또는 P+ 임플란트를 사용하여, 프로세스에서 나중에 도핑되어도 좋다. 게이트 폴리실리콘의 일부 부분은 그러면 산화물과 같은 레이어에 의해 보호될 수 있고, 노출된 폴리실리콘 영역은 자체-정렬된(보호 레이어로) 규소화합물 영역을 형성하도록 난융성 금속으로 커버되어도 좋다.
또 다른 실시예에서, 두꺼운 게이트 산화물이 원위치에 도핑되고 후속으로 마스킹되고 에칭되는 제 1 폴리실리콘 레이어로 커버되고 성장되어도 좋다. 원하지 않는 두꺼운 게이트 산화물 영역이 그 다음 제거된다. 얇은 게이트 산화물은 그 다음 제 2 폴리실리콘 레이어로 커버되고 성장되어도 좋고, 후속으로 P-타입 및 N-타입 폴리실리콘 영역 모두를 형성하도록 마스킹 되고 도핑 되어도 좋다. 제 2 폴리실리콘 레이어는 난융성 금속으로 커버되고 규소화합물을 형성하도록 반응되고, 그 다음 저-전압 게이트를 형성하도록 마스킹 및 에칭되어도 좋다. 이 대안 흐름에서, 고전압 두꺼운 게이트 장치는 규소화합물을 가지지 못하고, 결과적으로 고전압 두꺼운 게이트 장치의 최대 스위칭 속도가 낮춰질 수도 있다. 이 흐름의 하나의 장점은 제 1 및 제 2 폴리실리콘 레이어 사이에 폴리-대-폴리 커패시터를 형성할 수 있다는 것이다.
대체 흐름에서, 단계 107의 베이스 임플란트는 게이트 산화 단계 후 도입되어, 산화가 베이스 임플란트를 앞서는 경우 게이트 산화 프로세스가 베이스 도펀트 프로파일에 대한 영향을 주지 않는 이점을 가지게 되어도 좋다. 이 흐름은 특히 베이스가 고주파수 작동에 대해 매우 얕아야 하는 폴리실리콘 이미터 바이폴라 트랜지스터 형성에 대해 이익이 있다.
단계 109는 LATID(large-angle tilt implant)를 사용하는 마스킹을 통해 도입되는 선택적인 PTB(P-type tilt body)의 형성을 도시한다. N-채널 측면 DMOS의 바디 형성을 위해, 1E13cm-2 ~ 5E14cm-2의 범위에서 붕소 임플란트가 45도 각도에서 도입되어 폴리실리콘 게이트 바로 밑의 실리콘 안으로 관통한다. 모든 방향의 게이트에 대한 균일성을 보증하기 위하여, 웨이퍼는 이온 임플란트 동안 기계적으로 회전되어야 한다. LATID 프로세스는 폴리실리콘 게이트 에지에 자체 정렬되는 PTB 영역의 형성을 허용하고 게이트 아래의 PTB를 확산하는데 장시간 확산 없이 게이트의 비교적 큰 언더랩(예를 들어, 0.3-0.6 미크론)을 가진다. 단계 109는 또한 연속하여 마스킹 되고 임플란트되는 LDD(lightly-doped drain) 영역의 형성을 나타낸다. 복수의 LDD 영역이 형성되고 주어진 모듈 흐름 안에 포함되는 각 종류의 CMOS 장치를 위해 최적화된다. 예를 들어, 저전압 CMOS 장치(NLDDl,PLDDl)를 위한 보다 강하게 도핑된 LDD 영역은 고전압 장치(NLDD2,PLDD2)를 위한 보다 약하게 도핑된 별도의 LDD 영역과 함께 형성된다.
LDD 임플란트 후, 단계 110은 에칭된 게이트 폴리실리콘 영역의 측벽을 따르는 범위를 제외한 모든 범위로부터 스페이서 레이어를 제거하는 이방성 에칭이 뒤따르는 두꺼운 산화물 또는 다른 스페이서 레이어의 피착과 같은, 종래의 방법을 사용한 측벽 스페이서의 형성을 도시한다. 단계 110은 또한 N+, P+ 소스 및 드레인 임플란트의 형성을 도시한다. 이들은 개별적으로 마스킹되고 일반적으로 각각 비소 및 BF2를 사용하여 임플란트된다. 선택적인 추가 임플란트 또한 ESD 성능을 개선하기 위해 도입될 수 있다. 바람직한 실시예에서, 위에 설명된 바와 같이, N+, P+ 임플란트가 또한 NMOS 및 PMOS 장치 위에 노출된 폴리실리콘 게이트 영역을 도핑하는 데 사용되어, 게이트 폴리실리콘과 각 장치 타입 내의 소스와 드레인 영역의 동일한 도핑 타입을 제공한다. 산화물과 같은 마스크 레이어 또한 자체 정렬 규소화합물이 그 다음 게이트 폴리실리콘 및/또는 소스 및 드레인 영역의 마스킹 안된 범위 상에 형성되도록 피착되고, 마스킹되고, 에칭되어도 좋다.
단계 111은 위에 놓인 금속 레이어로부터 기판을 분리하는 제 1 ILD(interlevel dielectric layer)의 형성을 도시한다. 이 레이어는 바람직하게, 0.3 ~ 1.0 미크론의 범위의 두께를 가지는 실리콘 이산화물 또는 다른 적절한 유전체이다. 고주파수 폴리실리콘 이미터 바이폴라 트랜지스터가 주어진 프로세스 흐름에 포함되는 경우, 폴리실리콘 이미터 윈도우가 ILD 안에 오픈되고 폴리실리콘이 피착된다. 폴리실리콘은 P-타입 및 N-타입 폴리실리콘 이미터를 형성하는 이온 임플란트 및 마스킹이 다음에, 미-도핑 피착되거나, 원위치에 도핑되어도 좋다. 웨이퍼는 그 다음 임플란트된 도펀트를 활성화하는 RTA(rapid-thermal-anneal) 프로세스를 사용하여 어닐링된다. 트렌치 재충전, 게이트 산화, 및 폴리실리콘 피착 프로세스를 제외하고, 이 단계가 프로세스에서 열 소모 비용의 가장 주요 부분을 구성한다. 이 특성은 대부분의 절연 IC 프로세스가 절연 및 양호한 형성과 관련하여 실질적으로 고온 프로세스를 가진다는 점에서 특수하다. RTA 사이클은 예를 들어 몇초에서 몇분까지의 시간 동안 100-110℃의 온도를 포함해도 좋다.
단계 112는 복수 레이어 상호 연결의 형성을 도시한다. 상호연결 프로세스는 접촉 플러그 형성 다음에, 바람직하게 텅스텐과 같은 난융성 금속의 피착과 평탄화를 사용하여 제 1 ILD의 에칭과 접촉 마스크로 시작한다. 제 1 금속화 레이어가 예를 들어, 알루미늄, 구리, 또는 합금을 사용하여 피착된다. 금속화 레이어는 접착, 접촉 저항, 또는 포토 프로세싱을 개선하기 위하여 하나 이상의 아래 놓인 배리어 레이어 및 하나 이상의 위에 놓인 배리어 레이어 또한 포함한다. 전체 금속 스택(stack)의 두께는 에칭될 최소 라인 너비에 좌우되지만, 일반적으로 1.0 미크론 또는 그보다 작아도 좋다. 제 1 금속화 레이어가 마스킹되고 에칭된다. ILD와 금속화의 추가 레이어는 필요한 숫자의 상호 연결 레이어를 제공하도록 유산 방법으로 피착되고 에칭된다.
단계 113에서, 실리콘 산화물 또는 실리콘 질화물과 같은 패시베이션 레이어가 접착 패드 개구를 한정하기 위해 피착, 마스킹 및 에칭된다. 대안으로, 다른 유전체 레이어가 패시베이션 레이어 대신에 피착될 수 있고, 최종 비아 마스크가 에칭될 수 있다. 선택적인 제 4 레이어 금속은 그 다음 피착되고, 일반적으로 0.5mm 중심 상의 규칙적인 그리드 배열 안에서 범프 어셈블리를 위해 일정하게 칩을 가로지르는 패드 위치를 재분배하기 위해 사용된다. 이 이유 때문에, 금속은 RDL 또는 재분배 레이어로 일컬어질 수 있다. 패드 마스크는 그 다음 범프 위치에 피착되고 에칭되며, 얇은 금속의 세 레이어 샌드위치가, 예를 들어 저항 접촉 레이어로 티타늄을, 매장 레이어로 니켈이 뒤따르고, 마지막으로 솔더 금속으로 은을 포함하여 피착된다. 은 납땜 범프는 그 다음 웨이퍼 위에서 도금되고 최종 웨이퍼가 다이싱을 위해 준비된다.
여기 설명된 실시예는 제한하지 않고 설명하고자 하는 것이다. 본 발명의 넓은 범위 내의 많은 대체 실시예가 여기 설명된 것으로부터 당업자에게 자명할 것이다.

Claims (76)

  1. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 CMOS 트랜지스터에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 트랜지스터의 절연 CMOS의 쌍은,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역; 및
    상기 기판의 표면에서 상기 플로어 절연 영역으로 하방 연장하는 제 1 충전 트렌치를 포함하고,
    상기 제 1 충전 트렌치의 플로어는 상기 플로어 절연 영역에 위치하고,
    상기 제 1 충전 트렌치의 벽은 유전체 물질로 라이닝되고(lined),
    상기 제 1 충전 트렌치는 전도성 물질을 더 포함하고, 상기 전도성 물질은 상기 유전체 물질로 측면이 둘러싸이고 상기 제 1 충전 트렌치의 플로어와 접촉하여, 상기 플로어 절연 영역에서 상기 기판의 표면으로 전기 접촉을 제공하고,
    상기 플로어 절연 영역 및 상기 제 1 충전 트렌치는 함께 상기 기판의 절연 포켓을 둘러싸고, 상기 절연 포켓은 N-웰 및 P-웰을 포함하고, 상기 N-웰은 P-채널 MOSFET를 포함하고, 상기 P-웰은 N-채널 MOSFET를 포함하는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 N-웰 및 P-웰 각각은 상기 기판의 표면에 인접한 상부 부분 및 상기 상부 부분 아래의 하부 부분을 포함하고,
    상기 하부 부분은 상기 상부 부분의 피크 도핑 농도 보다 큰 피크 도핑 농도를 가지는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  3. 제 2 항에 있어서,
    상기 P-채널 MOSFET는:
    P-타입 소스 영역, P-타입 드레인 영역, 게이트 산화물 레이어 위에 놓인 게이트, 및 P-타입 드레인 연장 영역을 포함하고,
    상기 P-타입 드레인 연장 영역은 상기 P-타입 드레인 영역보다 약하게 도핑되고 상기 P-타입 드레인 영역에서 상기 게이트로 연장하고,
    상기 N-채널 MOSFET는:
    N-타입 소스 영역, N-타입 드레인 영역, 제 2 게이트 산화물 레이어 위에 놓인 제 2 게이트, 및 N-타입 드레인 연장 영역을 포함하고,
    상기 N-타입 드레인 연장 영역은 상기 N-타입 드레인 영역보다 약하게 도핑되고 상기 N-타입 드레인 영역에서 상기 제 2 게이트로 연장하는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  4. 제 3 항에 있어서,
    상기 N-타입 드레인 영역과 상기 게이트 사이의 측면 거리는 상기 N-타입 소스 영역과 상기 게이트 사이의 측면 거리보다 큰 것을 특징으로 하는 절연 CMOS 트랜지스터.
  5. 제 3 항에 있어서,
    상기 N-타입 소스 영역보다 약하게 도핑되고 상기 N-타입 드레인 연장 영역보다 강하게 도핑된 N-타입 소스 연장 영역을 더 포함하고,
    상기 N-타입 소스 연장 영역은 상기 N-타입 소스 영역에서 상기 게이트로 연장하는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 절연 CMOS 트랜지스터는 제 2 충전 트렌치를 더 포함하고,
    상기 제 2 충전 트렌치는 상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하며, 상기 P-웰과 상기 N-웰을 분리하는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제 2 충전 트렌치의 폭은 상기 제 1 충전 트렌치의 폭보다 작은 것을 특징으로 하는 절연 CMOS 트랜지스터.
  11. 제 1 항에 있어서,
    상기 절연 CMOS 트랜지스터는 제 2 충전 트렌치를 더 포함하고,
    상기 제 2 충전 트렌치는 상기 제 1 충전 트렌치의 깊이보다 작은 깊이로 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  12. 제 11 항에 있어서,
    상기 제 2 충전 트렌치는 유전체 물질로 충전되는 것을 특징으로 하는 절연 CMOS 트랜지스터.
  13. 에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 반도체 기판 내에 형성되는 일군의 절연 CMOS 트랜지스터에 있어서,
    상기 일군의 절연 CMOS 트랜지스터는,
    상기 기판에 침강되며 상기 제 1 전도 타입과 반대인 제 2 전도 타입을 갖는 제 1 플로어 절연 영역;
    상기 기판의 표면에서 적어도 상기 제 1 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하는 제 1 충전 트렌치;
    상기 기판에 침강되는 제 2 전도 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하는 제 2 충전 트렌치; 및
    상기 기판 안에 침강되고 상기 제 1 및 제 2 플로어 절연 영역 사이에서 측면으로 배치되는 상기 제 1 전도 타입의 딥(deep) 임플란트된 영역
    을 포함하고,
    상기 제 1 플로어 절연 영역 및 상기 제 1 충전 트렌치는 함께 상기 기판의 제 1 절연 포켓을 둘러싸고,
    상기 제 1 절연 포켓은 제 1 P-채널 MOSFET를 포함하는 제 1 N-웰 및 제 1 N-채널 MOSFET를 포함하는 제 1 P-웰을 포함하고,
    상기 제 2 플로어 절연 영역 및 상기 제 2 충전 트렌치는 함께 상기 기판의 제 2 절연 포켓을 둘러싸고,
    상기 제 2 절연 포켓은 제 2 P-채널 MOSFET를 포함하는 제 2 N-웰 및 제 2 N-채널 MOSFET를 포함하는 제 2 P-웰을 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 N-웰 각각 및 상기 제 1 및 제 2 P-웰 각각은 상기 기판의 표면에 인접한 상부 부분 및 상기 상부 부분 아래의 하부 부분을 포함하고, 상기 웰 각각 내의 상기 하부 부분은 상기 상부 부분의 피크 도핑 농도 보다 큰 피크 도핑 농도를 가지는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 기판의 상기 표면에서 하방으로 연장하고 상기 제 1 및 제 2 절연 포켓 사이에서 측면으로 배치되는 제 3 재충전 트렌치를 추가로 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  17. 제 13 항에 있어서,
    상기 제 1 및 제 2 충전 트렌치는 전도성 물질을 추가로 포함하고, 상기 전도성 물질은 상기 유전체 물질에 의해 측면이 둘러싸인 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  18. 제 16 항에 있어서,
    상기 제 3 재충전 트렌치는 유전체 물질로 충전되는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  19. 제 16 항에 있어서,
    상기 제 3 재충전 트렌치의 폭은 상기 제 1 및 제 2 재충전 트렌치의 폭보다 작은 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  20. 제 17 항에 있어서,
    상기 기판의 상기 표면에서 하방으로 연장하고 상기 제 1 및 제 2 절연 포켓 사이에서 측면으로 배치되고 상기 유전체 물질로 충전되는 제 3 재충전 트렌치를 추가로 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  21. 제 13 항에 있어서,
    제 3 충전 트렌치와 제 4 충전 트렌치를 더 포함하고,
    상기 제 3 충전 트렌치는 상기 기판의 상기 표면에서 적어도 상기 제 1 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하고, 상기 제 1 P-웰 및 상기 제 1 N-웰을 분리하고,
    상기 제 4 충전 트렌치는 상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하고, 상기 제 2 P-웰 및 상기 제 2 N-웰을 분리하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  22. 제 21 항에 있어서,
    상기 제 1 P-채널 MOSFET는 제 1 P-타입 소스 영역, 제 1 P-타입 드레인 영역, 및 제 1 게이트 산화물 레이어 위에 놓인 제 1 게이트를 포함하고;
    상기 제 1 N-채널 MOSFET는 제 1 N-타입 소스 영역, 제 1 N-타입 드레인 영역, 및 제 2 게이트 산화물 레이어 위에 놓인 제 2 게이트를 포함하고;
    상기 제 2 P-채널 MOSFET는 제 2 P-타입 소스 영역, 제 2 P-타입 드레인 영역, 및 제 3 게이트 산화물 레이어 위에 놓인 제 3 게이트를 포함하고;
    상기 제 2 N-채널 MOSFET는 제 2 N-타입 소스 영역, 제 2 N-타입 드레인 영역, 및 제 4 게이트 산화물 레이어 위에 놓인 제 4 게이트를 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  23. 제 22 항에 있어서,
    상기 제 3 및 제 4 게이트 산화물 레이어 각각은 상기 제 1 및 제 2 게이트 산화물 레이어 각각보다 두꺼운 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  24. 제 22 항에 있어서,
    상기 제 2 N-웰 및 상기 제 2 P-웰 각각은 상기 제 1 N-웰 및 상기 제 1 P-웰 각각 보다 낮은 표면 농도를 가지는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  25. 제 22 항에 있어서,
    상기 제 2 N-웰 및 상기 제 2 P-웰 각각은 상기 제 1 N-웰 및 상기 제 1 P-웰 각각 보다 더 깊은 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  26. 제 22 항에 있어서,
    상기 제 1 절연 포켓은 상기 기판의 상기 표면으로부터 상기 플로어 절연 레이어로 하방 연장하는 상기 제 2 전도 타입의 웰을 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  27. 에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 반도체 기판 내에 형성되는 일군의 절연 CMOS 트랜지스터에 있어서,
    상기 일군의 절연 CMOS 트랜지스터는,
    상기 기판에 침강되며 상기 제 1 전도 타입과 반대인 제 2 전도 타입을 갖는 제 1 플로어 절연 영역;
    상기 기판의 표면에서 적어도 상기 제 1 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하는 제 1 충전 트렌치;
    상기 기판에 침강되는 제 2 전도 타입의 제 2 플로어 절연 영역; 및
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 연장하고, 유전체 물질을 포함하는 제 2 충전 트렌치
    를 포함하고,
    상기 제 1 플로어 절연 영역 및 상기 제 1 충전 트렌치는 함께 상기 기판의 제 1 절연 포켓을 둘러싸고,
    상기 제 1 절연 포켓은 제 1 P-채널 MOSFET를 포함하는 제 1 N-웰 및 제 1 N-채널 MOSFET를 포함하는 제 1 P-웰을 포함하고,
    상기 제 2 플로어 절연 영역 및 상기 제 2 충전 트렌치는 함께 상기 기판의 제 2 절연 포켓을 둘러싸고,
    상기 제 2 절연 포켓은 제 2 P-채널 MOSFET를 포함하는 제 2 N-웰 및 제 2 N-채널 MOSFET를 포함하는 제 2 P-웰을 포함하고,
    상기 제 1 N-웰은 제 3 P-채널 MOSFET 및 상기 기판의 상기 표면으로부터 하방으로 연장하는 제 3 충전 트렌치를 포함하고,
    상기 제 3 충전 트렌치는 유전체 물질을 포함하고 상기 제 1 및 제 3 P-채널 MOSFET를 분리하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  28. 제 27 항에 있어서,
    상기 제 3 충전 트렌치의 깊이는 상기 제 1 충전 트렌치의 깊이 보다 작은 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  29. 제 27 항에 있어서,
    상기 제 3 충전 트렌치의 폭은 상기 제 1 충전 트렌치의 폭 보다 작은 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  30. 제 13 항에 있어서,
    상기 제 1 및 제 2 충전 트렌치 각각은 상기 유전체 물질로 충전되는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  31. 제 13 항에 있어서,
    상기 제 1 및 제 2 충전 트렌치 각각의 벽은 상기 유전체 물질로 라이닝되고(lined),
    상기 제 1 및 제 2 트렌치 각각의 남은 부분은 상기 기판의 상기 표면에서 상기 플로어 절연 영역으로 연장하는 전도성 물질을 포함하는 것을 특징으로 하는 일군의 절연 CMOS 트랜지스터.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
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  75. 삭제
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