CN104221156B - 二极管 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 13
- 238000011084 recovery Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 13
- 230000005684 electric field Effects 0.000 description 10
- 230000006378 damage Effects 0.000 description 7
- 238000010276 construction Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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Abstract
在活性区域中,在n﹣型漂移层(1)上设置有p型正极层(2)。在活性区域的外周的终端区域中,在n﹣型漂移层(1)上设置有p型扩散层(3)。氧化膜(4)覆盖p型正极层(2)的外周部。在p型正极层(2)的未被氧化膜(4)覆盖的部分连接有正极电极(5)。在n﹣型漂移层(1)的下方设置有n﹢型负极层(7)。在n﹢型负极层(7)连接有负极电极(8)。p型正极层(2)的被氧化膜(4)覆盖的部分的面积是p型正极层(2)整体面积的5~30%。
Description
技术领域
本发明涉及作为构成大于或等于600V的高耐压功率模块的器件之一的二极管,特别是涉及能够提高破坏耐量的二极管。
背景技术
二极管的恢复动作是指如下动作,即,对应于与该二极管成对的开关元件的通断动作,二极管从导通(通电)状态向截止(断开)状态变化的动作。此时,与正极﹣负极间的电位差的上升相伴,以PN结为中心的耗尽层在器件内部扩展。
在导通状态下,大量的载流子(衬底的杂质浓度的100~10000倍左右)在器件内部流动。在恢复动作时,由于耗尽层内的电场,使得空穴被吸引至正极侧,电子被吸引至负极侧,最终分别不断从正极电极以及负极电极逃逸。
由于在导通状态下不对二极管施加电压,因此,即使流过大电流,也几乎不发生能量损耗(实际上,所施加的与电流相对应的电压=几V左右,成为二极管的导通损耗)。另一方面,由于在恢复动作时在施加有高电压的状态下流过电流,因此产生大的能量损耗及热量。因此,在导通状态下的电流越大,器件内部的载流子就越多,在恢复动作时流过大电流,由此所产生的热量有时引起热破坏。
作为表示二极管的恢复特性的指标,有恢复动作的损耗、反向恢复电流等。在迄今为止的二极管开发中,以改善这些指标为目的。这些指标是以改善在正常通断时的二极管的损耗为目的而设定的,但通过改善这些指标,也能够改善针对热破坏的耐量。如果破坏耐量提高,则即使增大电流密度也不会发生破坏,因此能够减小芯片尺寸而降低成本。
另外,耗尽层不仅在正极-负极间的器件纵向上扩展,也在平面方向上扩展。如果在平面方向上扩展后的耗尽层到达芯片端,则耐压会变得不稳定,或者会产生放电。因此,为了防止耗尽层到达芯片端,在形成有正极层、且进行器件动作的活性区域的基础上,还设置未形成正极层及正极电极、且不进行器件动作的终端区域(无效区域)(例如,参照专利文献1)。
专利文献1:日本特开平10-335679号公报
发明内容
终端区域由于基本上不进行器件动作,因此对二极管的恢复特性没有直接影响。然而,在导通状态下,从负极侧也向终端区域注入载流子,并且载流子从活性区域扩散,因此,在终端区域中积蓄大量的载流子。在恢复动作时,终端区域的载流子特别是空穴,向接触端(正极电极和正极层的接合部的外周端)集中而引起局部的温度上升。
另外,在正极电极的接触端,载流子容易集中、电场容易集中。并且,如果接触端正下方的正极层为较浅且较薄的扩散层,则耗尽层容易扩展,因此电场进一步集中,产生雪崩现象。由此,产生载流子,电流集中。
另外,在宽度有限的器件中,正极层的端部具有曲率。在恢复动作时,当耗尽层从主结延伸时,电场向具有曲率的正极层端集中,因此在该位置处产生雪崩现象,电流集中。
因此,活性区域和无效区域之间的边界部在恢复动作时容易被破坏,即使改善活性区域的特性,也无法提高破坏耐量。
本发明就是为了解决如上所述的课题而提出的,其目的在于获得能够提高破坏耐量的二极管。
本发明所涉及的二极管的特征在于,具备:n型漂移层;p型正极层,其在活性区域中设置于所述n型漂移层上;p型扩散层,其在所述活性区域的外侧的终端区域中设置于所述n型漂移层上;第1绝缘膜,其覆盖所述p型正极层的外周部;正极电极,其与所述p型正极层的未被所述第1绝缘膜覆盖的部分连接;n型负极层,其设置在所述n型漂移层的下方;以及负极电极,其与所述n型负极层连接,所述p型正极层的被所述第1绝缘膜覆盖的部分的面积是所述p型正极层整体面积的5~30%。
发明的效果
根据本发明,能够提高破坏耐量。
附图说明
图1是表示本发明的实施方式1所涉及的二极管的剖面图。
图2是针对实施方式1中镇流电阻区域的大小不同的2个构造,对镇流(ballast)电阻区域附近的电流密度分布和温度分布进行比较的图。
图3是表示对实施方式1中恢复动作时的器件内的最大温度和γ之间的关系进行模拟后的结果的图。
图4是表示本发明的实施方式1所涉及的二极管的变形例1的剖面图。
图5是表示本发明的实施方式1所涉及的二极管的变形例2的剖面图。
图6是表示本发明的实施方式1所涉及的二极管的变形例3的剖面图。
图7是表示本发明的实施方式1所涉及的二极管的变形例4的剖面图。
图8是表示本发明的实施方式1所涉及的二极管的变形例5的剖面图。
图9是表示本发明的实施方式1所涉及的二极管的变形例6的剖面图。
图10是表示本发明的实施方式1所涉及的二极管的变形例7的剖面图。
图11是表示本发明的实施方式1所涉及的二极管的变形例8的剖面图。
图12是表示本发明的实施方式1所涉及的二极管的变形例9的剖面图。
图13是表示本发明的实施方式1所涉及的二极管的变形例10的剖面图。
图14是表示本发明的实施方式2所涉及的二极管的剖面图。
图15是表示能够切断的最大电流密度和W2之间的关系的图。
图16是表示本发明的实施方式2所涉及的二极管的变形例1的剖面图。
图17是表示本发明的实施方式2所涉及的二极管的变形例2的剖面图。
图18是表示本发明的实施方式3所涉及的二极管的剖面图。
图19是表示对实施方式3中器件内的最大温度和γ之间的关系进行模拟后的结果的图。
图20是表示对实施方式3中器件内的最大温度和W3之间的关系进行模拟后的结果的图。
图21是表示对实施方式3中使W3变化后的情况下的器件内的最大温度和γ之间的关系进行模拟后的结果的图。
图22是表示本发明的实施方式4所涉及的二极管的剖面图。
图23是表示本发明的实施方式5所涉及的二极管的剖面图。
图24是表示本发明的实施方式6所涉及的二极管的剖面图。
具体实施方式
参照附图对本发明的实施方式所涉及的二极管进行说明。有时对相同或相对应的结构要素标注相同的标号,并省略重复的说明。
实施方式1.
图1是表示本发明的实施方式1所涉及的二极管的剖面图。在芯片中央设置有活性区域,在活性区域的外侧设置有主要以耐压保持为目的的终端区域。在活性区域中,在n﹣型漂移层1上设置有p型正极层2。在终端区域中,在n﹣型漂移层1上设置有p型扩散层3。p型正极层2、p型扩散层3通过向具有所希望的厚度和电阻率的Si衬底的表面侧注入受主杂质而形成。
氧化膜4覆盖P型正极层2的外周部、即p型正极层2的外周端和接触端之间的区域(镇流电阻区域)。在p型正极层2的未被氧化膜4覆盖的部分处连接有正极电极5。由于正极电极5与p型正极层2相比向外侧伸出,因此,由于场板效应,耗尽层在施加反向偏压时容易向终端区域侧延伸。
在终端区域的p型扩散层3连接有终端电极6。该终端电极6促进耗尽层的展开。但是,正极电极5和终端电极6不是同电位,而是利用具有一定程度的电阻值的氮化膜18电气结合。在n﹣型漂移层1的下方设置有n﹢型负极层7,该n﹢型负极层7注入有施主杂质。在n﹢型负极层7连接有负极电极8。
图2是针对实施方式1中镇流电阻区域的大小不同的2个构造,对镇流电阻区域附近的电流密度分布和温度分布进行比较的图。如果镇流电阻区域较小,则在狭窄的范围内电流集中而引起局部温度上升。另一方面,如果镇流电阻区域较大,则由于在该区域消耗电力,因此电流密度被分散化,最大温度下降。因此,针对热破坏模式的耐量提高。
图3是表示对实施方式1中恢复动作时的器件内的最大温度和γ之间的关系进行模拟后的结果的图。γ是镇流电阻区域的面积除以p型正极层2整体的面积(有效面积)所得的值。对于γ,存在最佳的范围,如果超出该范围,则最大温度上升,即耐量下降。如果γ小于5%,则通过镇流电阻区域所实现的温度分散效果较小,因此温度上升。另一方面,如果γ大于30%,则由于实质的有效面积较小,因此引起因活性区域的电流密度上升所产生的温度上升。该最佳范围随着负极构造、动作电流密度而变化,但只要将γ设定为5~30%,则不会有问题。
因此,在本实施方式中,将p型正极层2的被氧化膜4覆盖的部分的面积设为p型正极层2整体面积的5~30%。由此,能够提高恢复动作时、IGBT的反偏压动作中的破坏耐量。
图4是表示本发明的实施方式1所涉及的二极管的变形例1的剖面图。p型正极层2的杂质浓度在规定的深度处具有峰值。因此,能够使电阻最小的部分与接触端远离,位于衬底内部。因此,从终端区域聚集的载流子不会在接触端集中,而是优先地流过具有峰值浓度的部分9而到达正极电极5。其结果,电流被分散化,耐量提高。
图5是表示本发明的实施方式1所涉及的二极管的变形例2的剖面图。为了尽量使p型正极层2的杂质浓度变低,不向整个区域注入杂质,而是形成注入窗口,局部地注入杂质,由此,形成p型正极层2。
图6是表示本发明的实施方式1所涉及的二极管的变形例3的剖面图。为了防止与正极之间的穿通,在n﹣型漂移层1和n﹢型负极层7之间,设置有与n﹢型负极层7相比浓度较小的n型缓冲层10。
图7是表示本发明的实施方式1所涉及的二极管的变形例4的剖面图。在活性区域中n﹢型负极层7的一部分被置换成p型负极层11。
图8是表示本发明的实施方式1所涉及的二极管的变形例5的剖面图。变形例5是将变形例2、3组合后的结构。图9是表示本发明的实施方式1所涉及的二极管的变形例6的剖面图。变形例6是将变形例2、4组合后的结构。
图10是表示本发明的实施方式1所涉及的二极管的变形例7的剖面图。是在终端区域中以环状设置有多个p型扩散层3以及终端电极6的FLR(Field Limitting Rings)构造。
图11是表示本发明的实施方式1所涉及的二极管的变形例8的剖面图。终端区域的p型扩散层3由VLD(Variable Lateral Doping)形成。图12是表示本发明的实施方式1所涉及的二极管的变形例9的剖面图。终端区域的p型扩散层3是RESURF(REduce SURfaceField)构造。
图13是表示本发明的实施方式1所涉及的二极管的变形例10的剖面图。终端区域的p型扩散层3的一部分由VLD形成,剩余部分是RESURF构造。这些变形例也能够获得本实施方式的效果。
实施方式2.
图14是表示本发明的实施方式2所涉及的二极管的剖面图。p型正极层2具有:第1区域2a;以及第2区域2b,其设置在第1区域2a的外周,与第1区域2a相比深度深且杂质浓度高。
在第2区域2b的宽度W2小于p型正极层2的被氧化膜4覆盖的部分(镇流电阻区域)的宽度W1的情况下,深度浅且杂质浓度小的第1区域2a配置在接触端。在恢复动作中电场从主结延伸,因此主结部的电场最大。并且,对于接触端,由于还从终端区域聚集载流子,因此电场容易上升。由此,如果在接触端配置有第1区域2a,则容易雪崩,耐量下降。
因此,在本实施方式中,使第2区域2b的宽度W2大于镇流电阻区域的宽度W1。由此,由于深度深且杂质浓度高的第2区域2b配置在接触端,因此耐量提高。当然,使p型正极层2整体变深、杂质浓度提高也能够获得相同的效果。
图15是表示能够切断的最大电流密度和W2之间的关系的图。W1是60μm。可知,如果W2大于60μm,则最大电流密度提高。因此,如本实施方式所示,通过使W2大于W1,使得破坏耐量提高。
图16是表示本发明的实施方式2所涉及的二极管的变形例1的剖面图。第2区域2b以杂质浓度随着朝向芯片外侧而变小的方式由VLD(Variable Lateral Doping)形成。由此,p型正极层2的外端部的曲率得到缓和,因此电场得到缓和。其结果,与横向浓度统一的p型正极层2相比,难于发生雪崩,破坏耐量提高。
图17是表示本发明的实施方式2所涉及的二极管的变形例2的剖面图。在p型正极层2设置有多个沟槽13。在p型正极层2上设置有p﹢型正极层14,该p﹢型正极层14和正极电极5连接。在该情况下,也能够获得相同的效果。然而,对于最外侧的沟槽13,为了防止电场集中在其角部而发生破坏,需要由较深的第2区域2b覆盖。
实施方式3.
图18是表示本发明的实施方式3所涉及的二极管的剖面图。在终端区域中,在n﹣型漂移层1以及n型缓冲层10的下方设置有p型负极层11,在活性区域中设置有n﹢型负极层7。但是,p型负极层11从终端区域与氧化膜4相比延伸至芯片内侧的活性区域。将p型负极层11以p型正极层2的外端为原点向活性区域伸出的宽度定义为W3。
图19是表示对实施方式3中器件内的最大温度和γ之间的关系进行模拟后的结果的图。W3是100μm。如果γ较小,则与实施方式1相同地,通过镇流电阻区域所实现的温度分散效果较小,因此温度上升。另一方面,在γ较高的情况下的温度上升机理与实施方式1不同。
通过在终端区域设置p型负极层11,从而在导通时终端区域不动作,因此,在恢复动作时,从终端区域向接触端集中的载流子的量减少,恢复耐量提高。活性区域的n﹢型负极层7是在导通时注入载流子的区域,成为即使在恢复动作时也流过电流的路径。如果在恢复动作时载流子集中而容易发生雪崩的接触端存在n﹢型负极层7,则能够形成电流路径,导致载流子集中、温度上升而造成破坏。
图20是表示对实施方式3中器件内的最大温度和W3之间的关系进行模拟后的结果的图。可知,无论对于哪一个W1,通过使W3>W1,从而使得最大温度降低,耐量提高。
另外,根据如上所述的机理可知,γ和器件内的最大温度的关系依赖于W3。图21是表示对实施方式3中使W3变化后的情况下的器件内的最大温度和γ之间的关系进行模拟后的结果的图。通过增大W3而减小上述γ依赖性。通过增大W3,从而在恢复动作时从P负极层注入的空穴增加,因此恢复损耗增加。因此,虽然实际上是以满足制品的恢复损耗要求值的方式来设计W3,但至少需要使W3>W1。
实施方式4.
图22是表示本发明的实施方式4所涉及的二极管的剖面图。在n﹢型负极层7和负极电极8之间设置有氧化膜15。氧化膜15从终端区域与氧化膜4相比延伸至芯片内侧。利用该氧化膜15设置不进行器件动作的区域,由此破坏耐量提高。
实施方式5.
图23是表示本发明的实施方式5所涉及的二极管的剖面图。在p型正极层2的未被氧化膜4覆盖的部分的外周部和被氧化膜4覆盖的部分处,设置有载流子的寿命局部地降低的低寿命区域16。由此,能够积极地消除在p型正极层2端集中的载流子,能够抑制因载流子的集中引起的电场强度的上升。其结果,变得难于产生雪崩,破坏耐量提高。
实施方式6.
图24是表示本发明的实施方式6所涉及的二极管的剖面图。载流子的寿命局部地降低的低寿命区域17设置在活性区域的一部分和终端区域。低寿命区域17从终端区域与氧化膜4相比延伸至芯片内侧处。这样,将低寿命区域17形成在终端区域,实质上使终端区域不进行器件动作,由此耐量提高。
此外,可以将实施方式1~6的结构彼此组合。另外,在实施方式2~6中,与实施方式1的变形例1~10的结构进行组合,也可以获得相同的效果。
标号的说明
1 n﹣型漂移层
2 p型正极层
2a 第1区域
2b 第2区域
3 p型扩散层
4 氧化膜(第1绝缘膜)
5 正极电极
7 n﹢型负极层
8 负极电极
11 p型负极层
15 氧化膜(第2绝缘膜)
16、17 低寿命区域
Claims (6)
1.一种二极管,其特征在于,
具备:
n型漂移层;
p型正极层,其在活性区域中设置于所述n型漂移层上;
p型扩散层,其在所述活性区域的外侧的终端区域中设置于所述n型漂移层上;
第1绝缘膜,其覆盖所述p型正极层的外周部;
正极电极,其与所述p型正极层的未被所述第1绝缘膜覆盖的部分连接;
n型负极层,其设置在所述n型漂移层的下方;以及
负极电极,其与所述n型负极层连接,
所述p型正极层的被所述第1绝缘膜覆盖的部分的面积是所述p型正极层整体面积的5~30%,
所述p型正极层具有:第1区域;以及第2区域,其设置在所述第1区域的外周,与所述第1区域相比深度深且杂质浓度高,
所述第2区域的宽度大于所述p型正极层的被所述第1绝缘膜覆盖的部分的宽度,
所述第2区域的杂质浓度随着朝向芯片外侧而变小。
2.根据权利要求1所述的二极管,其特征在于,
还具备p型负极层,该p型负极层在所述活性区域的一部分和所述终端区域中,设置在所述n型漂移层的下方,
所述p型负极层从所述终端区域与所述第1绝缘膜相比延伸至芯片内侧处。
3.根据权利要求1所述的二极管,其特征在于,
还具备第2绝缘膜,该第2绝缘膜设置在所述n型负极层和所述负极电极之间,
所述第2绝缘膜从所述终端区域与所述第1绝缘膜相比延伸至芯片内侧处。
4.根据权利要求1所述的二极管,其特征在于,
在所述p型正极层的未被所述第1绝缘膜覆盖的部分的外周部和被所述第1绝缘膜覆盖的部分处,载流子的寿命局部地降低。
5.根据权利要求1所述的二极管,其特征在于,
载流子的寿命局部地降低的低寿命区域设置在所述活性区域的一部分和所述终端区域,
所述低寿命区域从所述终端区域与所述第1绝缘膜相比延伸至芯片内侧处。
6.根据权利要求1所述的二极管,其特征在于,
所述p型正极层的杂质浓度在规定的深度处具有峰值。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2012/060152 WO2013153668A1 (ja) | 2012-04-13 | 2012-04-13 | ダイオード |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104221156A CN104221156A (zh) | 2014-12-17 |
CN104221156B true CN104221156B (zh) | 2017-03-01 |
Family
ID=49327274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280072371.XA Active CN104221156B (zh) | 2012-04-13 | 2012-04-13 | 二极管 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9508870B2 (zh) |
JP (1) | JP5716865B2 (zh) |
KR (1) | KR101654223B1 (zh) |
CN (1) | CN104221156B (zh) |
DE (1) | DE112012006215B4 (zh) |
WO (1) | WO2013153668A1 (zh) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104838504B (zh) | 2012-12-07 | 2017-08-15 | 三菱电机株式会社 | 半导体装置的制造方法 |
EP3238260B1 (en) * | 2014-12-23 | 2020-03-25 | ABB Power Grids Switzerland AG | Reverse-conducting semiconductor device |
JP6288315B2 (ja) * | 2015-02-09 | 2018-03-07 | 三菱電機株式会社 | 半導体装置 |
KR101737603B1 (ko) * | 2015-08-11 | 2017-05-30 | 메이플세미컨덕터(주) | 내압 안정화 구조의 에지셀을 가지는 전력 반도체 장치 |
JP6637012B2 (ja) * | 2016-11-10 | 2020-01-29 | ローム株式会社 | 半導体装置 |
JP2019054170A (ja) | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
JP6615292B2 (ja) * | 2018-09-14 | 2019-12-04 | 三菱電機株式会社 | 電力用半導体装置 |
JP6615291B2 (ja) * | 2018-09-14 | 2019-12-04 | 三菱電機株式会社 | 電力用半導体装置 |
JP6618591B2 (ja) * | 2018-09-14 | 2019-12-11 | 三菱電機株式会社 | 電力用半導体装置 |
JP7150539B2 (ja) * | 2018-09-15 | 2022-10-11 | 株式会社東芝 | 半導体装置 |
JP2024093593A (ja) * | 2022-12-27 | 2024-07-09 | 新電元工業株式会社 | 半導体装置 |
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CN101587912A (zh) * | 2008-05-23 | 2009-11-25 | 三菱电机株式会社 | 半导体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
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US5969400A (en) | 1995-03-15 | 1999-10-19 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
JP4031371B2 (ja) | 1995-03-15 | 2008-01-09 | 株式会社東芝 | 高耐圧半導体素子 |
JP3287269B2 (ja) | 1997-06-02 | 2002-06-04 | 富士電機株式会社 | ダイオードとその製造方法 |
JP2001168351A (ja) * | 1999-12-13 | 2001-06-22 | Fuji Electric Co Ltd | 半導体装置 |
JP4782923B2 (ja) | 2000-12-28 | 2011-09-28 | 日本インター株式会社 | 半導体装置 |
US7955943B2 (en) * | 2005-01-25 | 2011-06-07 | Semiconductor Components Industries, Llc | High voltage sensor device and method therefor |
JP5092610B2 (ja) * | 2007-08-01 | 2012-12-05 | トヨタ自動車株式会社 | 半導体装置 |
JP5003598B2 (ja) * | 2008-06-05 | 2012-08-15 | 富士電機株式会社 | 半導体装置 |
JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
US8648419B2 (en) * | 2010-01-20 | 2014-02-11 | Freescale Semiconductor, Inc. | ESD protection device and method |
JP5515922B2 (ja) | 2010-03-24 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
JP5925991B2 (ja) | 2010-05-26 | 2016-05-25 | 三菱電機株式会社 | 半導体装置 |
WO2014087522A1 (ja) * | 2012-12-06 | 2014-06-12 | 三菱電機株式会社 | 半導体装置 |
-
2012
- 2012-04-13 CN CN201280072371.XA patent/CN104221156B/zh active Active
- 2012-04-13 DE DE112012006215.9T patent/DE112012006215B4/de active Active
- 2012-04-13 KR KR1020147028149A patent/KR101654223B1/ko active IP Right Grant
- 2012-04-13 WO PCT/JP2012/060152 patent/WO2013153668A1/ja active Application Filing
- 2012-04-13 JP JP2014510000A patent/JP5716865B2/ja active Active
- 2012-04-13 US US14/372,622 patent/US9508870B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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CN101587912A (zh) * | 2008-05-23 | 2009-11-25 | 三菱电机株式会社 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20150021747A1 (en) | 2015-01-22 |
JPWO2013153668A1 (ja) | 2015-12-17 |
DE112012006215T5 (de) | 2014-12-31 |
CN104221156A (zh) | 2014-12-17 |
KR101654223B1 (ko) | 2016-09-05 |
JP5716865B2 (ja) | 2015-05-13 |
DE112012006215B4 (de) | 2020-09-10 |
WO2013153668A1 (ja) | 2013-10-17 |
US9508870B2 (en) | 2016-11-29 |
KR20140135236A (ko) | 2014-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |