KR101841631B1 - 고전자이동도 트랜지스터 및 그의 제조방법 - Google Patents
고전자이동도 트랜지스터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR101841631B1 KR101841631B1 KR1020160047552A KR20160047552A KR101841631B1 KR 101841631 B1 KR101841631 B1 KR 101841631B1 KR 1020160047552 A KR1020160047552 A KR 1020160047552A KR 20160047552 A KR20160047552 A KR 20160047552A KR 101841631 B1 KR101841631 B1 KR 101841631B1
- Authority
- KR
- South Korea
- Prior art keywords
- source electrode
- pad
- insulating layer
- drain electrode
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims description 50
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 239000010931 gold Substances 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 15
- 238000000227 grinding Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910052737 gold Inorganic materials 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 10
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910002601 GaN Inorganic materials 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims 3
- 238000005530 etching Methods 0.000 abstract description 23
- 238000009413 insulation Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 152
- 230000008569 process Effects 0.000 description 38
- 101100016388 Arabidopsis thaliana PAS2 gene Proteins 0.000 description 16
- 101100297150 Komagataella pastoris PEX3 gene Proteins 0.000 description 16
- 101100315760 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEX4 gene Proteins 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000007767 bonding agent Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000006911 nucleation Effects 0.000 description 5
- 238000010899 nucleation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000011231 conductive filler Substances 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
- H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/1033—Gallium nitride [GaN]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
고전자이동도 트랜지스터 및 그의 제조방법이 개시된다. 본 발명은 소스전극배선형성부위가 정의된 기판상에 베이스층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계, 상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계, 상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층상에 게이트전극을 형성하는 단계, 전면에 제2 절연층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계, 상기 소스전극 상부의 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하고, 상기 드레인전극 상부의 상기 제2 절연층과 상기 제1 절연층의 일부를 제거하여 각각 소스전극패드용 비아 및 드레인전극패드용 비아를 형성하는 단계 및 상기 소스전극배선용 비아, 상기 소스전극패드용 비아 및 상기 드레인전극패드용 비아를 전도체로 충진하여 소스전극배선용 비아패드, 소스전극패드 및 드레인전극패드를 형성하는 단계를 포함한다.
Description
본 발명은 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 소자의 수율 및 소자의 신뢰성을 향상시키는 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 최근에 등장한 갈륨나이트라이드계 트랜지스터는 종래의 실리콘계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히 갈륨나이트라이드를 이용한 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 이용함으로써 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.
이러한, 고전자이동도 트랜지스터는 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩(backgrinding) 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하여 소스전극의 하부를 관통하는 소스전극배선용 비아를 형성하고 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성한다.
그러나 상기 소스전극배선 형성 공정은 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하기 때문에, 기판이 깨질 염려가 있어서 백-그라인딩 공정 전의 두꺼운 기판을 식각하는 경우보다 식각속도가 감소되고, 식각 균일도가 저하되며 기판에 균열 즉 크랙(crack)이 발생하여 소자의 수율 및 소자의 신뢰성이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정에 의한 기판의 온도 상승으로 백-그라인딩 공정 시 저온 접합제를 사용하지 못하고 제거가 어려운 고온 접합제를 사용함에 따라 공정을 매우 어렵게 하여 소자의 수율이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성하기 때문에, 소스전극배선용 비아 내측이 비어 있어서 열 전도율이 낮아 소자의 열방출이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아 내측의 대부분이 비어 있기 때문에, 소자의 패키징을 위한 솔더본딩(solder bonding) 시 사용되는 솔더와 플럭스(flux)가 기판으로 유입될수 있어 소자의 신뢰성이 저하되고 소자의 수명이 단축될 수 있는 문제점이 있다.
본 발명의 목적은, 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하여 트랜지스터의 크기를 최소화하고, 소스전극배선 형성 공정을 전면에서 하고 소스전극배선용 비아를 도전성물질전도체로 충진함으로써 공정이 용이하고 소자의 열방출을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그의 제조방법을 제공하는 것이다.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터는,
소스전극배선형성부위가 정의된 기판, 상기 기판 상부에 형성되는 베이스층, 상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되고 중공이 형성된 소스전극, 상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극, 상기 소스전극과 상기 드레인전극 사이 상기 베이스층 상부에 형성되는 게이트전극, 상기 중공 내측으로 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드, 상기 소스전극배선용 비아패드에서 연장되어 일체로 형성되는 소스전극패드, 상기 드레인전극 상에 형성되는 드레인전극패드, 상기 베이스층상에 형성되는 제1 절연층 및 상기 소스전극패드와 상기 드레인전극패드 사이에 형성되며 상기 제1 절연층과 상기 게이트전극을 덮는 제2 절연층을 포함한다.
또한, 상기 소스전극패드 상면부터, 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지를 덮는 필드플레이트 및 상기 필드플레이트와 상기 드레인전극패드가 노출되도록 전면에 형성되는 제3 절연층을 더 포함한다.
또한, 상기 소스전극배선용 비아패드, 상기 소스전극패드 및 상기 드레인전극패드는 구리, 금 중 어느 하나일 수 있다.
또한, 상기 소스전극배선용 비아패드는 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 클 수 있다.
상기 소스전극배선용 비아패드는 상기 기판의 후면까지 관통된 구조이다. 또한, 상기 소스전극배선용 비아패드는 상기 소스전극에 적어도 하나 이상 형성될 수 있다.
또한, 상기 소스전극배선용 비아패드는 상기 소스전극의 전체 면적의 50% 이상을 차지할 수 있다.
또한, 상기 활성층은 갈륨나이트라이드(GaN)층을 포함한다.
본 발명의 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은,
소스전극배선형성부위가 정의된 기판상에 베이스층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계, 상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계, 상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층상에 게이트전극을 형성하는 단계, 전면에 제2 절연층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계, 상기 소스전극 상부의 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하고, 상기 드레인전극 상부의 상기 제2 절연층과 상기 제1 절연층의 일부를 제거하여 각각 소스전극패드용 비아 및 드레인전극패드용 비아를 형성하는 단계 및 상기 소스전극배선용 비아, 상기 소스전극패드용 비아 및 상기 드레인전극패드용 비아를 전도체로 충진하여 각각 소스전극배선용 비아패드, 소스전극패드 및 드레인전극패드를 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 소스전극배선형성부위가 정의된 기판상에 베이스층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계, 상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계, 상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층상에 게이트전극을 형성하는 단계, 전면에 제2 절연층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제2절연층, 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계, 상기 소스전극 상부의 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하고, 상기 드레인전극 상부의 상기 제2 절연층과 상기 제1 절연층의 일부를 제거하여 각각 소스전극패드용 비아 및 드레인전극패드용 비아를 형성하는 단계, 상기 소스전극배선용 비아, 상기 소스전극패드용 비아 및 상기 드레인전극패드용 비아를 전도체로 충진하여 각각 소스전극배선용 비아패드, 소스전극패드 및 드레인전극패드를 형성하는 단계, 상기 소스전극패드 상면부터, 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지 필드플레이트를 형성하는 단계 및 상기 필드플레이트와 상기 드레인전극패드가 노출되도록 전면에 제3 절연층을 형성하는 단계를 포함한다.
그리고, 상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계 및 상기 기판의 후면에 노출된 상기 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함한다.
본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법은 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시키는 효과를 가진다.
또한, 본 발명은 소스전극배선용 비아패드를 형성하고 백-그라인딩 공정을 진행함으로써, 소스전극배선용 비아를 형성하기 위한 기판 식각 공정 없이 백-그라인딩 공정이 진행되기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시키는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소스전극배선용 비아 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아보다 열전도도가 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시키는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지하는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
도 1은 제1 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 4a 내지 도 4g는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 5a 내지 도 5b는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 4a 내지 도 4g는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 5a 내지 도 5b는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
제1
실시예
도 1은 제1 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터는 소스전극배선형성부위가 정의된 기판(11), 기판(11) 상부에 형성되는 베이스층(10), 소스전극배선형성부위의 베이스층(10) 상부에 형성되고 중공이 형성된 소스전극(SE), 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성되는 드레인전극(DE), 소스전극(SE)과 드레인전극(DE) 사이 베이스층(10) 상부에 형성되는 게이트전극(GE), 중공 내측으로 상기 소스전극배선형성부위의 상기 베이스층(10) 및 기판(11)을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드(VAP), 소스전극배선용 비아패드(VAP)에서 연장되어 일체로 형성되는 소스전극패드(PSE), 드레인전극(DE) 상에 형성되는 드레인전극패드(PDE), 베이스층(10) 상부에 형성되는 제1 절연층(PAS1) 및 소스전극패드(PSE)와 드레인전극패드(PDE) 사이에 형성되며 제1 절연층(PAS1)과 게이트전극(GE)을 덮는 제2 절연층(PAS2)을 포함한다.
또한, 소스전극패드(PSE) 상면부터 게이트전극(GE)과 드레인전극(DE) 사이의 제2 절연층(PAS2) 상면까지를 덮는 필드플레이트(FDP) 및 필드플레이트(FDP)와 드레인전극패드(PDE)가 노출되도록 전면에 형성되는 제3 절연층(PAS3)을 더 포함한다.
여기서, 기판(11) 상부에 베이스층(10)이 형성된다. 그리고 소스전극(SE)과 전기적으로 연결되는 소스전극패드(PSE)가 소스전극배선용 비아패드(VAP) 상부에 형성된다. 이때, 소스전극배선용 비아패드(VAP)는 소스전극패드(PSE)를 통하여 소스전극(SE)과 전기적으로 연결된다. 또한, 드레인전극(DE)과 전기적으로 연결되는 드레인전극패드(PDE)가 드레인전극(DE) 상부에 형성된다.
상기 기판(11)은 소스전극배선형성부위, 상기 소스전극배선형성부위의 상측으로 단차(S)를 가지며 형성되는 소스전극패드형성부위 및 드레인전극패드형성부위가 각각 정의되며, 사파이어(Al2O3), 질화 갈륨(GaN), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 이루어질 수 있다. 그리고 상기 베이스층(10)은 상기 소스전극배선형성부위의 둘레 외측을 따라 기판(11) 상부에 형성되며, 핵형성층(12) 상부에 버퍼층(13)이 형성되고, 버퍼층(13) 상부에 배리어층(15)이 형성되어 이루어진다.
여기서, 핵형성층(12)과 버퍼층(13)과 배리어층(15)은 각각 알루미늄나이트라이드(AlN)와 갈륨나이트라이드(GaN)와 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다.
소스전극(SE)은 상기 소스전극패드형성부위의 단차(S)가 만들어지도록 중공을 가지는 중공 형성체로써, 상기 베이스층(10) 상부에 형성된다. 그리고 드레인전극(DE)은 소스전극(SE)과 이격되어 상기 베이스층(10) 상부에 형성된다.
게이트전극(GE)은 소스전극(SE)과 드레인전극(DE)사이 소정부위의 상기 베이스상(10)에 형성된다.
이하, 상기 소스전극배선용 비아패드(VAP)에 대해 상세하게 설명한다.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이고, 도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
상기 소스전극배선용 비아패드(VAP)는 기판(11)과 상기 베이스층(10)으로 둘러싸이고 상기 소스전극배선형성부위에 전면에서부터 소정 깊이로 식각하고 충진하여 형성된다. 그리고 소스전극배선용 비아패드(VAP)는 소스전극패드(PSE)와 일체형으로 형성된다.
이때, 소스전극배선용 비아패드(VAP)는 기판(11)의 전면에서부터 소정 깊이로 식각하고 충진하여 형성되기 때문에, 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위보다 크게 형성될 수 있다. 이 경우, 후면에서부터 식각하는 종래 기술과 소스전극배선용 비아패드(VAP)의 모양과 반대로 형성된다. 하지만, 보쉬공정(Bosch process) 등으로 상부부위와 하부부위의 직경을 동일하게 식각 할 수도 있다.
그리고 소스전극배선용 비아패드(VAP)는 후술될 소스전극패드(PSE) 및 드레인전극패드(PDE) 형성 이후 백-그라인딩 공정 시, 기판(11)의 후면까지 관통된다. 그렇게 하면 종래 기술에 기판(11) 후면에서 소스전극배선용 비아패드(VAP)를 형성한 것과 같이 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성된다. 따라서 종래 기술에서처럼 후면에서 소스전극배선용 비아패드(VAP)를 형성할 경우 발생하는 문제점들을 해결하면서도 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성되는 것이다.
여기서, 소스전극배선용 비아패드(VAP)는 트랜지스터의 전기 전도율 및 열 전도율을 향상시키도록, 상기 소스전극배선형성부위를 구리(Cu), 금(Au) 등 도전성 충진물전도체로 충진하여 형성된다.
또한, 상기 소스전극배선용 비아패드(VAP)는 도 2에 도시된 바와 같이, 소스전극(SE)에 적어도 하나 이상 형성되거나, 도 3에 도시된 바와 같이, 소스전극(SE)의 전체 면적의 50% 이상을 차지하며 형성될 수 있다. 모두 비아패드(VAP)를 통한 전기 전도율 및 열 전도율을 향상시키기 위함이다.
전면에서 소스전극배선용 비아패드(VAP)를 형성할 경우, 그 개수를 하나만 형성할 수도 있고, 트랜지스터의 열방출 효율을 향상시키기 위하여 둘 이상의 복수개로 형성할 수 있다. 또한, 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우에도 도 3에 도시된 것처럼 소스전극(SE)의 전체면적의 50% 이상으로 소스전극배선용 비아패드(VAP)를 형성함으로써 전기 전도율 및 열 전도율을 향상시킬 수 있다. 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우 도 3에 도시된 것처럼 그 크기를 소스전극(SE)의 크기와 모양에 근접하게 형성한다면 전기 전도율 및 열 전도율을 향상시킬 수 있다.
본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있으므로 도 2와 도3과 같이 소스전극배선용 비아패드(VAP)를 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
이하, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다.
도 4a 내지 도 4g는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
고전자이동도 트랜지스터의 제조 방법은, 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 형성하는 단계, 소스전극배선형성부위의 상기 베이스층(10) 상부에 중공이 형성된 소스전극(SE)과, 상기 소스전극배선형성부위와 이격된 상기 베이스층(10) 상부에 드레인전극(DE)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 및 베이스층(10)의 전면에 제1 절연층(PAS1)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 사이의 소정부위의 제1 절연층(PAS1)을 제거하여 노출된 상기 베이스층(10) 상부에 게이트전극(GE)을 형성하는 단계, 전면에 제2 절연층(PAS2)을 형성하는 단계, 소스전극배선형성부위의 소스전극(SE) 중공 내측의 제2 절연층(PAS2), 제1 절연층(PAS1), 상기 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성하는 단계, 소스전극(SE) 상부의 제2 절연층(PAS2) 및 제1 절연층(PAS1) 일부를 제거하고, 드레인전극(DE) 상부의 제2 절연층(PAS2)과 제1 절연층(PAS1)의 일부를 제거하여 각각 소스전극패드용 비아(PSEVA) 및 드레인전극패드용 비아(PDEVA)를 형성하는 단계 및 소스전극배선용 비아(VAP), 소스전극패드용 비아(PSEVA) 및 드레인전극패드용 비아(PDEVA)를 전도체로 충진하여 각각 소스전극배선용 비아패드(VAP), 소스전극패드(PSE) 및 드레인전극패드(PDE)를 형성하는 단계를 포함한다.
그리고, 소스전극배선용 비아패드(VAP)의 후단이 노출되도록 기판(11) 후면을 백-그라인딩하는 단계 및 기판(11)의 후면에 노출된 비아패드(VAP)와 연결되는 배면층(BSP)을 형성하는 단계를 더 포함한다.
도 4a에 도시된 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 기판(11) 상부에 베이스층(10)을 증착한다. 여기서, 베이스층은 핵형성층(12)과 버퍼층(13)과 배리어층(15)이 적층되어 이루어질 수 있다. 그리고 핵형성층(12)과 버퍼층(13)과 배리어층(15)은 각각 알루미늄나이트라이드(AlN)와 갈륨나이트라이드(GaN)와 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다. 그리고 상기 소스전극패드형성부위는 상기 소스전극배선형성부위보다 면적이 크다.
도 4b에 도시된 바와 같이, 상기 베이스층(10) 상부에 상기 소스전극패드형성부위의 단차(S)가 만들어지도록 중공을 가지는 중공 형성체인 소스전극(SE)을 형성하고, 소스전극(SE)과 이격되어 상기 베이스층상에 드레인전극(DE)을 형성한다.
즉, 포토리소그래피(photolithography) 공정을 진행하기 위해, 감광막(미도시)을 도포한다. 이후, 소스전극(SE) 및 드레인전극(DE)이 형성될 부위에만 상기 감광막이 제거되도록, 상기 감광막을 선택적으로 노광 및 현상한다. 이때, 소스전극(SE) 및 드레인전극(DE)이 형성될 부위의 상기 베이스층(10)만 노출된다.
그리고 상기 감광막을 마스크로 전면에 제1 도전층(미도시)을 증착하고, 리프트 오프(lift-off) 공정 등을 진행하여 상기 소스전극패드형성부위의 단차(S)가 만들어지도록 중공을 가지는 중공 형성체인 소스전극(SE), 및 소스전극(SE)과 이격된 드레인전극(DE)을 형성한다. 여기서, 상기 제1 도전층은 Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등의 오믹 접촉(ohmic contact)용 금속으로 이루어질 수 있다. 또한, 상기 제1 도전층을 증착한 후 열처리하여 오믹 접촉을 형성한다.
본 실시예에서는 소스전극(SE)이 중공형상인 경우로 설명하고 있으나, 소스전극(SE)이 중공형상이 아닌 경우도 가능하며, 이 경우에는 소스전극의 중앙부분을 포함하여 그 하방으로 식각할 수도 있으며, 그 공정은 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다. 이러한 구조 및 공정은 후술되는 제2 실시예에서도 동일하게 적용될 수 있다.
도 4c에 도시된 바와 같이, 상기 소스전극(SE)과 드레인전극(DE)을 포함한 전면에 제1 절연층(PAS1)을 증착하고, 후공정에서 게이트전극(GE) 하부부위가 형성될 베이스층(10)이 노출되도록, 포토리소그래피 공정을 진행하여 제1 절연층(PAS1)을 선택 식각한다. 여기서, 제1 절연층(PAS1)은 질화규소(silicon nitride) 등으로 이루어진다.
이후, 게이트전극(GE) 상부부위가 게이트전극(GE)의 하부부위보다 면적이 넓기 때문에, 포토리소그래피 공정을 진행하여 게이트전극(GE)의 상부부위가 안착될 제1 절연층(PAS1)을 노출시킨다. 노출된 제1 절연층(PAS1)부분은 게이트전극(GE)의 하부부위를 위해서 선택적으로 식각된 제1 절연층(PAS1)의 양측부분이다.
제1 절연층(PAS1)그 다음, 게이트전극(GE)을 형성할 부위가 노출된 전면에 제2 도전층(미도시)을 증착하고 리프트 오프 공정을 진행하여 게이트전극(GE)을 형성한다. 여기서, 상기 제2 도전층은 Ni/Au, Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등으로 이루어질 수 있다. 그리고 게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이에 형성된다.
게이트전극(GE) 상부 및 제1 절연층(PAS1) 상부에 제2 절연층(PAS2)을 증착한다. 여기서, 제2 절연층(PAS2)은 질화규소(silicon nitride) 등으로 이루어진다.
도 4d에 도시된 바와 같이, 제2 절연층(PAS2) 상부에 제1 시드(seed)층(SD1)을 증착한다. 여기서, 제1 시드층(SD1)은 스퍼터링(sputter) 등의 증착공정을 이용하여 증착되고, Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다.
이후, 제1 시드층(SD1) 상부에 포토리소그래피 공정을 진행하여 상기 소스전극배선형성부위 양측의 제1 시드층(SD1) 상부에 메탈마스크(19)를 성장시킨다. 이때, 상기 메탈마스크(19)는 약 7~10㎛로 성장시킨다. 여기서, 상기 메탈마스크(19)는 니켈(Ni), 구리(Cu), 금(Au) 등으로 이루어질 수 있다.
그 다음, 메탈마스크(19)를 마스크로 사용하여 상기 소스전극배선형성부위의 제1 시드층(SD1), 제2 절연층(PAS2), 제1 절연층(PAS1), 베이스층(10), 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성한다. 그 후, 제2 절연층(PAS2) 상부의 상기 제1 시드층(SD1)과 메탈마스크(19)를 제거한다.
소스전극배선용 비아(VA)를 식각하는 크기는 소스전극(SE)의 중공부위의 크기에 맞게 식각하거나, 도 4d처럼 소스전극(SE)의 중공부위의 크기보다 작게 식각을 진행할 수도 있다.
도 4e에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 상기 소스전극패드형성부위와 상기 드레인전극패드형성부위 각각의 제1, 제2 절연층(PAS1, PAS2)을 제거한다. 이때, 상기 소스전극패드형성부위에는 베이스층(10)과 소스전극(SE)이 노출된 소스전극패드용 비아(PSEVA)가 형성되고, 상기 드레인전극패드형성부위에는 드레인전극(DE)이 노출된 드레인전극패드용 비아(PDEVA)가 형성된다.
도 4f에 도시된 바와 같이, 상기 소스전극패드용 비아(PSEVA)와 드레인전극패드용 비아(PDEVA)를 포함한 전면에 제2 시드층(SD2)을 증착하고, 포토리소그래피 공정을 진행하여 소스전극패드용 비아(PSEVA) 상부 및 드레인전극패드용 비아(PDEVA) 상부의 제2 시드층(SD2)만 노출시킨다.
그리고 노출된 제2 시드층(SD2) 상부에 도전성 충진물을전도체를 성장시켜 상기 소스전극패드형성부위의 소스전극배선용 비아(VA)에 소스전극배선용 비아패드(VAP)를 형성하고, 소스전극배선용 비아패드(VAP) 상부의 소스전극패드용 비아(VA)에 소스전극배선용 비아패드(VAP)와 일체로 소스전극패드(PSE)를 형성하며, 상기 드레인전극패드형성부위의 드레인전극패드용 비아(PDEVA)에 드레인전극패드(PDE)를 형성한다.
그 후, 소스전극패드(PSE) 양측과 드레인전극패드(PDE) 양측 제2 절연층(PAS2) 상부의 제2 시드층(SD2)을 제거한다. 여기서, 제2 시드층(SD2)은 Ti/Cu, Ti/Al, Ti/Ni/Cu, Ti/Au, 등으로 이루어질 수 있다. 그리고 상기 도전성 충진물은전도체는 구리(Cu), 금(Au) 등으로 이루어질 수 있다.
도 4g에 도시된 바와 같이, 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성된 기판(11)의 전면과 대향하는 기판(11)의 후면을 백-그라인딩 한다. 여기서, 기판(11) 하부의 백-그라인딩 공정으로 소스전극배선용 비아패드(VAP)의 후단이 노출된다. 이때, 소스전극배선용 비아패드(VAP)의 높이는 약 50㎛ ~ 100㎛이다. 그리고 상기 백-그라인딩 공정은 도시하지 않았으나, 저온 접합체, 캐리어 웨이퍼(carrier wafer) 등을 사용하여 진행한다. 이때, 상기 백-그라인딩 공정은 상기 소스전극배선용 비아(VA)를 형성하기 위한 기판 식각 공정 없이 진행되기 때문에, 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있다. 여기서, 상기 백-그라인딩 공정은 저온 접합제로써 저온 왁스(Wax)를 사용하여 진행한다.
그 다음, 상기 소스전극배선용 비아패드(VAP)의 후단이 노출된 기판(11)의 후면에 제3 시드층(SD3)을 증착한 다음, 제3 시드층(SD3)으로부터 제3 도전층을 성장시켜 기판(11) 후면의 배면층(BSP)을 형성한다. 여기서, 제3 시드층(SD3)은 Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다. 그리고 상기 배면층(BSP)은 전기 전도율 및 열 전도율을 향상시키도록, 구리(Cu), 금(Au) 등의 도전성 물질전도체로 이루어질 수 있다.
상술한 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극(SE)과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극배선용 비아패드(VAP)를 형성하고 백-그라인딩 공정을 진행하기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 소스전극배선용 비아(VA) 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아(VA)보다 열전도도가 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 상기와 같이 소스전극배선용 비아(VA) 전부가 충진되기 때문에, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지할 수 있다.
또한, 본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
제2 실시예
도 5a 및 5b는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조방법을 나타낸 단면도이다. 상기 제2 실시예를 설명함에 있어, 제1 실시예와 동일한 구성 및 제조 방법의 설명은 생략하기로 한다.
도 5a 및 도 5b에 도시된 바와 같이, 제2 실시예에 따른 본 발명의 고전자이동도 트랜지스터는 제1 실시예에 따른 고전자이동도 트랜지스터의 구조에 필드플레이트(FDP)와 제3 절연층(PAS3)을 더 구비한 구조이다. 따라서, 나머지 동일한 구조에 대한 설명은 생략한다.
좀 더 설명하면, 도 4f의 구조에서, 소스전극패드(PSE) 상면부터, 게이트전극(GE)과 드레인전극(DE) 사이의 제2 절연층(SD2) 상면까지를 덮는 필드플레이트(FDP) 및 필드플레이트(FDP)와 드레인전극패드(PDE)가 노출되도록 전면에 형성되는 제3 절연층(PAS3)을 더 포함한다.
이하, 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다.
도 5a에 도시된 바와 같이, 포토리소그래피 공정, 제3 도전층 증착 공정 등의 후속 공정을 진행하여 게이트전극(GE)과 드레인전극(DE) 사이의 제2 절연층(PAS2) 상부와, 소스전극패드(PSE) 상부의 필드플레이트형성부위에 소스전극패드(PSE)를 통하여 소스전극(SE)과 접촉되는 필드플레이트(FDP)를 형성한다. 여기서, 필드플레이트(FDP)는 Ti/Pt/Au, Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등으로 이루어질 수 있다.
도 5b에 도시된 바와 같이, 필드플레이트(FDP)를 포함한 전면에 제3 절연층(PAS3)을 증착한다.
그리고 소스전극패드(PSE) 상부의 필드플레이트(FDP)와 드레인전극패드(PDE)가 노출되도록, 포토리소그래피 공정을 진행하여 제3 절연층(PAS3)을 형성한 후 선택적으로 식각한다.
이후 후속 공정은 제1 실시예의 공정과 실질적으로 동일하다.
상기 제2 실시예에서의 소스전극배선용 비아패드(VAP)가 기판(11) 전면에서부터 소정의 깊이로 식각하고 충진하여 형성되는 경우의 효과 및 장점은 제1 실시예와 실질적으로 동일할 수 있다.
이상, 본 발명의 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 베이스층 11 : 기판
12 : 핵형성층 13 : 버퍼층
15 : 배리어층 19 : 메탈마스크
BSP : 배면층 VA : 소스전극배선용 비아
VAP : 소스전극배선용 비아패드 SE : 소스전극
PSEVA : 소스전극패드용 비아 PSE : 소스전극패드
GE : 게이트전극 DE : 드레인전극
PDEVA : 드레인전극패드용 비아 PDE : 드레인전극패드
PAS1 : 제1 절연층 PAS2 : 제2 절연층
PAS3 : 제3 절연층 SD1 : 제1 시드층
SD2 : 제2 시드층 SD3 : 제3 시드층
FDP : 필드플레이트 S : 단차부
12 : 핵형성층 13 : 버퍼층
15 : 배리어층 19 : 메탈마스크
BSP : 배면층 VA : 소스전극배선용 비아
VAP : 소스전극배선용 비아패드 SE : 소스전극
PSEVA : 소스전극패드용 비아 PSE : 소스전극패드
GE : 게이트전극 DE : 드레인전극
PDEVA : 드레인전극패드용 비아 PDE : 드레인전극패드
PAS1 : 제1 절연층 PAS2 : 제2 절연층
PAS3 : 제3 절연층 SD1 : 제1 시드층
SD2 : 제2 시드층 SD3 : 제3 시드층
FDP : 필드플레이트 S : 단차부
Claims (17)
- 소스전극배선형성부위가 정의되고, 실리콘 카바이드로 구성되는 기판;
상기 기판 상부에 형성되고, 갈륨나이트라이드층을 포함하는 베이스층;
상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되고 중공이 형성된 소스전극;
상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극;
상기 소스전극과 상기 드레인전극 사이 상기 베이스층 상부에 형성되는 게이트전극;
상기 베이스층 위에 메탈마스크를 위치시킨 상태에서, 상기 중공 내측으로 상기 소스전극배선형성 부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되되, 백-그라인드 공정을 통해서 상기 기판의 후면까지 관통된 구조를 가지는 소스전극배선용 비아패드;
상기 소스전극배선용 비아패드에서 연장되어 일체로 형성되는 소스전극패드;
상기 드레인전극 상에 형성되는 드레인전극패드;
상기 베이스층상에 형성되는 제1 절연층; 및
상기 소스전극패드와 상기 드레인전극패드 사이에 형성되며 상기 제1 절연층과 상기 게이트전극을 덮는 제2 절연층;을 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터. - 제1항에 있어서,
상기 소스전극패드 상면부터 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지를 덮는 필드플레이트; 및
상기 필드플레이트와 상기 드레인전극패드가 노출되도록 전면에 형성되는 제3 절연층을 더 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터. - 제 1항에 있어서,
상기 소스전극배선용 비아패드, 상기 소스전극패드 및 상기 드레인전극패드는 구리, 금 중 어느 하나인 고전자이동도 트랜지스터. - 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 큰 고전자이동도 트랜지스터. - 삭제
- 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
상기 소스전극에 적어도 하나 이상 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터. - 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
상기 소스전극의 전체 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터. - 삭제
- 소스전극배선형성부위가 정의되고 실리콘 카바이드로 구성되는 기판상에, 갈륨나이트라이드(GaN)층을 포함하는 베이스층을 형성하는 단계;
상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계;
상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계;
상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층상에 게이트전극을 형성하는 단계;
전면에 제2 절연층을 형성하는 단계;
상기 제 2 절연층 상부에 제 1 시드층을 형성하는 단계;
상기 제 1 시드층 중 소스전극배선 형성부위에 대응되는 영역을 제외한 나머지 영역에 메탈마스크를 성장시키는 단계;
상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제 1 시드층, 상기 제2 절연층, 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
상기 제 2 절연층 상부의 상기 제 1 시드층 및 상기 메탈마스크를 제거하는 단계;
상기 소스전극 상부의 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하고, 상기 드레인전극 상부의 상기 제2 절연층과 상기 제1 절연층의 일부를 제거하여 각각 소스전극패드용 비아 및 드레인전극패드용 비아를 형성하는 단계;
상기 소스전극배선용 비아, 상기 소스전극패드용 비아 및 상기 드레인전극패드용 비아를 전도체로 충진하여 각각 소스전극배선용 비아패드, 소스전극패드 및 드레인전극패드를 형성하는 단계; 및
상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계;를 포함하는 고전자이동도 트랜지스터의 제조방법. - 소스전극배선형성부위가 정의되고 실리콘 카바이드로 구성되는 기판상에, 갈륨나이트라이드(GaN)층을 포함하는 베이스층을 형성하는 단계;
상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계;
상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계;
상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층상에 게이트전극을 형성하는 단계;
전면에 제2 절연층을 형성하는 단계;
상기 제 2 절연층 상부에 제 1 시드층을 형성하는 단계;
상기 제 1 시드층 중 소스전극배선 형성부위에 대응되는 영역을 제외한 나머지 영역에 메탈마스크를 성장시키는 단계;
상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제 1 시드층, 상기 제2 절연층, 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
상기 제 2 절연층 상부의 상기 제 1 시드층 및 상기 메탈마스크를 제거하는 단계;
상기 소스전극 상부의 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하고, 상기 드레인전극 상부의 상기 제2 절연층과 상기 제1 절연층의 일부를 제거하여 각각 소스전극패드용 비아 및 드레인전극패드용 비아를 형성하는 단계;
상기 소스전극배선용 비아, 상기 소스전극패드용 비아 및 상기 드레인전극패드용 비아를 전도체로 충진하여 각각 소스전극배선용 비아패드, 소스전극패드 및 드레인전극패드를 형성하는 단계;
상기 소스전극패드 상면부터 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지 필드플레이트를 형성하는 단계;
상기 필드플레이트와 상기 드레인전극패드가 노출되도록 전면에 제3 절연층을 형성하는 단계; 및
상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계;를 포함하는 고전자이동도 트랜지스터의 제조방법. - 제 9항 또는 제 10항에 있어서,
상기 기판의 후면에 노출된 상기 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법. - 제 9항 또는 제 10항에 있어서, 상기 소스전극배선용 비아패드는,
트랜지스터의 열방출을 향상시키도록, 구리, 금 중 어느 하나인 고전자이동도 트랜지스터의 제조방법. - 제 9항 또는 제 10항에 있어서, 상기 소스전극배선용 비아패드를 형성하는 단계는,
상기 소스전극과 인접한 상부부위의 직경이 상기 기판과 인접한 하부부위의 직경보다 큰 상기 소스전극배선용 비아패드를 형성하는 고전자이동도 트랜지스터의 제조방법. - 제 9항 또는 제 10항에 있어서, 상기 소스전극배선용 비아패드는,
상기 소스전극에 적어도 하나 이상 형성하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법. - 제 9항 또는 제 10항에 있어서, 상기 소스전극배선용 비아패드는,
상기 소스전극의 전체 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법. - 삭제
- 제 9항 또는 제 10항에 있어서, 상기 소스전극배선용 비아패드는,
상기 소스전극패드와 일체로 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2016/011538 WO2017069462A1 (ko) | 2015-10-23 | 2016-10-14 | 고전자이동도 트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150147655 | 2015-10-23 | ||
| KR1020150147655 | 2015-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170048126A KR20170048126A (ko) | 2017-05-08 |
| KR101841631B1 true KR101841631B1 (ko) | 2018-03-23 |
Family
ID=60163747
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047549A KR101856687B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
| KR1020160047552A KR101841631B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
| KR1020160047550A KR101856688B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
| KR1020160047555A KR101841632B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047549A KR101856687B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047550A KR101856688B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
| KR1020160047555A KR101841632B1 (ko) | 2015-10-23 | 2016-04-19 | 고전자이동도 트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (4) | KR101856687B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190090231A (ko) * | 2018-01-24 | 2019-08-01 | (주)웨이비스 | 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법 |
| US10483356B2 (en) | 2018-02-27 | 2019-11-19 | Siliconix Incorporated | Power semiconductor device with optimized field-plate design |
| US20230034728A1 (en) * | 2021-07-30 | 2023-02-02 | Globalfoundries U.S. Inc. | Integrated circuit structure with through-metal through-substrate interconnect and method |
| KR20230061224A (ko) * | 2021-10-28 | 2023-05-08 | (주)웨이비스 | 트랜지스터 및 이의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060060895A1 (en) * | 2004-09-17 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP5298559B2 (ja) * | 2007-06-29 | 2013-09-25 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5347342B2 (ja) * | 2008-06-10 | 2013-11-20 | 富士通株式会社 | 半導体装置の製造方法 |
| US20140264452A1 (en) * | 2013-03-15 | 2014-09-18 | Semiconductor Components Industries, Llc | Method of forming a hemt semiconductor device and structure therefor |
-
2016
- 2016-04-19 KR KR1020160047549A patent/KR101856687B1/ko active IP Right Grant
- 2016-04-19 KR KR1020160047552A patent/KR101841631B1/ko active IP Right Grant
- 2016-04-19 KR KR1020160047550A patent/KR101856688B1/ko active IP Right Grant
- 2016-04-19 KR KR1020160047555A patent/KR101841632B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060060895A1 (en) * | 2004-09-17 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP5298559B2 (ja) * | 2007-06-29 | 2013-09-25 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5347342B2 (ja) * | 2008-06-10 | 2013-11-20 | 富士通株式会社 | 半導体装置の製造方法 |
| US20140264452A1 (en) * | 2013-03-15 | 2014-09-18 | Semiconductor Components Industries, Llc | Method of forming a hemt semiconductor device and structure therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101856688B1 (ko) | 2018-05-14 |
| KR20170048127A (ko) | 2017-05-08 |
| KR20170048125A (ko) | 2017-05-08 |
| KR101841632B1 (ko) | 2018-03-23 |
| KR20170048126A (ko) | 2017-05-08 |
| KR101856687B1 (ko) | 2018-05-14 |
| KR20170048124A (ko) | 2017-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10333006B2 (en) | Termination structure for gallium nitride Schottky diode including junction barriar diodes | |
| US8927402B2 (en) | Method for forming termination structure for gallium nitride Schottky diode | |
| KR101920715B1 (ko) | 고 전자 이동도 트랜지스터 및 그 제조방법 | |
| KR101841631B1 (ko) | 고전자이동도 트랜지스터 및 그의 제조방법 | |
| TWI588955B (zh) | 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件 | |
| US11817482B2 (en) | Semiconductor device and method | |
| KR101758082B1 (ko) | 질화물 반도체 소자의 제조 방법 | |
| KR101729653B1 (ko) | 질화물 반도체 소자 | |
| US20090194773A1 (en) | Gallium nitride material devices including diamond regions and methods associated with the same | |
| KR20190133232A (ko) | 수직 질화 갈륨 질화물 쇼트키 다이오드 | |
| US9490214B2 (en) | Semiconductor device and method of fabricating the same | |
| KR102059981B1 (ko) | 반도체 디바이스와 그 제조 방법 | |
| EP4084043A1 (en) | Semiconductor element, method for manufacturing semiconductor element, semiconductor device, and method for manufacturing semiconductor device | |
| TWI692039B (zh) | 半導體裝置的製作方法 | |
| US11088271B2 (en) | High electron mobility transistor and method for fabricating the same | |
| US20230268431A1 (en) | GaN-Based High Electron Mobility Transistors and Fabrication Method Thereof | |
| CN113906571B (zh) | 半导体器件及其制造方法 | |
| KR20180065334A (ko) | 기판 하부에 러프니스가 형성된 고전자이동도 트랜지스터 및 이의 제조 방법 | |
| CN109473483B (zh) | 半导体装置及其制造方法 | |
| CN116913946A (zh) | 半导体器件以及半导体器件的制造方法 | |
| KR20230061224A (ko) | 트랜지스터 및 이의 제조 방법 | |
| KR20160136813A (ko) | 수직형 컨택 구조를 구비하는 질화물계 다이오드 소자 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |