CN106575608A - 半导体元件及其制造方法、半导体基板以及晶体层叠结构体 - Google Patents

半导体元件及其制造方法、半导体基板以及晶体层叠结构体 Download PDF

Info

Publication number
CN106575608A
CN106575608A CN201580041387.8A CN201580041387A CN106575608A CN 106575608 A CN106575608 A CN 106575608A CN 201580041387 A CN201580041387 A CN 201580041387A CN 106575608 A CN106575608 A CN 106575608A
Authority
CN
China
Prior art keywords
epitaxial layer
substrate
basal substrate
mentioned
involved
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580041387.8A
Other languages
English (en)
Other versions
CN106575608B (zh
Inventor
佐佐木公平
仓又朗人
东胁正高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
State-Run Research And Development Legal Person Nict
Tamura Corp
Original Assignee
State-Run Research And Development Legal Person Nict
Tamura Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State-Run Research And Development Legal Person Nict, Tamura Corp filed Critical State-Run Research And Development Legal Person Nict
Publication of CN106575608A publication Critical patent/CN106575608A/zh
Application granted granted Critical
Publication of CN106575608B publication Critical patent/CN106575608B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/34—Edge-defined film-fed crystal-growth using dies or slits
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/06—Heating of the deposition chamber, the substrate or the materials to be evaporated
    • C30B23/066—Heating of the material to be evaporated
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

提供散热特性和耐电压性优异的Ga2O3系的半导体元件及其制造方法以及能够用于制造该半导体元件的半导体基板和晶体层叠结构体。作为一个实施方式，提供肖特基二极管(10)，该肖特基二极管具有：基底基板(11)，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；以及外延层(12)，其由Ga2O3系晶体形成，外延生长于基底基板(11)上。

Description

半导体元件及其制造方法、半导体基板以及晶体层叠结构体
技术领域
本发明涉及半导体元件及其制造方法、半导体基板以及晶体层叠结构体。
背景技术
作为现有的半导体元件，已知一种Ga2O3系的肖特基二极管，其具有：含有高浓度的n型掺杂物的n+半导体层；以及形成在其上的含有浓度比较低的n型掺杂物的n-半导体层(例如，参照专利文献1)。n+半导体层和n-半导体层均由Ga2O3系半导体形成。
在该肖特基二极管中，n+半导体层与连接到n+半导体层的电极形成欧姆接触，n-半导体层与连接到n-半导体层的电极形成肖特基接触。
现有技术文献
专利文献
专利文献1：特开2013-102081号公报
发明内容
发明要解决的问题
在专利文献1中，n+半导体层使用的是β-Ga2O3基板，该β-Ga2O3基板的厚度大到600μm。Ga2O3的热传导率比通常已知的Si、GaAs等半导体材料的热传导率低，因此，包含Ga2O3基板的Ga2O3系的元件与相同厚度的包含Si基板等的元件相比，同样大小的电流下发热量较大。
因此，在专利文献1所公开的肖特基二极管中，难以使工作时所产生的热从n+半导体层侧消散，散热特性差。另外，耐电压性会大为下降，因此，通过n-半导体层的薄型化谋求散热性的提高是困难的。
因此，本发明的目的在于，提供散热特性和耐电压性优异的Ga2O3系的半导体元件及其制造方法以及能够用于制造该半导体元件的半导体基板和晶体层叠结构体。
用于解决问题的方案
为了达到上述目的，本发明的一个方面提供以下的[1]～[8]的半导体元件。
[1]一种半导体元件，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；外延层，其由Ga2O3系晶体形成，外延生长于上述基底基板上。
[2]根据上述[1]所述的半导体元件，上述基底基板的厚度小于10μm。
[3]根据上述[1]或[2]所述的半导体元件，上述基底基板的主面的面方位为(010)。
[4]根据上述[1]或[2]所述的半导体元件，是上述基底基板和上述外延层成为电流路径的纵型元件。
[5]根据上述[1]或[2]所述的半导体元件，是上述基底基板不成为电流路径的横型元件。
[6]根据上述[1]或[2]所述的半导体元件，上述基底基板和上述外延层各自贴附于其它基板。
[7]一种半导体元件，具有：外延层，其由含有n型掺杂物的Ga2O3系晶体形成；离子注入层，其形成于上述外延层的表面，含有浓度比上述外延层高的n型掺杂物；阳极电极，其连接到上述外延层；以及阴极电极，其连接到上述离子注入层。
[8]根据上述[7]所述的半导体元件，上述外延层和上述离子注入层各自贴附于其它基板。
另外，为了达到上述目的，本发明的另一方面提供以下的[9]～[14]的半导体元件的制造方法。
[9]一种半导体元件的制造方法，包含：在由Ga2O3系晶体形成的基底基板上使Ga2O3系晶体外延生长，形成外延层的工序；以及使上述基底基板变薄，使其厚度成为0.05μm以上且50μm以下的工序。
[10]根据上述[9]所述的半导体元件的制造方法，使上述基底基板变薄为小于10μm的厚度。
[11]根据上述[9]所述的半导体元件的制造方法，通过研磨处理使上述基底基板变薄。
[12]根据上述[9]或[10]所述的半导体元件的制造方法，通过研磨处理和上述研磨处理后的蚀刻使上述基底基板变薄。
[13]根据上述[9]所述的半导体元件的制造方法，上述外延层含有n型掺杂物，在使上述基底基板变薄而最终将其除去后，在上述基底基板所在一侧的上述外延层的表面将n型掺杂物进行离子注入，在上述表面形成含有浓度比上述外延层高的n型掺杂物的离子注入层。
[14]根据上述[9]～[11]、[13]中的任1项所述的半导体元件的制造方法，在将上述外延层贴附于支撑基板的状态下使上述基底基板变薄。
另外，为了达到上述目的，本发明的另一方面提供以下的[15]、[16]的半导体基板。
[15]一种半导体基板，由Ga2O3系晶体形成，具有0.05μm以上且50μm以下的厚度。
[16]根据上述[15]所述的半导体基板，主面的面方位为(010)。
另外，为了达到上述目的，本发明的另一方面提供以下的[17]～[19]的晶体层叠结构体。
[17]一种晶体层叠结构体，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；外延层，其由Ga2O3系晶体形成，外延生长于上述基底基板上。
[18]根据上述[17]所述的晶体层叠结构体，上述基底基板的厚度小于10μm。
[19]根据上述[17]或[18]所述的晶体层叠结构体，上述基底基板的主面的面方位为(010)。
发明效果
根据本发明，能够提供散热特性和耐电压性优异的Ga2O3系的半导体元件及其制造方法以及能够用于制造该半导体元件的半导体基板和晶体层叠结构体。
附图说明
图1是第1实施方式所涉及的肖特基二极管的垂直截面图。
图2A是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图2B是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图2C是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图2D是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图3A是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图3B是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图4A是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图4B是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图4C是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图5A是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图5B是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图5C是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图5D是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图5E是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图6A是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图6B是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图6C是表示第1实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图7是第2实施方式所涉及的纵型三极管的垂直截面图。
图8A是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图8B是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图8C是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图8D是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图9A是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图9B是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图9C是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图10A是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图10B是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图10C是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图11A是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图11B是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图11C是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图11D是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图12是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图13A是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图13B是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图13C是表示第2实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图14是第3实施方式所涉及的横型三极管的垂直截面图。
图15A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图15B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图15C是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图15D是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图15E是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图16A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图16B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图16C是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图17A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图17B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图17C是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图17D是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图17E是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图18A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图18B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图18C是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图19A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图19B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图19C是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图19D是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图20A是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图20B是表示第3实施方式所涉及的横型三极管的制造工序的一例的垂直截面图。
图21是第4实施方式所涉及的肖特基二极管的垂直截面图。
图22A是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图22B是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图22C是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图22D是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图22E是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图23A是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图23B是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图23C是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图23D是表示第4实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图24A是两面贴附于支撑基板的肖特基二极管的垂直截面图。
图24B是两面贴附于支撑基板的纵型三极管的垂直截面图。
图24C是两面贴附于支撑基板的横型三极管的垂直截面图。
图25是第6实施方式所涉及的肖特基二极管的垂直截面图。
图26A是表示第6实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图26B是表示第6实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图26C是表示第6实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图26D是表示第6实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图26E是表示第6实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图27是第7实施方式所涉及的纵型三极管的垂直截面图。
图28A是表示第7实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图28B是表示第7实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图28C是表示第7实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图28D是表示第7实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图29是表示第7实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图30是第8实施方式所涉及的纵型三极管的垂直截面图。
图31是第9实施方式所涉及的肖特基二极管的垂直截面图。
图32A是表示第9实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图32B是表示第9实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图32C是表示第9实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图32D是表示第9实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图32E是表示第9实施方式所涉及的肖特基二极管的制造工序的一例的垂直截面图。
图33是第10实施方式所涉及的纵型三极管的垂直截面图。
图34A是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图34B是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图34C是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图34D是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图35A是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图35B是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图35C是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
图35D是表示第10实施方式所涉及的纵型三极管的制造工序的一例的垂直截面图。
具体实施方式
〔第1实施方式〕
第1实施方式是关于作为纵型半导体元件的肖特基二极管的实施方式。
(半导体元件的结构)
图1是第1实施方式所涉及的肖特基二极管10的垂直截面图。肖特基二极管10包含：基底基板11；外延层12，其通过外延生长形成于基底基板11上；阴极电极13，其形成于基底基板11的下表面(与接触外延层12的面相反的一侧的面)上，与基底基板11形成欧姆接触；以及阳极电极14，其形成于外延层12的上表面(与接触基底基板11的面相反的一侧的面)上，与外延层12形成肖特基接触。
在肖特基二极管10中，通过向阳极电极14与阴极电极13之间施加正向偏压，阳极电极14与外延层12的界面的肖特基势垒下降，电流从阳极电极14流向阴极电极13。另一方面，在向阳极电极14与阴极电极13之间施加反向偏压时，阳极电极14与外延层12的界面的肖特基势垒变高，电流不流动。
基底基板11和外延层12由Ga2O3系晶体形成，含有n型掺杂物。优选该n型掺杂物为Si、Sn等IV族元素。基底基板11的n型掺杂物的浓度比外延层12的n型掺杂物的浓度高。
在此，Ga2O3系晶体为Ga2O3晶体或者含有Al、In等置换型杂质的Ga2O3晶体。优选Ga2O3系晶体为单晶。另外，优选Ga2O3系晶体为β型。
基底基板11在肖特基二极管10的制造过程中被实施薄型化加工，因此，比现有的半导体元件所使用的基底基板薄。由于基底基板11薄，因此，能够使肖特基二极管10所产生的热从基底基板11侧高效地消散。因此，肖特基二极管10具有优异的散热特性。为了进一步提高散热效果，优选基底基板11的厚度为50μm以下。基底基板11的厚度越薄，肖特基二极管10的散热特性越提高。
在通过研磨处理使基底基板11变薄的情况下，为了抑制基板面内的厚度的偏差，优选使基底基板11的厚度为10μm以上。
在上述的研磨处理后通过蚀刻使基底基板11进一步变薄的情况下，能够使基底基板11的厚度小于10μm，进一步提高散热效果。不过，为了与阴极电极13形成欧姆接触，优选基底基板11的厚度为0.05μm以上。
此外，Ga2O3系晶体与以往半导体基板、半导体层通常使用的Si、SiC、GaN等半导体材料相比，击穿场强较高，既能抑制肖特基二极管10的耐电压性的下降，又能使外延层12的厚度变薄，因此还能够将整个肖特基二极管10薄型化，进一步提高散热性。这样，肖特基二极管10兼有高散热性和高耐电压性。
基底基板11的主面例如是从β-Ga2O3系单晶的(100)面旋转了50°以上90°以下的面。即，在基底基板11中主面与(100)面所成的角θ(0＜θ≤90°)为50°以上。作为从(100)面旋转了50°以上90°以下的面，例如存在(010)面、(001)面、(-201)面、(101)面和(310)面。
在基底基板11的主面为从(100)面旋转了50°以上90°以下的面的情况下，在基底基板11上使β-Ga2O3系晶体外延生长时，能够有效地抑制β-Ga2O3系晶体的原料从基底基板11再蒸发。具体地说，在将使β-Ga2O3系晶体以生长温度500℃生长时再蒸发的原料的比例设为0％时，当基底基板11的主面为从(100)面旋转了50°以上90°以下的面时，能够将再蒸发的原料的比例抑制在40％以下。因此，能够将所提供的原料的60％以上用于β-Ga2O3系晶体的形成，从β-Ga2O3系晶体的生长速度、制造成本的观点出发是优选的。
在β-Ga2O3晶体中，当以c轴为轴使(100)面旋转52.5°时会与(310)面一致，旋转90°时会与(010)面一致。另外，当以b轴为轴使(100)面旋转53.8°时会与(101)面一致，旋转76.3°时会与(001)面一致，旋转53.8°时会与(-201)面一致。
另外，基底基板11的主面例如为(010)面或者从(010)面以37.5°以内的角度范围旋转的面。在该情况下，能够使基底基板11与外延层12的界面陡峭，另外，能够以高精度控制外延层12的厚度。另外，能抑制外延层12的元素的取入量的不匀，使外延层12均质化。此外，当以c轴为轴使(010)面旋转37.5°旋转时会与(310)面一致。
另外，已知β型的Ga2O3系晶体的[010]方向(b轴方向)的热传导率高。例如，β型的Ga2O3晶体的[100]方向(a轴方向)的热传导率为13.6W/(m·K)，而[010]方向(b轴方向)的热传导率为22.8W/(m·K)，接近[100]方向的热传导率的2倍。
因此，通过将基底基板11的主面的面方位设为(010)，能够提高基底基板11的厚度方向的热传导率。因此，优选基底基板11的主面的面方位为(010)。
外延层12的厚度例如为0.4～30μm。
阳极电极14由Pt、Ni等金属形成。阳极电极14也可以具有层叠有不同的金属膜的多层结构，例如Pt/Au或者Pt/Al。此外，也可以在外延层12设置电极终端结构。作为该电极终端结构，例如能够使用在外延层12的表面上的阳极电极14的两侧形成有绝缘膜的场板结构、在外延层12的表面的阳极电极14的两侧注入有受主离子的保护环结构、将外延层12的表面的阳极电极14的两侧除去的台面结构以及它们的组合。
阴极电极13由Ti等金属形成。阴极电极13也可以具有层叠有不同的金属膜的多层结构，例如Ti/Au或者Ti/Al。
以下，举出具体例来说明本实施方式所涉及的肖特基二极管10的制造方法。然而，肖特基二极管10的制造方法不限于以下的例子。
(半导体元件的制造方法1)
图2A～图2D、图3A、图3B是表示第1实施方式所涉及的肖特基二极管10的制造工序的一例的垂直截面图。在图2A～图2D、图3A、图3B所示的例子中，基底基板11通过研磨处理而变薄。
首先，如图2A所示，在基底基板11上形成外延层12。
基底基板11例如通过将利用EFG法培育出的含有高浓度的n型掺杂物的β-Ga2O3单晶按所希望的厚度切片、研磨加工而得到。实施研磨处理之前的基底基板11的厚度例如为600μm。
外延层12例如通过利用HVPE法、PLD(Pulsed Laser Deposition：脉冲激光沉积)法、CVD(Chemical Vapor Deposition：化学气相沉积)法或者分子束外延(MBE；MolecularBeam Epitaxy)法使β-Ga2O3单晶在基底基板11上外延生长而形成。
作为向外延层12导入n型掺杂物的方法，例如有使含有n型掺杂物的Ga2O3晶体膜外延生长的方法、在使Ga2O3晶体膜生长后通过离子注入法将n型掺杂物注入的方法。
接着，如图2B所示，通过由树脂等形成的粘接层16将外延层12贴附于支撑基板15。
在此，支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。
接着，如图2C所示，对被支撑基板15支撑的基底基板11实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
基底基板11的研磨处理例如为将胶体二氧化硅用作浆料的CMP(ChemicalMechanical Polishing：化学机械抛光)。
此外，也可以在使基底基板11变薄后将其从支撑基板15剥离。由此，得到晶体层叠结构体，该晶体层叠结构体具有：基底基板11，其具有10μm以上且50μm以下的厚度，由Ga2O3系晶体形成；以及外延层12，其由Ga2O3系晶体形成，外延生长于基底基板11上。
接着，如图2D所示，在基底基板11的下表面(与接触外延层12的面相反的一侧的面)上形成阴极电极13。
例如，通过光刻将掩模图案形成于基底基板11上，然后，将Ti/Au等金属膜蒸镀于基底基板11上的整个面，通过剥离将掩模图案及其上的金属膜除去，由此，形成阴极电极13。
基底基板11所含的n型掺杂物的浓度高，因此，基底基板11与阴极电极13形成欧姆接触。
接着，如图3A所示，准备在一个面具有电极18的支撑基板17，将阴极电极13与电极18贴合而将基底基板11贴附于支撑基板17。
支撑基板17的材料不限于特定的材料，但如后所述，在将支撑基板17作为肖特基二极管10的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。电极18例如由Au形成。阴极电极13与电极18例如通过加压、加热或伴随超声波振动的加压或者加压和伴随超声波振动的加压来贴合。
接着，如图3B所示，将被支撑基板17支撑的状态的外延层12从支撑基板15和粘接层16剥离，在外延层12的上表面(与接触基底基板11的面相反的一侧的面)上形成阳极电极14。
例如，通过光刻将掩模图案形成于外延层12上，然后，将Pt/Au等金属膜蒸镀于外延层12上的整个面，通过剥离将掩模图案及其上的金属膜除去，由此，形成阳极电极14。
外延层12所含的n型掺杂物的浓度低，因此，外延层12与阳极电极14形成肖特基接触。
根据本制造方法，在基底基板11的研磨处理之后形成阳极电极14，因此，能够抑制基底基板11的研磨处理时的阳极电极14的破损，实现肖特基二极管10的合格率提高。
此外，也可以将支撑基板17作为最终产品的肖特基二极管10的支撑基板而保留。在该情况下，也可以通过支撑基板17的电极18向阴极电极13提供外部电源。另外，在支撑基板17具有导电性的情况下，也可以通过支撑基板17和电极18向阴极电极13提供外部电源。另外，也可以将肖特基二极管10从支撑基板17剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法2)
图4A～图4C是表示第1实施方式所涉及的肖特基二极管10的制造工序的一例的垂直截面图。在图4A～图4C所示的例子中，基底基板11通过研磨处理及其后的蚀刻而变薄。
首先，如图4A所示，实施图2A～图2C所示的直至通过研磨处理使基底基板11变薄为止的工序。
接着，如图4B所示，对被支撑基板15支撑的基底基板11实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板11的厚度小于10μm。
对该基底基板11实施的蚀刻例如为RIE(Reactive Ion Etching：反应离子蚀刻)等干式蚀刻、将H2SO4、H3PO4等用作蚀刻剂的湿式蚀刻。
此外，也可以在使基底基板11变薄后将其从支撑基板15剥离。由此，得到晶体层叠结构体，该晶体层叠结构体具有：基底基板11，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；以及外延层12，其由Ga2O3系晶体形成，外延生长于基底基板11上。
接着，如图4C所示，在基底基板11的下表面上形成阴极电极13。
其后，与图3A、图3B所示的工序同样，将基底基板11贴附于支撑基板17，将外延层12从支撑基板15和粘接层16剥离，形成阳极电极14。
(半导体元件的制造方法3)
图5A～图5E是表示第1实施方式所涉及的肖特基二极管10的制造工序的一例的垂直截面图。在图5A～图5E所示的例子中，基底基板11通过研磨处理而变薄。
首先，如图5A所示，在基底基板11上形成外延层12。
接着，如图5B所示，在外延层12的上表面(与接触基底基板11的面相反的一侧的面)上形成阳极电极14。
接着，如图5C所示，准备在一个面具有电极19的支撑基板15，将阳极电极14与电极19贴合而将外延层12贴附于支撑基板15。该支撑基板15的材料不限于特定的材料，但如后所述，在将支撑基板15作为肖特基二极管10的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
电极19例如由Au形成。阳极电极14和电极19例如通过加压、伴随加热或超声波振动的加压或者伴随加压和超声波振动的加压来贴合。
接着，如图5D所示，对被支撑基板15支撑的基底基板11实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
接着，如图5E所示，在基底基板11的下表面(与接触外延层12的面相反的一侧的面)上形成阴极电极13。
此外，也可以将支撑基板15作为最终产品的肖特基二极管10的支撑基板而保留。在该情况下，也可以通过支撑基板15的电极19向阳极电极14提供外部电源。另外，在支撑基板15具有导电性的情况下，也可以通过支撑基板15和电极19向阳极电极14提供外部电源。另外，也可以将肖特基二极管10从支撑基板15剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法4)
图6A～图6C是表示第1实施方式所涉及的肖特基二极管10的制造工序的一例的垂直截面图。在图6A～图6C所示的例子中，基底基板11通过研磨处理及其后的蚀刻而变薄。
首先，如图6A所示，实施图5A～图5D所示的直至通过研磨处理使基底基板11变薄为止的工序。
接着，如图6B所示，对被支撑基板15支撑的基底基板11实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板11的厚度小于10μm。
接着，如图6C所示，在基底基板11的下表面上形成阴极电极13。
此外，也可以在基底基板11的研磨处理和蚀刻之后形成阳极电极14。
〔第2实施方式〕
第2实施方式是关于作为纵型半导体元件的具有MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)结构的纵型三极管的实施方式。
(半导体元件的结构)
图7是第2实施方式所涉及的纵型三极管20的垂直截面图。纵型三极管20包含：外延层22，其形成于基底基板21上；栅极电极23，其被栅极绝缘膜24覆盖而埋入外延层22中；接触区域25，其分别形成于外延层22中的栅极电极23的两侧；P+区域28，其形成于接触区域25的两侧；源极电极26，其形成于外延层22上，连接到接触区域25；以及漏极电极27，其形成于基底基板21的与外延层22相反的一侧的面上。
纵型三极管20是源极电极26与漏极电极27分别设置于元件的上下，电流纵向流动的纵型半导体元件。当向栅极电极23施加阈值以上的电压时，会在外延层22中的栅极电极23的两侧的区域形成沟道，电流从源极电极26流向漏极电极27。
基底基板21由Ga2O3系晶体形成，含有n型掺杂物。优选该n型掺杂物为Si、Sn等IV族元素。基底基板21的n型掺杂物的浓度比外延层22的n型掺杂物的浓度高。
基底基板21的厚度与第1实施方式所涉及的基底基板11的厚度是同样的。由于基底基板21薄，因此能够使纵型三极管20所产生的热从基底基板21侧高效地消散。因此，纵型三极管20具有优异的散热特性。
外延层22由击穿场强高的Ga2O3系晶体形成，因此，既能抑制纵型三极管20的耐电压性的下降，又能使其厚度比用其它半导体材料制造的元件薄，所以还能够将整个纵型三极管20薄型化，进一步提高散热性。这样，纵型三极管20兼有高散热性和高耐电压性。
另外，基底基板21的主面的面方位也与第1实施方式所涉及的基底基板11是同样的，特别是，优选为(010)。
外延层22由Ga2O3系晶体形成，具有在含有低浓度的n型掺杂物的层22a之上层叠有无掺杂或者含有p型掺杂物的层22b的层叠结构。优选n型掺杂物为Si、Sn等IV族元素。优选p型掺杂物为Be、Mg、Zn等II族元素或者Fe。栅极电极23主要形成于层22b内。
例如，含有低浓度的n型掺杂物的层22a的厚度为0.4～40μm，无掺杂或者含有p型掺杂物的层22b的厚度为0.1～10μm。
栅极电极23、源极电极26和漏极电极27例如由Au、Al、Ti、Sn、Ge、In、Ni、Co、Pt、W、Mo、Cr、Cu、Pb等金属、含有这些金属中的2种以上金属的合金、ITO等导电性化合物或者导电性聚合物形成。作为导电性聚合物，使用在聚噻吩衍生物(PEDOT：聚(3,4)-乙烯二氧噻吩)中掺入聚苯乙烯磺酸(PSS)而成的物质、在聚吡咯衍生物中掺入TCNA而成的物质等。另外，栅极电极23也可以具有由不同的2种金属形成的2层结构，例如Al/Ti、Au/Ni、Au/Co。
栅极绝缘膜24由SiO2、AlN、SiN、Al2O3、β-(AlxGa1-x)2O3(0≤x≤1)等绝缘材料形成。其中，β-(AlxGa1-x)2O3能够在β-Ga2O3晶体上作为单晶膜生长，因此，能够形成界面态少的良好的半导体绝缘膜界面，与使用其它绝缘膜时相比，能得到良好的栅极特性。
接触区域25是在外延层22的层22b中形成的n型掺杂物的浓度高的区域。P+区域28是在外延层22的层22b中形成的p型掺杂物的浓度高的区域。接触区域25、P+区域28均与源极电极26形成欧姆接触。
以下，举出具体例来说明本实施方式所涉及的纵型三极管20的制造方法。此外，纵型三极管20的制造方法不限于以下的例子。
(半导体元件的制造方法1)
图8A～图8D，图9A～图9C是表示第2实施方式所涉及的纵型三极管20的制造工序的一例的垂直截面图。在图8A～图8D、图9A～图9C所示的例子中，基底基板21通过研磨处理而变薄。
首先，如图8A所示，在基底基板21上形成外延层22。
基底基板21是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理之前的厚度例如为600μm。外延层22的形成工序与第1实施方式所涉及的外延层12的形成工序是同样的，但通过变更在外延生长的中途掺入的掺杂物，而形成层22a和层22b。
接着，如图8B所示，在外延层22中形成栅极电极23、栅极绝缘膜24、接触区域25和P+区域28。
首先，在外延层22的上表面(与接触基底基板21的面相反的一侧的面)将n型掺杂物以高浓度进行离子注入，形成接触区域25。另外，将p型掺杂物以高浓度进行离子注入，形成P+区域28。其后，在氮等气氛下实施退火处理，使注入损伤恢复。
然后，以将接触区域25截断的方式，通过干式蚀刻在外延层22形成槽，在该槽中埋入被栅极绝缘膜24覆盖的栅极电极23。具体地说，例如，通过沉积法和蚀刻在槽的底面和侧面上形成栅极绝缘膜24，在其上通过沉积法和蚀刻形成栅极电极23，最后通过沉积法和蚀刻加工形成栅极电极23上的栅极绝缘膜24。
接着，如图8C所示，通过粘接层16将外延层22贴附于支撑基板15。该支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。粘接层16与在第1实施方式中所使用的是同样的。
接着，如图8D所示，对被支撑基板15支撑的基底基板21实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
基底基板21的研磨工序与第1实施方式所涉及的基底基板11的研磨工序是同样的。
接着，如图9A所示，在基底基板21的下表面(与接触外延层22的面相反的一侧的面)上形成漏极电极27。
例如，通过光刻将掩模图案形成于基底基板21上，然后，将金属膜蒸镀于基底基板21上的整个面，通过剥离将掩模图案及其上的金属膜除去，由此，形成漏极电极27。
接着，如图9B所示，准备在一个面具有电极18的支撑基板17，将漏极电极27与电极18贴合而将基底基板21贴附于支撑基板17。该支撑基板17的材料不限于特定的材料，但如后所述，在将支撑基板17作为纵型三极管20的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。电极18与在第1实施方式中所使用的是同样的。
接着，如图9C所示，将被支撑基板17支撑的状态的外延层22从支撑基板15和粘接层16剥离后，在外延层22的上表面(与接触基底基板21的面相反的一侧的面)上形成源极电极26。
例如，通过光刻将掩模图案形成于外延层22上，然后，将Pt/Au等金属膜蒸镀于外延层22上的整个面，通过剥离将掩模图案及其上的金属膜除去，由此，形成源极电极26。
根据本制造方法，在基底基板21的研磨处理之后形成源极电极26，因此，能够抑制基底基板21的研磨处理时的源极电极26的破损，实现纵型三极管20的合格率提高。
此外，也可以将支撑基板17作为最终产品的纵型三极管20的支撑基板而保留。在该情况下，也可以通过支撑基板17的电极18向漏极电极27提供外部电源。另外，在支撑基板17具有导电性的情况下，也可以通过支撑基板17和电极18向漏极电极27提供外部电源。另外，也可以将纵型三极管20从支撑基板17剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法2)
图10A～图10C是表示第2实施方式所涉及的纵型三极管20的制造工序的一例的垂直截面图。在图10A～图10C所示的例子中，基底基板21通过研磨处理及其后的蚀刻而变薄。
首先，如图10A所示，实施图8A～图8D所示的直至通过研磨处理使基底基板21变薄为止的工序。
接着，如图10B所示，对被支撑基板15支撑的基底基板21实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板21的厚度小于10μm。
基底基板21的蚀刻工序与第1实施方式所涉及的基底基板11的蚀刻工序是同样的。
接着，如图10C所示，在基底基板21的下表面上形成漏极电极27。
其后，与图9B、图9C所示的工序同样，将基底基板21贴附于支撑基板17，将外延层22从支撑基板15和粘接层16剥离，形成源极电极26。
(半导体元件的制造方法3)
图11A～图11D、图12是表示第2实施方式所涉及的纵型三极管20的制造工序的一例的垂直截面图。在图11A～图11D、图12所示的例子中，基底基板21通过研磨处理而变薄。
首先，如图11A所示，在基底基板21上形成外延层22。
接着，如图11B所示，在外延层22中形成栅极电极23、栅极绝缘膜24、接触区域25和P+区域28，其后，在外延层22上形成源极电极26。
接着，如图11C所示，准备在一个面具有电极19的支撑基板15，将源极电极26与电极19贴合而将外延层22贴附于支撑基板15。该支撑基板15的材料不限于特定的材料，但如后所述，在将支撑基板15作为纵型三极管20的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
接着，如图11D所示，对被支撑基板15支撑的基底基板21实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
接着，如图12所示，在基底基板21的下表面(与接触外延层22的面相反的一侧的面)上形成漏极电极27。
此外，也可以将支撑基板15作为最终产品的纵型三极管20的支撑基板而保留。在该情况下，也可以通过支撑基板15的电极19向源极电极26提供外部电源。另外，在支撑基板15具有导电性的情况下，也可以通过支撑基板15和电极19向源极电极26提供外部电源。另外，也可以将纵型三极管20从支撑基板15剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法4)
图13A～图13C是表示第2实施方式所涉及的纵型三极管20的制造工序的一例的垂直截面图。在图13A～图13C所示的例子中，基底基板21通过研磨处理及其后的蚀刻而变薄。
首先，如图13A所示，实施图11A～图11D所示的直至通过研磨处理使基底基板21变薄为止的工序。
接着，如图13B所示，对被支撑基板15支撑的基底基板21实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板21的厚度小于10μm。
接着，如图13C所示，在基底基板21的下表面上形成漏极电极27。
〔第3实施方式〕
第3实施方式是关于作为横型半导体元件的具有MESFET(Metal SemiconductorField Effect Transistor：金属半导体场效应晶体管)结构的横型三极管的实施方式。
(半导体元件的结构)
图14是第3实施方式所涉及的横型三极管30的垂直截面图。横型三极管30包含形成于基底基板31上的外延层32、外延层32上的栅极电极33、源极电极34和漏极电极35。栅极电极33配置于源极电极34与漏极电极35之间。
栅极电极33与外延层32的上表面(与接触基底基板31的面相反的一侧的面)接触而形成肖特基接合。另外，源极电极34及漏极电极35与外延层32的上表面接触而形成欧姆接合。
基底基板31由含有Mg、Be、Zn、Fe等p型掺杂物的Ga2O3系晶体形成，具有高电阻。
基底基板31的厚度与第1实施方式所涉及的基底基板11的厚度是同样的。由于基底基板31薄，因此能够使横型三极管30所产生的热从基底基板31侧高效地消散。因此，横型三极管30具有优异的散热特性。
另外，基底基板31的主面的面方位也与第1实施方式所涉及的基底基板11是同样的，特别是，优选为(010)。此外，也可以在基底基板31与外延层32之间插入1层或者2层缓冲层。缓冲层为高电阻，能够视为基底基板31的一部分。
外延层32由Ga2O3系晶体形成，含有n型掺杂物。外延层32与源极电极34及漏极电极35的接触部附近的n型掺杂物的浓度比其它部分的n型掺杂物的浓度高。外延层32的厚度例如为0.1～1μm。
外延层32由击穿场强高的Ga2O3系晶体形成，因此，横型三极管30具有优异的耐电压性。因此，横型三极管30兼有高散热性和高耐电压性。
栅极电极33、源极电极34和漏极电极35例如由Au、Al、Ti、Sn、Ge、In、Ni、Co、Pt、W、Mo、Cr、Cu、Pb等金属、含有这些金属中的2种以上金属的合金、ITO等导电性化合物或者导电性聚合物形成。作为导电性聚合物，使用在聚噻吩衍生物(PEDOT：聚(3,4)-乙烯二氧噻吩)中掺入聚苯乙烯磺酸(PSS)而成的物质、在聚吡咯衍生物中掺入TCNA而成的物质等。另外，栅极电极33也可以具有由不同的2种金属形成的2层结构，例如Al/Ti、Au/Ni、Au/Co。
在横型三极管30中，通过控制向栅极电极33施加的偏压电压，能够改变外延层32内的栅极电极33下的耗尽层的厚度，控制漏极电流。
以下，举出具体例来说明本实施方式所涉及的横型三极管30的制造方法。此外，横型三极管30的制造方法不限于以下的例子。
(半导体元件的制造方法1)
图15A～图15E是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图15A～图15E所示的例子中，基底基板31通过研磨处理而变薄。
首先，如图15A所示，在基底基板31上形成外延层32。
基底基板31是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理之前的厚度例如为600μm。外延层32的形成工序与第1实施方式所涉及的外延层12的形成工序是同样的。
接着，如图15B所示，通过粘接层16将外延层32贴附于支撑基板15。该支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。粘接层16与在第1实施方式中所使用的是同样的。
接着，如图15C所示，对被支撑基板15支撑的基底基板31实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
基底基板31的研磨工序与第1实施方式所涉及的基底基板11的研磨工序是同样的。
接着，如图15D所示，将基底基板31的下表面(与接触外延层32的面相反的一侧的面)贴附于支撑基板37。在此，支撑基板37的材料不限于特定的材料，但如后所述，在将支撑基板37作为横型三极管30的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
基底基板31向支撑基板37的贴附采用焊料(例如Au-Sn、Sn-Ag-Cu或者Si-Ge)、Ag膏、树脂、无机材料等。
接着，如图15E所示，将被支撑基板37支撑的状态的外延层32从支撑基板15和粘接层16剥离后，在外延层32的上表面(与接触基底基板31的面相反的一侧的面)上形成栅极电极33、源极电极34和漏极电极35。
例如，通过光刻将掩模图案形成于外延层32上，然后，将金属膜蒸镀于外延层32上的整个面，通过剥离将掩模图案及其上的金属膜除去，由此，形成栅极电极33、源极电极34和漏极电极35。
根据本制造方法，在基底基板31的研磨处理之后形成栅极电极33、源极电极34和漏极电极35，因此，能够抑制基底基板31的研磨处理时的栅极电极33、源极电极34和漏极电极35的破损，实现横型三极管30的合格率提高。
此外，也可以将支撑基板37作为最终产品的横型三极管30的支撑基板而保留。另外，也可以将横型三极管30从支撑基板37剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法2)
图16A～图16C是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图16A～图16C所示的例子中，基底基板31通过研磨处理及其后的蚀刻而变薄。
首先，如图16A所示，实施图15A～图15C所示的直至通过研磨处理使基底基板31变薄为止的工序。
接着，如图16B所示，对被支撑基板15支撑的基底基板31实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板31的厚度小于10μm。
基底基板31的蚀刻工序与第1实施方式所涉及的基底基板11的蚀刻工序是同样的。
接着，如图16C所示，将基底基板31的下表面贴附于支撑基板37。
其后，与图15E所示的工序同样，将外延层32从支撑基板15和粘接层16剥离，形成栅极电极33、源极电极34和漏极电极35。
(半导体元件的制造方法3)
图17A～图17E是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图17A～图17E所示的例子中，基底基板31通过研磨处理而变薄。
首先，如图17A所示，在基底基板31上形成外延层32。
接着，如图17B所示，在外延层32的上表面上形成栅极电极33、源极电极34和漏极电极35。
接着，如图17C所示，准备在一个面具有由树脂等形成的粘接层36的支撑基板15，将设置有栅极电极33、源极电极34和漏极电极35的外延层32的上表面与粘接层36贴合而将外延层32贴附于支撑基板15。该支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。
接着，如图17D所示，对被支撑基板15支撑的基底基板31实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
接着，如图17E所示，将基底基板31的下表面贴附于支撑基板37，将被支撑基板37支撑的状态的外延层32从支撑基板15和粘接层36剥离。该支撑基板37的材料不限于特定的材料，但如后所述，在将支撑基板37作为横型三极管30的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
此外，也可以将支撑基板37作为最终产品的横型三极管30的支撑基板而保留。另外，也可以将横型三极管30从支撑基板37剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法4)
图18A～图18C是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图18A～图18C所示的例子中，基底基板31通过研磨处理及其后的蚀刻而变薄。
首先，如图18A所示，实施图17A～图17D所示的直至通过研磨处理使基底基板31变薄为止的工序。
接着，如图18B所示，对被支撑基板15支撑的基底基板31实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板31的厚度小于10μm。
接着，如图18C所示，将基底基板31的下表面贴附于支撑基板37，将被支撑基板37支撑的状态的外延层32从支撑基板15和粘接层36剥离。
(半导体元件的制造方法5)
图19A～图19D是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图19A～图19D所示的例子中，基底基板31通过研磨处理而变薄。
首先，如图19A所示，在基底基板31上形成外延层32。
接着，如图19B所示，在外延层32的上表面上形成栅极电极33、源极电极34和漏极电极35。
接着，如图19C所示，准备在一个面具有电极38a、38b、38c的支撑基板15，将栅极电极33、源极电极34、漏极电极35与电极38a、38b、38c分别贴合而将外延层32贴附于支撑基板15。该支撑基板15的材料不限于特定的材料，但如后所述，在将支撑基板15作为横型三极管30的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
接着，如图19D所示，对被支撑基板15支撑的基底基板31实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
此外，也可以将支撑基板15作为最终产品的横型三极管30的支撑基板而保留。不过，在该情况下，支撑基板15必须是绝缘性的。另外，在该情况下，也可以通过支撑基板15的电极38a、38b、38c向栅极电极33、源极电极34、漏极电极35提供外部电源。另外，也可以将横型三极管30从支撑基板15剥离而将其贴附于其它支撑基板。
(半导体元件的制造方法6)
图20A、图20B是表示第3实施方式所涉及的横型三极管30的制造工序的一例的垂直截面图。在图20A，图20B所示的例子中，基底基板31通过研磨处理及其后的蚀刻而变薄。
首先，如图20A所示，实施图19A～图19D所示的直至通过研磨处理使基底基板31变薄为止的工序。
接着，如图20B所示，对被支撑基板15支撑的基底基板31实施蚀刻，使其进一步变薄。通过该蚀刻，能够使基底基板31的厚度小于10μm。
(变形例)
横型三极管30也可以是将栅极电极33隔着栅极绝缘膜形成于外延层32上的MISFET。
该栅极绝缘膜由SiO2、AlN、SiN、Al2O3、β-(AlxGa1-x)2O3(0≤x≤1)等绝缘材料形成。其中，β-(AlxGa1-x)2O3能够在β-Ga2O3晶体上作为单晶膜生长，因此，能够形成界面态少的良好的半导体绝缘膜界面，与使用其它绝缘膜时相比，能得到良好的栅极特性。
在该情况下，外延层32可以是不含掺杂物的无掺杂层或含有Be、Mg、Zn等p型掺杂物的p型层。
作为横型三极管30为MISFET的情况下的制造工序，是在上述的MESFET的情况下的各个制造工序中增加了形成栅极绝缘膜的工序。栅极绝缘膜例如通过沉积法和蚀刻来形成。
〔第4实施方式〕
第4实施方式是关于作为纵型半导体元件的肖特基二极管的实施方式。
(半导体元件的结构)
图21是第4实施方式所涉及的肖特基二极管40的垂直截面图。肖特基二极管40包含：外延层42；离子注入层41，其形成于外延层42的一个表面；阴极电极43，其形成于外延层42的下表面(设置有离子注入层41的一侧的面)上，与离子注入层41形成欧姆接触；阳极电极44，其形成于外延层42的上表面(未设置有离子注入层41的一侧的面)上，与外延层42形成肖特基接触。
在肖特基二极管40中，与第1实施方式所涉及的肖特基二极管10同样，通过向阳极电极44与阴极电极43之间施加正向偏压，阳极电极44与外延层42的界面的肖特基势垒下降，电流从阳极电极44流向阴极电极43。另一方面，在向阳极电极44与阴极电极43之间施加反向偏压时，阳极电极44与外延层42的界面的肖特基势垒变高，电流不流动。
与第1实施方式所涉及的外延层12同样，外延层42由Ga2O3系晶体形成，含有n型掺杂物。
离子注入层41是通过向外延层42中注入高浓度的n型掺杂物而形成的层，离子注入层41的n型掺杂物的浓度比外延层42的n型掺杂物的浓度高。另外，离子注入层41形成于外延层42中的表面附近，因此当然比外延层42薄。优选该n型掺杂物为Si、Sn等IV族元素。特别是，Si与Sn相比在高浓度注入时能得到较高的活化率，因此，为了降低肖特基二极管的导通损耗，而优选将Si用作n型掺杂物。
在肖特基二极管40中，作为外延层42的外延生长基底的基底基板(后述的基底基板45)被除去，离子注入层41被用作与阴极电极43形成欧姆接触的层。因此，向离子注入层41侧的散热路径不经过基底基板，能够高效地散热。因此，肖特基二极管40具有优异的散热特性。而且，通过使用离子注入技术，与在基板培育时添加杂质的方法相比能够提高施主浓度，能够降低肖特基二极管的导通损耗。
外延层42的厚度例如为0.4～30μm。另外，为使离子注入层41与阴极电极43形成欧姆接触，优选离子注入层41的厚度为0.05μm以上。
外延层42由击穿场强高的Ga2O3系晶体形成，因此，即使将基底基板45除去，也能够抑制肖特基二极管40的耐电压性的下降。因此，肖特基二极管40兼有高散热性和高耐电压性。
阳极电极44和阴极电极43由与第1实施方式所涉及的阳极电极14和阴极电极13分别相同的材料形成。
(半导体元件的制造方法)
图22A～图22E、图23A～图23D是表示第4实施方式所涉及的肖特基二极管40的制造工序的一例的垂直截面图。在图22A～图22E、图23A～图23D所示的例子中，基底基板通过研磨处理等而被除去。
首先，如图22A所示，在基底基板45上形成外延层42。
基底基板45是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理等之前的厚度例如为600μm。此外，基底基板45也可以不含n型掺杂物。外延层42的形成工序与第1实施方式所涉及的外延层12的形成工序是同样的。
接着，如图22B所示，通过粘接层16将外延层42贴附于支撑基板15。该支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。粘接层16与在第1实施方式中所使用的是同样的。
接着，如图22C所示，通过研磨处理使被支撑基板15支撑的基底基板45变薄，并通过进一步继续进行研磨处理，最终将其除去。
此外，除去基底基板45的方法不限于研磨处理，另外，也可以将蚀刻等其它处理组合于研磨处理。
接着，如图22D所示，在外延层42的下表面将n型掺杂物进行离子注入。
接着，如图22E所示，通过退火处理使注入到外延层42的n型掺杂物活化，由此，形成离子注入层41。该退火处理例如在惰性气氛下以800～1000℃、30分钟的条件来实施。
接着，如图23A所示，在外延层42的下表面上，以与离子注入层41接触的形式形成阴极电极43。离子注入层41所含的n型掺杂物的浓度高，因此，离子注入层41与阴极电极43形成欧姆接触。阴极电极43的形成工序与第1实施方式所涉及的阴极电极13的形成工序是同样的。
接着，如图23B所示，准备在一个面具有电极48的支撑基板47，将阴极电极43与电极48贴合而将外延层42贴附于支撑基板47。
支撑基板47的材料不限于特定的材料，但如后所述，在将支撑基板47作为肖特基二极管40的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。电极48例如由Au形成。阴极电极43和电极48例如通过加压、伴随加热或超声波振动的加压或者伴随加压和超声波振动的加压来贴合。
接着，如图23C所示，将被支撑基板47支撑的状态的外延层42从支撑基板15和粘接层16剥离。
接着，如图23D所示，在外延层42的上表面上形成阳极电极44。外延层42的除离子注入层41以外的区域所含的n型掺杂物的浓度低，因此，外延层42与阳极电极44形成肖特基接触。阳极电极44的形成工序与第1实施方式所涉及的阳极电极14的形成工序是同样的。
此外，也可以将支撑基板47作为最终产品的肖特基二极管40的支撑基板而保留。在该情况下，也可以通过支撑基板47的电极48向阴极电极43提供外部电源。另外，在支撑基板47具有导电性的情况下，也可以通过支撑基板47和电极48向阴极电极43提供外部电源。另外，也可以将肖特基二极管40从支撑基板47剥离而将其贴附于其它支撑基板。
〔第5实施方式〕
第5实施方式是为了提高散热性而将作为半导体元件的肖特基二极管、横型三极管和纵型三极管的两面贴附于支撑基板的实施方式。
(半导体元件的结构)
图24A是两面贴附于支撑基板的第1实施方式所涉及的肖特基二极管10的垂直截面图。
支撑基板51在一个面具有电极53，将阳极电极14与电极53贴合而将外延层12贴附于支撑基板51。支撑基板52在一个面具有电极54，将阴极电极13与电极54贴合而将基底基板11贴附于支撑基板52。
优选支撑基板51、52的材料为Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
此外，在使用第4实施方式所涉及的肖特基二极管40来取代肖特基二极管10的情况下，也能够采取同样的构成。在该情况下，肖特基二极管40的外延层42、离子注入层41分别贴附于支撑基板51、52。
图24B是两面贴附于支撑基板的第2实施方式所涉及的纵型三极管20的垂直截面图。
将源极电极26与电极53贴合而将外延层22贴附于支撑基板51。将漏极电极27与电极54贴合而将基底基板21贴附于支撑基板52。
也可以通过电极53、54向本实施方式所涉及的肖特基二极管10和纵型三极管20提供外部电源。另外，在支撑基板51、52具有导电性的情况下，也可以通过支撑基板51、52和电极53、54提供外部电源。
图24C是两面贴附于支撑基板的第3实施方式所涉及的横型三极管30的垂直截面图。
支撑基板51在一个面具有电极53a、53b、53c，将栅极电极53a、源极电极53b、漏极电极53c与电极53a、53b、53c贴合而将外延层32贴附于支撑基板51。另一方面，基底基板31贴附于支撑基板52。
如上述那样将半导体元件的两面贴附于支撑基板，能够从两面高效地散热，因此能够提高半导体元件的散热效率。
〔第6实施方式〕
第6实施方式是关于纵型半导体元件的肖特基二极管的实施方式。
(半导体元件的结构)
图25是第6实施方式所涉及的肖特基二极管60的垂直截面图。肖特基二极管60包含：外延层62；高热传导基板61，其贴合于外延层62的一个面；阴极电极63，其形成于高热传导基板61的下表面(与接触外延层62的面相反的一侧的面)上，与高热传导基板61形成欧姆接触；以及阳极电极64，其形成于外延层62的上表面(与接触高热传导基板61的面相反的一侧的面)上，与外延层62形成肖特基接触。
在肖特基二极管60中，与第1实施方式所涉及的肖特基二极管10同样，通过向阳极电极64与阴极电极63之间施加正向偏压，阳极电极64与外延层62的界面的肖特基势垒下降，电流从阳极电极64流向阴极电极63。另一方面，在向阳极电极64与阴极电极63之间施加反向偏压时，阳极电极64与外延层62的界面的肖特基势垒变高，电流不流动。
与第1实施方式所涉及的外延层12同样，外延层62由Ga2O3系晶体形成，含有n型掺杂物。
高热传导基板61由AlN、Si等具有比Ga2O3系晶体高的热传导性的材料形成，含有n型掺杂物。高热传导基板61的n型掺杂物的浓度比外延层62的n型掺杂物的浓度高。
在肖特基二极管60中，作为外延层62的外延生长基底的基底基板(后述的基底基板65)被除去，高热传导基板61被用作与阴极电极63形成欧姆接触的层。高热传导基板61的热传导率比由Ga2O3系晶体形成的基底基板65的热传导率高，因此，通过将高热传导基板61用作与阴极电极63形成欧姆接触的层，能够提高散热性。因此，肖特基二极管60具有优异的散热特性。
另外，高热传导基板61的热传导率高，因此，不需要为了提高肖特基二极管60的散热性而使其变薄。
外延层62的厚度例如为0.4～30μm。另外，为使高热传导基板61与阴极电极63形成欧姆接触，优选高热传导基板61的厚度为0.05μm以上。
阳极电极64和阴极电极63由与第1实施方式所涉及的阳极电极14和阴极电极13分别相同的材料形成。
以下，举出具体例来说明本实施方式所涉及的肖特基二极管60的制造方法。此外，肖特基二极管60的制造方法不限于以下的例子。
(半导体元件的制造方法)
图26A～图26E是表示第6实施方式所涉及的肖特基二极管60的制造工序的一例的垂直截面图。在图26A～图26E所示的例子中，基底基板通过研磨处理而被除去。
首先，如图26A所示，在基底基板65上形成外延层62。
基底基板65是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理等之前的厚度例如为600μm。此外，基底基板65也可以不含n型掺杂物。外延层62的形成工序与第1实施方式所涉及的外延层12的形成工序是同样的。
接着，如图26B所示，将外延层62的上表面贴附于高热传导基板61。外延层62向高热传导基板61贴附例如使用表面活化接合等的直接接合。在使用表面活化接合的情况下，通过使用Ar等离子体的蚀刻等将外延层62和高热传导基板61各自的接合面的表面除去而使它们活化并贴合。根据该方法，能够在常温下形成强度高的接合，但也可以实施加热、加压。进行了表面活化接合的外延层62与高热传导基板61在它们的接合界面上形成欧姆接触。
接着，如图26C所示，通过研磨处理使被高热传导基板61支撑的基底基板65变薄，并通过进一步继续进行研磨处理，最终将其除去。
此外，除去基底基板65的方法不限于研磨处理，另外，也可以将蚀刻等其它处理组合于研磨处理。
接着，如图26D所示，在外延层62的高热传导基板61的相反侧的面上形成阳极电极64。外延层62的n型掺杂物的浓度低，因此，外延层62与阳极电极64形成肖特基接触。阳极电极64的形成工序与第1实施方式所涉及的阳极电极14的形成工序是同样的。
接着，如图26E所示，在高热传导基板61的外延层62的相反侧的面上形成阴极电极63。高热传导基板61的n型掺杂物的浓度高，因此，高热传导基板61与阴极电极63形成欧姆接触。阴极电极63的形成工序与第1实施方式所涉及的阴极电极63的形成工序是同样的。
〔第7实施方式〕
第7实施方式是关于作为纵型半导体元件的具有MISFET结构的纵型三极管的实施方式。
(半导体元件的结构)
图27是第7实施方式所涉及的纵型三极管70的垂直截面图。纵型三极管70包含：外延层72；高热传导基板71，其贴合于外延层72的一个面；栅极电极73，其被栅极绝缘膜74覆盖而埋入于外延层72中；接触区域75，其分别形成于外延层72中的栅极电极73的两侧；P+区域79，其形成于接触区域75的两侧；源极电极76，其形成于外延层72上，连接到接触区域75；以及漏极电极77，其形成于高热传导基板71的与外延层72相反的一侧的面上。
纵型三极管70是源极电极76与漏极电极77分别形成于元件的上下，电流纵向流动的纵型半导体元件。当向栅极电极73施加阈值以上的电压时，会在外延层72中的栅极电极73的两侧的区域形成沟道，电流从源极电极76流向漏极电极77。
高热传导基板71由AlN、Si等具有比Ga2O3系晶体高的热传导性的材料形成，含有n型掺杂物。高热传导基板71的n型掺杂物的浓度比外延层72的n型掺杂物的浓度高。
在纵型三极管70中，作为外延层72的外延生长基底的基底基板(后述的基底基板78)被除去，高热传导基板71被用作与漏极电极77形成欧姆接触的层。高热传导基板71的热传导率比由Ga2O3系晶体形成的基底基板78的热传导率高，因此，通过将高热传导基板71用作与漏极电极77形成欧姆接触的层，能够提高散热性。因此，纵型三极管70具有优异的散热特性。
另外，高热传导基板71的热传导率高，因此，不需要为了提高纵型三极管70的散热性而使其变薄。
栅极电极73、栅极绝缘膜74、接触区域75、源极电极76、漏极电极77、P+区域79是分别与第2实施方式所涉及的栅极电极23、栅极绝缘膜24、接触区域25、源极电极26、漏极电极27、P+区域28同样的部件。另外，外延层72由与第2实施方式所涉及的外延层22的层22a、22b同样的层72a、72b形成。
以下，举出除去基底基板78的方法的具体例来说明本实施方式所涉及的纵型三极管70的制造方法。此外，纵型三极管70的制造方法不限于以下的例子。
(半导体元件的制造方法)
图28A～图28D是表示第7实施方式所涉及的纵型三极管70的制造工序的一例的垂直截面图。
首先，如图28A所示，在基底基板78上形成外延层72。
基底基板78是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理之前的厚度例如为600μm。此外，基底基板78也可以不含n型掺杂物。外延层72的形成工序与第2实施方式所涉及的外延层22的形成工序是同样的。
接着，如图28B所示，将外延层72的上表面贴附于高热传导基板71。外延层72向高热传导基板71的贴附例如使用表面活化接合等的直接接合。进行了表面活化接合的外延层72与高热传导基板71在它们接合界面上形成欧姆接触。
接着，如图28C所示，通过研磨处理使被高热传导基板71支撑的基底基板78变薄，并通过进一步继续进行研磨处理，最终将其除去。
此外，可以将蚀刻等其它处理组合于该研磨处理，另外，也可以使用研磨处理以外的方法。
接着，如图28D所示，在外延层72中形成栅极电极73、栅极绝缘膜74、接触区域75和P+区域79，其后，在外延层72上形成源极电极76。另外，也可以在外延层72上设置电极终端结构或钝化膜。
栅极电极73、栅极绝缘膜74、接触区域75、P+区域79、源极电极76的形成工序分别与第2实施方式所涉及的栅极电极23、栅极绝缘膜24、接触区域25、P+区域28、源极电极26的形成工序是同样的。
接着，如图29所示，在高热传导基板71的外延层72的相反侧的面上形成漏极电极77。
漏极电极77的形成工序与第2实施方式所涉及的漏极电极27的形成工序是同样的。
〔第8实施方式〕
第8实施方式是关于作为纵型半导体元件的具有MISFET结构的纵型三极管的实施方式。
(半导体元件的结构)
图30是第8实施方式所涉及的纵型三极管80的垂直截面图。纵型三极管80包含：外延层82，其形成于基底基板81上；2个源极电极86，其形成于外延层82上；栅极电极83，其隔着栅极绝缘膜84形成于外延层82上的2个源极电极86之间的区域；n型的接触区域85，其分别形成于外延层82中的2个源极电极86之下；p型的主体区域88，其将2个接触区域85分别包围；P+区域89，其形成于2个接触区域85的外侧；以及漏极电极87，其形成于基底基板81的与外延层82相反的一侧的面上。
在纵型三极管80中，当向栅极电极83施加阈值以上的电压时，会在p型的主体区域88的栅极电极83下的区域形成沟道，电流从源极电极86流向漏极电极87。
基底基板81和外延层82由Ga2O3系晶体形成，含有n型掺杂物。优选该n型掺杂物为Si、Sn等IV族元素。
基底基板81的厚度与第1实施方式所涉及的基底基板11的厚度是同样的。由于基底基板81薄，因此能够使纵型三极管80所产生的热从基底基板81侧高效地消散。因此，纵型三极管80具有优异的散热特性。
另外，也可以与第4实施方式所涉及的肖特基二极管40同样，在将基底基板81全部除去后，在外延层82的下表面将IV族杂质进行离子注入形成离子注入层，而与漏极电极27形成欧姆接触。
外延层82由击穿场强高的Ga2O3系晶体形成，因此，既能抑制纵型三极管80的耐电压性的下降，又能使其厚度比用其它半导体材料制造的元件薄，因此还能够将整个纵型三极管80薄型化，进一步提高散热性。这样，纵型三极管80兼有高散热性和高耐电压性。
另外，基底基板81的主面的面方位也与第1实施方式所涉及的基底基板11是同样的，特别是，优选为(010)。
外延层82的厚度例如为0.4～30μm。
栅极电极83、栅极绝缘膜84、源极电极86和漏极电极87例如由与第2实施方式所涉及的栅极电极23、栅极绝缘膜24、源极电极26和漏极电极27同样的材料形成。
接触区域85是在外延层82中形成的n型掺杂物的浓度高的区域，与源极电极86连接。优选该n型掺杂物为Si、Sn等IV族元素。
主体区域88和P+区域89含有p型掺杂物。P+区域89的p型掺杂物的浓度比主体区域88的p型掺杂物的浓度高。优选该p型掺杂物为Be、Mg、Zn等II族元素或者Fe。此外，主体区域88也可以是通过载流子补偿形成的i型的区域。
纵型三极管80的制造能够使用第2实施方式所涉及的纵型三极管20的制造方法。
具体地说，只要在形成纵型三极管20的栅极电极23、栅极绝缘膜24和接触区域25的工序中，取而代之地形成主体区域88和接触区域85，在形成源极电极26的工序中，取而代之地形成栅极绝缘膜84、栅极电极83和源极电极86即可。
主体区域88、P+区域89和接触区域85例如通过利用离子注入法向外延层82注入掺杂物而形成。
基底基板81、外延层82、漏极电极87的形成方法分别与纵型三极管20的基底基板21、外延层22、漏极电极27的形成方法是同样的。
〔第9实施方式〕
第9实施方式是关于作为纵型半导体元件的肖特基二极管的实施方式。
(半导体元件的结构)
图31是第9实施方式所涉及的肖特基二极管90的垂直截面图。肖特基二极管90包含：支撑基板15；基底基板11，其贴附于支撑基板；外延层12，其通过外延生长形成于基底基板11的上表面(与接触支撑基板15的面相反的一侧的面)上；阴极电极13，其形成于支撑基板15的下表面(与接触基底基板11的面相反的一侧的面)上，与支撑基板15形成欧姆接触；以及阳极电极14，其形成于外延层12的上表面(与接触基底基板11的面相反的一侧的面)上，与外延层12形成肖特基接触。
在肖特基二极管90中，通过向阳极电极14与阴极电极13之间施加正向偏压，阳极电极14与外延层12的界面的肖特基势垒下降，电流从阳极电极14流向阴极电极13。另一方面，在向阳极电极14与阴极电极13之间施加反向偏压时，阳极电极14与外延层12的界面的肖特基势垒变高，电流不流动。
基底基板11与在第1实施方式中所使用的是同样的。不过，本实施方式的基底基板11不与阴极电极形成欧姆接触，因此，基底基板11的n型掺杂物的浓度例如也可以是与外延层12为相同程度。
支撑基板15与在第1实施方式中所使用的是同样的。不过，在本实施方式中，支撑基板15与阴极电极形成欧姆接触，因此，其由导体或含有高浓度的n型掺杂物的半导体形成。
由于基底基板11薄，因此能够使肖特基二极管90所产生的热从基底基板11侧通过支撑基板15高效地消散。因此，肖特基二极管90具有优异的散热特性。
外延层12、阴极电极13、阳极电极14与在第1实施方式中所使用的是同样的。
外延层12由击穿场强高的Ga2O3系晶体形成，因此，既能抑制肖特基二极管90的耐电压性的下降，又能使其厚度比用其它半导体材料制造的元件薄，因此还能够将整个肖特基二极管90薄型化，进一步提高散热性。这样，肖特基二极管90兼有高散热性和高耐电压性。
以下，举出具体例来说明本实施方式所涉及的肖特基二极管10的制造方法。
(半导体元件的制造方法)
图32A～图32E是表示第9实施方式所涉及的肖特基二极管90的制造工序的一例的垂直截面图。在图32A～图32E所示的例子中，在通过研磨处理使基底基板11变薄后，在基底基板11的被实施了薄化处理的面上使外延层生长。
首先，如图32A所示，将基底基板11贴附于支撑基板15。基底基板11向支撑基板15的贴附例如通过表面活化接合等的直接接合或通过导电性粘接材料的粘接来进行。
接着，如图32B所示，对被支撑基板15支撑的基底基板11实施研磨处理，使其变薄至10μm以上且50μm以下的厚度为止。
基底基板11的研磨工序与第1实施方式所涉及的基底基板11的研磨工序是同样的。
此外，除去基底基板11的方法不限于研磨处理。另外，也可以将蚀刻等其它处理组合于研磨处理。通过实施蚀刻，能够使基底基板11的厚度小于10μm。
另外，也可以在使基底基板11变薄后将其从支撑基板15剥离。剥离后的基底基板11为由Ga2O3系晶体形成并具有0.05μm以上且50μm以下的厚度的半导体基板，能够作为外延晶体生长用基底基板而用于其它半导体元件的制造。另外，与第1实施方式同样，为了提高基底基板11的厚度方向的热传导率，优选基底基板11的主面的面方位为(010)。
接着，如图32C所示，在基底基板11上形成外延层12。
外延层12的形成工序与第1实施方式所涉及的外延层12的形成工序是同样的。
接着，如图32D所示，在外延层12的基底基板11的相反侧的面上形成阳极电极14。阳极电极14的形成工序与第1实施方式所涉及的阳极电极14的形成工序是同样的。
接着，如图32E所示，在支撑基板15的基底基板11的相反侧的面上形成阴极电极13。阴极电极13的形成工序与第1实施方式所涉及的阴极电极13的形成工序是同样的。
此外，本实施方式所涉及的半导体元件的制造方法能够用作纵型三极管、横型三极管等具有被薄型化并由Ga2O3系晶体形成的基底基板的半导体元件的制造方法。
〔第10实施方式〕
第10实施方式是关于作为纵型半导体元件的具有MISFET结构的纵型三极管的实施方式。
(半导体元件的结构)
图33是第10实施方式所涉及的纵型三极管100的垂直截面图。纵型三极管100包含：离子注入层101，其形成于外延层22的一个表面；栅极电极23，其被栅极绝缘膜24覆盖而埋入于外延层22中；接触区域25，其分别形成于外延层22中的栅极电极23的两侧；P+区域28，其形成于接触区域25的两侧；源极电极26，其形成于外延层22上，连接到接触区域25；以及漏极电极27，其形成于外延层22的下表面(设置有离子注入层101的一侧的面)上，与离子注入层101形成欧姆接触。
纵型三极管100是源极电极26与漏极电极27分别设置于元件的上下，电流纵向流动的纵型半导体元件。当向栅极电极23施加阈值以上的电压时，会在外延层22中的栅极电极23的两侧的区域形成沟道，电流从源极电极26流向漏极电极27。
外延层22、栅极电极23、栅极绝缘膜24、接触区域25、源极电极26、漏极电极27和P+区域28分别与第2实施方式中所使用的是同样的。
离子注入层101是通过向外延层22的层22a中注入高浓度的n型掺杂物而形成的层，离子注入层101的n型掺杂物的浓度比层22a的n型掺杂物的浓度高。优选该n型掺杂物为Si、Sn等IV族元素。特别是，Si与Sn相比在高浓度注入时能得到较高的活化率，因此，为了降低肖特基二极管的导通损耗，而优选将Si用作n型掺杂物。
在纵型三极管100中，作为外延层22的外延生长基底的基底基板(后述的基底基板21)被除去，离子注入层101被用作与漏极电极27形成欧姆接触的层。因此，向离子注入层101侧散热的散热路径不经过基底基板，能够高效地散热。因此，纵型三极管100具有优异的散热特性。而且，通过使用离子注入技术，与在基板培育时添加杂质的方法相比能够提高施主浓度，能够降低肖特基二极管的导通损耗。
外延层22由击穿场强高的Ga2O3系晶体形成，因此，即使将基底基板21除去，也能够抑制纵型三极管100的耐电压性的下降。因此，纵型三极管100兼有高散热性和高耐电压性。
以下，举出具体例来说明本实施方式所涉及的纵型三极管100的制造方法。此外，纵型三极管100的制造方法不限于以下的例子。
(半导体元件的制造方法)
图34A～图34D、图35A～图35D是表示第10实施方式所涉及的纵型三极管100的制造工序的一例的垂直截面图。
首先，如图34A所示，在基底基板21上形成外延层22。
基底基板21是与第1实施方式所涉及的基底基板11同样的基板，实施研磨处理之前的厚度例如为600μm。此外，基底基板21也可以不含n型掺杂物。外延层22的形成工序与第2实施方式所涉及的外延层22的形成工序是同样的。
接着，如图34B所示，通过粘接层16将外延层22的层22b贴附于支撑基板15。该支撑基板15的材料例如为金属、树脂、陶瓷等，但不限于这些。粘接层16与在第1实施方式中所使用的是同样的。
接着，如图34C所示，通过研磨处理使被支撑基板15支撑的基底基板21变薄，并通过进一步继续进行研磨处理，最终将其除去。
此外，可以将蚀刻等其它处理组合于该研磨处理，另外，也可以使用研磨处理以外的方法。
接着，如图34D所示，在外延层22的层22a的下表面将n型掺杂物进行离子注入。
接着，如图35A所示，通过退火处理使注入到层22a的n型掺杂物活化，由此，形成离子注入层101。该退火处理例如在惰性气氛下以800～1000℃、30分钟的条件来实施。
接着，如图35B所示，将层22a的下表面(形成有离子注入层101的一侧的面)贴附于支撑基板102。在此，支撑基板102的材料例如为金属、树脂、陶瓷等，但不限于这些。
层22a向支撑基板102的贴附采用焊料(例如Au-Sn、Sn-Ag-Cu或者Si-Ge)、Ag膏、树脂、无机材料等。
接着，如图35C所示，将被支撑基板102支撑的状态的外延层22从支撑基板15和粘接层16剥离后，在外延层22中形成栅极电极23、栅极绝缘膜24、接触区域25、P+区域28，其后，在外延层22上形成源极电极26。另外，也可以在外延层22上设置电极终端结构或钝化膜。
栅极电极23、栅极绝缘膜24、接触区域25、P+区域28、源极电极26的形成工序分别与第2实施方式所涉及的栅极电极23、栅极绝缘膜24、接触区域25、P+区域28、源极电极26的形成工序是同样的。
接着，如图35D所示，准备在一个面具有电极104的支撑基板103，将源极电极26与电极104贴合而将外延层22贴附于支撑基板103。然后，将被支撑基板103支撑的外延层22从支撑基板102剥离，在层22a的下表面上形成漏极电极27。该支撑基板103的材料不限于特定的材料，但如后所述，在将支撑基板103作为纵型三极管100的支撑基板而保留的情况下，优选是Al等金属、AlN、SiN、GaN等氮化物、SiO2、Al2O3等氧化物、SiC、Si、GaAs、金刚石等热传导率比β-Ga2O3高的材料。
漏极电极27的形成工序与第1实施方式所涉及的漏极电极27的形成工序是同样的。
此外，也可以将支撑基板103作为最终产品的纵型三极管100的支撑基板而保留。在该情况下，也可以通过支撑基板103的电极104向源极电极26提供外部电源。另外，在支撑基板103具有导电性的情况下，也可以通过支撑基板103和电极104向源极电极26提供外部电源。另外，也可以将纵型三极管100从支撑基板103剥离而将其贴附于其它支撑基板。
(实施方式的效果)
根据上述第1～10的实施方式，通过使基底基板变薄，或者将基底基板除去而形成离子注入层，或者将基底基板除去而将其贴附于高热传导基板，能够有效地散热。由此，能够提高半导体元件的散热特性。
以上，说明了本发明的实施方式，但本发明不限于上述实施方式，能在不脱离发明的主旨的范围内进行种种变形实施。
例如，半导体元件不限于上述的实施方式中所公开的半导体元件，只要是具有包含由Ga2O3系晶体形成的基底基板和外延生长于其上的由Ga2O3系晶体形成的外延层的结构或者包含在将该基底基板除去后在外延层中形成的含有高浓度的掺杂物的离子注入层的结构的半导体元件，就能够应用本发明。
另外，能够在不脱离发明的主旨的范围内将上述实施方式的构成要素任意组合。
另外，上述的实施方式并非用于限定权利要求所涉及的发明。另外，应当注意，实施方式中所说明的特征的组合对用于解决发明问题的方案来说并非全都是必须的。
工业上的可利用性
提供散热特性和耐电压性优异的Ga2O3系的半导体元件及其制造方法以及能够用于制造该半导体元件的半导体基板和晶体层叠结构体。
附图标记说明
10、40、60、90…肖特基二极管，11、21、31、81…基底基板，12、22、32、42、62、72、82…外延层，20、70、80、100…纵型三极管，30…横型三极管，41、101…离子注入层，15、46、51、52…支撑基板，61、71…高热传导基板。

Claims (19)

1.一种半导体元件，其特征在于，具有：
基底基板，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；
外延层，其由Ga2O3系晶体形成，外延生长于上述基底基板上。
2.根据权利要求1所述的半导体元件，
上述基底基板的厚度小于10μm。
3.根据权利要求1或2所述的半导体元件，
上述基底基板的主面的面方位为(010)。
4.根据权利要求1或2所述的半导体元件，
是上述基底基板和上述外延层成为电流路径的纵型元件。
5.根据权利要求1或2所述的半导体元件，
是上述基底基板不成为电流路径的横型元件。
6.根据权利要求1或2所述的半导体元件，
上述基底基板和上述外延层各自贴附于其它基板。
7.一种半导体元件，其特征在于，具有：
外延层，其由含有n型掺杂物的Ga2O3系晶体形成；
离子注入层，其形成于上述外延层的表面，含有浓度比上述外延层高的n型掺杂物；
阳极电极，其连接到上述外延层；以及
阴极电极，其连接到上述离子注入层。
8.根据权利要求7所述的半导体元件，
上述外延层和上述离子注入层各自贴附于其它基板。
9.一种半导体元件的制造方法，其特征在于，包含：
在由Ga2O3系晶体形成的基底基板上使Ga2O3系晶体外延生长，形成外延层的工序；以及
使上述基底基板变薄，使其厚度成为0.05μm以上且50μm以下的工序。
10.根据权利要求9所述的半导体元件的制造方法，
使上述基底基板变薄为小于10μm的厚度。
11.根据权利要求9所述的半导体元件的制造方法，
通过研磨处理使上述基底基板变薄。
12.根据权利要求9或10所述的半导体元件的制造方法，
通过研磨处理和上述研磨处理后的蚀刻使上述基底基板变薄。
13.根据权利要求9所述的半导体元件的制造方法，
上述外延层含有n型掺杂物，
在使上述基底基板变薄而最终将其除去后，在上述基底基板所在一侧的上述外延层的表面将n型掺杂物进行离子注入，在上述表面形成含有浓度比上述外延层高的n型掺杂物的离子注入层。
14.根据权利要求9～11、13中的任1项所述的半导体元件的制造方法，
在将上述外延层贴附于支撑基板的状态下使上述基底基板变薄。
15.一种半导体基板，其特征在于，
由Ga2O3系晶体形成，具有0.05μm以上且50μm以下的厚度。
16.根据权利要求15所述的半导体基板，
主面的面方位为(010)。
17.一种晶体层叠结构体，其特征在于，具有：
基底基板，其具有0.05μm以上且50μm以下的厚度，由Ga2O3系晶体形成；
外延层，其由Ga2O3系晶体形成，外延生长于上述基底基板上。
18.根据权利要求17所述的晶体层叠结构体，
上述基底基板的厚度小于10μm。
19.根据权利要求17或18所述的晶体层叠结构体，
上述基底基板的主面的面方位为(010)。
CN201580041387.8A 2014-07-25 2015-07-24 半导体元件及其制造方法、半导体基板以及晶体层叠结构体 Active CN106575608B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014152410A JP2016031953A (ja) 2014-07-25 2014-07-25 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP2014-152410 2014-07-25
PCT/JP2015/071114 WO2016013658A1 (ja) 2014-07-25 2015-07-24 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体

Publications (2)

Publication Number Publication Date
CN106575608A true CN106575608A (zh) 2017-04-19
CN106575608B CN106575608B (zh) 2020-11-17

Family

ID=55163180

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580041387.8A Active CN106575608B (zh) 2014-07-25 2015-07-24 半导体元件及其制造方法、半导体基板以及晶体层叠结构体

Country Status (6)

Country Link
US (1) US10230007B2 (zh)
JP (1) JP2016031953A (zh)
CN (1) CN106575608B (zh)
DE (1) DE112015003436T5 (zh)
TW (1) TWI652816B (zh)
WO (1) WO2016013658A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170680A (zh) * 2017-05-23 2017-09-15 中国电子科技集团公司第十三研究所 一种准垂直结构的GaN基肖特基二极管制备方法
CN110622319A (zh) * 2017-04-27 2019-12-27 株式会社田村制作所 Ga2O3系半导体元件
CN111627979A (zh) * 2019-02-27 2020-09-04 丰田自动车株式会社 半导体装置及其制造方法
CN112382665A (zh) * 2020-11-03 2021-02-19 广东省科学院半导体研究所 一种氧化镓基mosfet器件及其制作方法
CN112544004A (zh) * 2018-08-22 2021-03-23 三菱电机株式会社 氧化物半导体装置及其制造方法
CN116741639A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 半导体器件的制备方法及半导体器件
CN116741634A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 双极型功率器件及其制备方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676303A (zh) * 2014-07-22 2020-01-10 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
JP6658171B2 (ja) 2016-03-22 2020-03-04 富士電機株式会社 半導体装置の製造方法
JP6845397B2 (ja) * 2016-04-28 2021-03-17 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6812758B2 (ja) 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
CN114975302A (zh) 2016-12-27 2022-08-30 新唐科技日本株式会社 半导体装置
JP7291331B2 (ja) * 2017-02-27 2023-06-15 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
CN107039245B (zh) * 2017-04-20 2020-01-21 中国科学院微电子研究所 提高氧化镓材料导热性的方法
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
CN110809826B (zh) * 2017-06-29 2022-10-28 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
JP7061747B2 (ja) * 2017-07-10 2022-05-02 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
CN109423690B (zh) * 2017-08-21 2022-09-16 株式会社Flosfia 用于制造结晶膜的方法
JP7179276B2 (ja) * 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
JP6933339B2 (ja) * 2017-10-18 2021-09-08 矢崎総業株式会社 半導体装置および半導体ウェーハ
US11715774B2 (en) 2018-03-28 2023-08-01 Cornell University Vertical gallium oxide (GA2O3) power FETs
CN109671612B (zh) * 2018-11-15 2020-07-03 中国科学院上海微系统与信息技术研究所 一种氧化镓半导体结构及其制备方法
JP2021106191A (ja) * 2019-12-26 2021-07-26 株式会社ノベルクリスタルテクノロジー 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
TW202220206A (zh) * 2020-10-12 2022-05-16 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
WO2023233910A1 (ja) * 2022-05-30 2023-12-07 国立研究開発法人物質・材料研究機構 半導体装置、その用途、およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243277A (ja) * 1992-02-28 1993-09-21 Toshiba Corp 半導体装置の製造方法
CN1441965A (zh) * 2000-05-10 2003-09-10 克里公司 碳化硅金属半导体场效应晶体管和制造碳化硅金属半导体场效应晶体管的方法
CN102347434A (zh) * 2010-08-03 2012-02-08 上海蓝光科技有限公司 倒装结构的发光二极管芯片及制作方法
CN103781948A (zh) * 2011-09-08 2014-05-07 株式会社田村制作所 晶体层叠结构体及其制造方法
CN103782376A (zh) * 2011-09-08 2014-05-07 株式会社田村制作所 Ga2O3系单晶体的供体浓度控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06155284A (ja) 1992-11-25 1994-06-03 Shin Etsu Chem Co Ltd ウエーハ基板片面研摩方法
JP4336071B2 (ja) 2001-11-08 2009-09-30 古河電気工業株式会社 放熱性に優れた半導体装置
JP2005129825A (ja) 2003-10-27 2005-05-19 Sumitomo Chemical Co Ltd 化合物半導体基板の製造方法
JP2006203071A (ja) 2005-01-21 2006-08-03 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体単結晶基板
JP2007096090A (ja) 2005-09-29 2007-04-12 Sanyo Electric Co Ltd 半導体発光素子及び半導体発光素子の製造方法
JP5027573B2 (ja) 2006-07-06 2012-09-19 株式会社小松製作所 温度センサおよび温調装置
JP2009076694A (ja) 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
JP2010126372A (ja) * 2008-11-25 2010-06-10 Hitachi Cable Ltd 発光素子用エピタキシャルウェハおよびその製造方法
JP5555430B2 (ja) 2009-01-28 2014-07-23 新日本無線株式会社 半導体装置の製造方法
JP5545000B2 (ja) 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
EP2765610B1 (en) * 2011-09-08 2018-12-26 Tamura Corporation Ga2o3 semiconductor element
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP5750382B2 (ja) 2012-02-15 2015-07-22 シャープ株式会社 窒化物半導体装置
EP2927934B1 (en) * 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243277A (ja) * 1992-02-28 1993-09-21 Toshiba Corp 半導体装置の製造方法
CN1441965A (zh) * 2000-05-10 2003-09-10 克里公司 碳化硅金属半导体场效应晶体管和制造碳化硅金属半导体场效应晶体管的方法
CN102347434A (zh) * 2010-08-03 2012-02-08 上海蓝光科技有限公司 倒装结构的发光二极管芯片及制作方法
CN103781948A (zh) * 2011-09-08 2014-05-07 株式会社田村制作所 晶体层叠结构体及其制造方法
CN103782376A (zh) * 2011-09-08 2014-05-07 株式会社田村制作所 Ga2O3系单晶体的供体浓度控制方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622319A (zh) * 2017-04-27 2019-12-27 株式会社田村制作所 Ga2O3系半导体元件
US11563092B2 (en) 2017-04-27 2023-01-24 National Institute Of Information And Communications Technology GA2O3-based semiconductor device
CN107170680A (zh) * 2017-05-23 2017-09-15 中国电子科技集团公司第十三研究所 一种准垂直结构的GaN基肖特基二极管制备方法
CN112544004A (zh) * 2018-08-22 2021-03-23 三菱电机株式会社 氧化物半导体装置及其制造方法
CN111627979A (zh) * 2019-02-27 2020-09-04 丰田自动车株式会社 半导体装置及其制造方法
CN111627979B (zh) * 2019-02-27 2023-10-24 株式会社电装 半导体装置及其制造方法
CN112382665A (zh) * 2020-11-03 2021-02-19 广东省科学院半导体研究所 一种氧化镓基mosfet器件及其制作方法
CN116741639A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 半导体器件的制备方法及半导体器件
CN116741634A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 双极型功率器件及其制备方法

Also Published As

Publication number Publication date
US20170213918A1 (en) 2017-07-27
CN106575608B (zh) 2020-11-17
TWI652816B (zh) 2019-03-01
DE112015003436T5 (de) 2017-05-04
JP2016031953A (ja) 2016-03-07
WO2016013658A1 (ja) 2016-01-28
US10230007B2 (en) 2019-03-12
TW201611265A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
CN106575608A (zh) 半导体元件及其制造方法、半导体基板以及晶体层叠结构体
TWI732925B (zh) 與工程基板整合之電力元件
US10347723B2 (en) Method of manufacturing a semiconductor device having graphene material
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
US9685513B2 (en) Semiconductor structure or device integrated with diamond
CN102446706B (zh) 具有石墨芯的复合晶片及其制造方法
US20210005721A1 (en) Heterojunction devices and methods for fabricating the same
CN104541373B (zh) 用于使用工程化衬底的氮化镓电子器件的方法和系统
US9922838B2 (en) Selective, electrochemical etching of a semiconductor
CN111512415B (zh) 用于工程化衬底上的集成式器件的系统和方法
JP5343984B2 (ja) 化合物半導体基板およびその製造方法
JP2019012836A (ja) 半導体素子
CN108258035A (zh) 一种GaN基增强型场效应器件及其制作方法
CN110869543A (zh) 半导体基板、半导体元件以及半导体基板的制造方法
JP2008130699A (ja) ワイドバンドギャップ半導体装置およびその製造方法
JP2020512698A (ja) 垂直窒化ガリウムショットキーダイオード
JP2016197737A (ja) 半導体素子及びその製造方法、並びに結晶積層構造体
JP2021533556A (ja) 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
CN206574721U (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件
JP2005311029A (ja) 窒化物半導体装置及びその製造方法
JP5113375B2 (ja) 窒化物半導体装置
US8618639B2 (en) Semiconductor structure, semiconductor device having a semiconductor structure, and method for manufacturing a semiconductor structure
US11973123B2 (en) Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same
US20230232634A1 (en) Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant