CN113555448B - 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法 - Google Patents

一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法 Download PDF

Info

Publication number
CN113555448B
CN113555448B CN202110645745.3A CN202110645745A CN113555448B CN 113555448 B CN113555448 B CN 113555448B CN 202110645745 A CN202110645745 A CN 202110645745A CN 113555448 B CN113555448 B CN 113555448B
Authority
CN
China
Prior art keywords
layer
sic
sic epitaxial
epitaxial layer
schottky diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110645745.3A
Other languages
English (en)
Other versions
CN113555448A (zh
Inventor
李京波
王小周
赵艳
齐红基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Xinke Semiconductor Co Ltd
Original Assignee
Zhejiang Xinke Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Xinke Semiconductor Co Ltd filed Critical Zhejiang Xinke Semiconductor Co Ltd
Priority to CN202110645745.3A priority Critical patent/CN113555448B/zh
Publication of CN113555448A publication Critical patent/CN113555448A/zh
Application granted granted Critical
Publication of CN113555448B publication Critical patent/CN113555448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种基于Ga2O3终端结构的4H‑SiC肖特基二极管及制作方法,包括:SiC外延层;有源区,位于所述SiC外延层的表层中;终端区,位于所述SiC外延层中且位于所述有源区的两侧,其中,所述终端区包括若干间隔排列的Ga2O3终端结构,所述Ga2O3终端结构与所述SiC外延层之间均形成pn结。该肖特基二极管中终端区采用Ga2O3材料,Ga2O3具有较高的击穿场强,可以显著降低4H‑SiC肖特基二极管周边区域的电场集中现象,降低器件的漏电流,提升器件可靠性,保证器件在正常的静态特性下可以显著提升反向耐压能力。

Description

一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法
技术领域
本发明属于半导体器件结构与制作领域,具体涉及一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法。
背景技术
新一代半导体材料碳化硅(SiC)材料具有很多优点,如禁带宽度很大、临界击穿场强很高、热导率很大、饱和电子漂移速度很高和介电常数很低。近年来随着需求增长具有更高的工作频率、更小的元胞尺寸和更低功耗的SiC肖特基二极管(SBD)的应用范围不断扩大。SiC肖特基二极管的典型应用包括整流电路、电源保护电路、电压箝位电路等。此外,SiC肖特基二极管的反向恢复时间比快恢复二极管或超快恢复二极管还要小,正向恢复过程中也不会有明显的电压过冲,因而它是高频电路、超高速开关电路的理想器件。
SiC肖特基二极管由于在结边缘具有严重的不连续性,所以会在结的边、角这些部位存在曲率,使得在半导体器件表面的电力线要比体内的电力线密集很多,产生电场集边效应。所以在实际情况下,SiC肖特基二极管结的边缘电场强度要比体内高很多,导致器件发生提前击穿,严重影响了SiC肖特基二极管的反向阻断特性。
为了实现较高的应用可靠性,需要对SiC肖特基二极管的金属边缘区域进行保护,以降低此处的电场集中现象。在常规穿通结构的SiC功率肖特基二极管制作工艺中,采用P型SiC终端保护区对SiC肖特基二极管的金属边缘区域进行保护。然而,受实际工艺误差,在高温反偏、潮热反偏等可靠性测试中,采用P型SiC终端保护区的SiC肖特基二极管的金属边缘区域的电场集中现象仍比较明显,导致器件的漏电流增大,器件性能退化。
发明内容
为了解决现有技术中存在的上述问题,本发明提供了一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法。本发明要解决的技术问题通过以下技术方案实现:
本发明实施例提供了一种基于Ga2O3终端结构的4H-SiC肖特基二极管,包括:
SiC外延层;
有源区,位于所述SiC外延层的表层中;
终端区,位于所述SiC外延层中且位于所述有源区的两侧,其中,所述终端区包括若干间隔排列的Ga2O3终端结构,所述Ga2O3终端结构与所述SiC外延层之间均形成pn结。
在本发明的一个实施例中,所述SiC外延层的材料包括P型SiC,所述Ga2O3终端结构的材料包括N型Ga2O3
在本发明的一个实施例中,若干所述Ga2O3终端结构均匀分布。
在本发明的一个实施例中,所述Ga2O3终端结构的厚度为0.5~1.5μm。
在本发明的一个实施例中,所述有源区包括若干间隔排列的有源区Ga2O3结构,所述有源区Ga2O3结构与所述SiC外延层之间形成pn结。
在本发明的一个实施例中,所述有源区Ga2O3结构的材料包括N型Ga2O3
在本发明的一个实施例中,若干所述有源区Ga2O3结构均匀分布,相邻所述有源区Ga2O3结构之间的距离为2~4μm,所述有源区Ga2O3结构的厚度为0.5~1.5μm。
在本发明的一个实施例中,还包括:SiC衬底、欧姆接触金属层、第一接触层、第一钝化层、肖特基接触金属层、第二接触层和第二钝化层,其中,
所述第一接触层、所述欧姆接触金属层、所述SiC衬底和所述SiC外延层依次层叠;
所述第一钝化层位于所述SiC外延层上,且位于所述终端区上方;
所述肖特基接触金属层位于所述SiC外延层上且位于所述有源区上方,其端部覆盖所述第一钝化层的部分表面;
所述第二接触层位于所述肖特基接触金属层上;
所述第二钝化层覆盖所述第一钝化层、所述肖特基接触金属层的端部和所述第二接触层的端部。
本发明的另一个实施例提供了一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法,包括步骤:
刻蚀SiC外延层,形成若干间隔排列的沟槽;
在若干所述沟槽中生长Ga2O3,形成有源区和位于所述有源区的两侧的终端区,其中,所述终端区包括若干间隔排列的Ga2O3终端结构,所述Ga2O3终端结构与所述SiC外延层之间均形成pn结。
在本发明的一个实施例中,在若干所述沟槽中生长Ga2O3,形成有源区和位于所述有源区的两侧的终端区之后,还包括步骤:
在所述SiC外延层上制备第一钝化层,使得所述第一钝化层位于所述终端区上方;
在SiC衬底背面制备欧姆接触金属层,其中,所述SiC外延层位于所述SiC衬底上;
在所述SiC外延层上制备肖特基接触金属层,使得所述肖特基接触金属层位于所述有源区上方且其端部覆盖所述第一钝化层的部分表面;
在所述肖特基接触金属层上制备第二接触层;
在所述欧姆接触金属层的背面制备第一接触层;
在所述第一钝化层、所述肖特基接触金属层的端部和所述第二接触层的端部上制备第二钝化层。
与现有技术相比,本发明的有益效果:
本发明的肖特基二极管中终端区采用Ga2O3材料,Ga2O3具有较高的击穿场强,可以显著降低4H-SiC肖特基二极管周边区域的电场集中现象,降低器件的漏电流,提升器件可靠性,保证器件在正常的静态特性下可以显著提升反向耐压能力。
附图说明
图1为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的结构示意图;
图2为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法的流程示意图;
图3a-图3h为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法的过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述,但本发明的实施方式不限于此。
实施例一
请参见图1,图1为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的结构示意图。该4H-SiC肖特基二极管包括:SiC衬底10、SiC外延层1、有源区2、终端区3、欧姆接触金属层4、第一接触层5、第一钝化层6、肖特基接触金属层7、第二接触层8和第二钝化层9。
具体的,SiC外延层1的材料包括P型SiC。
有源区2位于SiC外延层1的表层中,从SiC外延层1的表面露出。
在一个具体实施例中,有源区2包括若干间隔排列的有源区Ga2O3结构21,有源区Ga2O3结构21与SiC外延层1之间形成pn结。具体的,有源区Ga2O3结构21位于SiC外延层1的表层中;并且,有源区Ga2O3结构21与SiC外延层1的掺杂类型相反,以形成pn结。
在一个具体实施例中,有源区Ga2O3结构21的材料包括N型Ga2O3。即当SiC外延层1的材料为N型SiC时,有源区Ga2O3结构21的材料为N型Ga2O3以形成pn结。
在一个具体实施例中,多个有源区Ga2O3结构21在SiC外延层1中沿器件的水平方向呈横向分布,从而有源区2也在SiC外延层1中呈横向设置。进一步的,多个有源区Ga2O3结构21均匀分布,即相邻两个有源区Ga2O3结构21之间的距离均相等;具体的,相邻两个有源区Ga2O3结构21之间的距离均为2~4μm。
具体的,每个有源区Ga2O3结构21的厚度h1均为0.5~1.5μm,优选的,h1为1μm。
终端区3位于SiC外延层1中且位于有源区2的两侧,其表面从SiC外延层1的表面露出。具体的,终端区3包括若干Ga2O3终端结构31,若干Ga2O3终端结构31间隔排列,其与SiC外延层1之间形成pn结。
在一个具体实施例中,多个Ga2O3终端结构31在SiC外延层1中沿器件水平方向分布,其可以与多个有源区Ga2O3结构21位于同一层面,且位于多个有源区Ga2O3结构21的两侧,多个Ga2O3终端结构31将多个有源区Ga2O3结构21包围起来。
在一个具体实施例中,Ga2O3终端结构31掺杂类型与SiC外延层1的掺杂类型相反,以形成pn结。本实施例中,SiC外延层1的材料包括P型SiC,因此,Ga2O3终端结构31的材料包括N型Ga2O3
进一步的,相邻两个Ga2O3终端结构31之间的距离可以相等,也可以不相等。优选的,相邻两个Ga2O3终端结构31之间的距离相等,多个Ga2O3终端结构31沿器件的水平方向均匀分布。
具体的,Ga2O3终端结构31的厚度h1为0.5~1.5μm,优选的,h1为1μm。
进一步的,在器件的剖视图上,Ga2O3终端结构31形状可以为矩形,也可以为三角形、梯形、不规则形状等任意形状,本实施例不做进一步限制。
进一步的,第一接触层5、欧姆接触金属层4、SiC衬底10和SiC外延层1依次层叠;第一钝化层6位于SiC外延层1上,且位于终端区3上方;肖特基接触金属层7位于SiC外延层1上且位于有源区2上方,其端部覆盖第一钝化层6的部分表面;第二接触层8位于肖特基接触金属层7上;第二钝化层9覆盖第一钝化层6、肖特基接触金属层7的端部和第二接触层8的端部。
在俯视图上,第一钝化层6呈环状;肖特基接触金属层7呈圆形,其位于第一钝化层6的环形内部,并且圆形的边缘将第一钝化层6的一部分覆盖;第二接触层8呈圆形,其位于肖特基接触金属层7的中心;第二钝化层9呈圆环状,其将第一钝化层6、肖特基接触金属层7的端部和第二接触层8的端部覆盖住。
具体的,SiC衬底10和SiC外延层1的材料均为4H-SiC,欧姆接触金属层4的材料包括Ni,第一接触层5的材料包括Ag,第一钝化层6的材料包括SiO2,肖特基接触金属层7的材料包括Ti,第二接触层8的材料包括Al,第二钝化层9的材料包括聚酰亚胺PI。
本实施例的肖特基二极管中,终端区采用Ga2O3材料,Ga2O3具有较高的击穿场强,可以显著降低4H-SiC肖特基二极管周边区域的电场集中现象,降低器件的漏电流,提升器件可靠性,保证器件在正常的静态特性下可以显著提升反向耐压能力。
实施例二
在实施例一的基础上,请参见图2和图3a-图3h,图2为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法的流程示意图,图3a-图3h为本发明实施例提供的一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法的过程示意图,该制作方法包括步骤:
S1、刻蚀SiC外延层1,形成若干间隔排列的沟槽11,请参见图3a。
首先,获取样品,该样品包括SiC衬底10和SiC外延层1,SiC外延层1位于SiC衬底10上。SiC外延层1的材料为P型SiC,SiC衬底10和SiC外延层1中的SiC均为4H-SiC。
然后,在样品正面,采用感耦合等离子体(Inductive Coupled Plasma,简称ICP)刻蚀法刻蚀SiC外延层1,形成若干沟槽11,若干沟槽11在SiC外延层1中间隔排列。
S2、在若干沟槽11中生长Ga2O3,形成有源区2和位于有源区2的两侧的终端区3,其中,终端区3包括若干间隔排列的Ga2O3终端结构31,Ga2O3终端结构31与SiC外延层1之间均形成pn结,请参见图3b。
具体的,利用化学气相淀积法在沟槽11中淀积Ga2O3材料,形成若干间隔排列的有源区Ga2O3结构21和位于有源区Ga2O3结构21外侧的若干Ga2O3终端结构31,并对器件表面进行机械抛光,使器件表面光滑。其中,若干Ga2O3终端结构31形成终端区3,若干有源区Ga2O3结构21形成有源区2,多个Ga2O3终端结构31将多个有源区Ga2O3结构22包围起来。
有源区2和终端区3的具体结构请参见实施例一,本实施例不再赘述。
S3、在SiC外延层1上制备第一钝化层6,使得第一钝化层6位于终端区3上方,请参见图3c。
具体的,利用化学气相淀积法在SiC外延层1的终端区3上淀积SiO2,形成第一钝化层6。在俯视图上,第一钝化层6呈环状。
S4、在SiC衬底10背面制备欧姆接触金属层4,其中,SiC外延层1位于SiC衬底10上,请参见图3d。
具体的,首先利用磁控溅射法或电子束蒸发法在SiC衬底10背面生长Ni;然后,在1000℃的条件下对器件进行快速热退火,退火时间为3min,形成欧姆接触金属层4。
S5、在SiC外延层1上制备肖特基接触金属层7,使得肖特基接触金属层7位于有源区2上方且其端部覆盖第一钝化层6的部分表面,请参见图3e。
具体的,首先利用磁控溅射法或电子束蒸发法在SiC外延层1的有源区2上方上生长Ti;然后在450℃的条件下对器件进行快速热退火,退火时间为3min,形成肖特基接触金属层7;其中,肖特基接触金属层7的端部覆盖第一钝化层6的部分表面,在俯视图上,肖特基接触金属层7呈圆形,其位于第一钝化层6的环形内部,并且圆形的边缘将第一钝化层6的一部分覆盖。
S6、在肖特基接触金属层7上制备第二接触层8,请参见图3f。
具体的,利用电子束蒸发法在肖特基接触金属层7上生长Al,形成第二接触层8。在俯视图上,第二接触层8呈圆形,其位于肖特基接触金属层7的中心。
S7、在欧姆接触金属层4的背面制备第一接触层5,请参见图3g。
具体的,利用电子束蒸发法在欧姆接触金属层4的背面生长Ag,形成第一接触层5。
S8、在第一钝化层6、肖特基接触金属层7的端部和第二接触层8的端部上制备第二钝化层9,请参见图3h。
具体的,在第一钝化层6、肖特基接触金属层7的端部和第二接触层8的端部上旋涂聚酰亚胺PI,形成第二钝化层9。在俯视图上,第二钝化层9呈圆环状,将第一钝化层6、肖特基接触金属层7的端部和第二接触层8的端部覆盖住。
本实施例中,Ga2O3终端结构采用在沟槽中淀积Ga2O3的方式形成,避免采用离子注入工艺,从而避免了离子注入带来的晶格损伤问题。
本实施例所制备的肖特基二极管中,终端区采用Ga2O3材料,Ga2O3具有较高的击穿场强,可以显著降低4H-SiC肖特基二极管周边区域的电场集中现象,降低器件的漏电流,提升器件可靠性,保证器件在正常的静态特性下可以显著提升反向耐压能力。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,包括:
SiC外延层(1);
有源区(2),位于所述SiC外延层(1)的表层中;
终端区(3),位于所述SiC外延层(1)中且位于所述有源区(2)的两侧,其中,所述终端区(3)包括若干间隔排列的Ga2O3终端结构(31),所述Ga2O3终端结构(31)与所述SiC外延层(1)之间均形成pn结。
2.根据权利要求1所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,所述SiC外延层(1)的材料包括P型SiC,所述Ga2O3终端结构(31)的材料包括N型Ga2O3
3.根据权利要求1所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,若干所述Ga2O3终端结构(31)均匀分布。
4.根据权利要求1所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,所述Ga2O3终端结构(31)的厚度为0.5~1.5μm。
5.根据权利要求1所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,所述有源区(2)包括若干间隔排列的有源区Ga2O3结构(21),所述有源区Ga2O3结构(21)与所述SiC外延层(1)之间形成pn结。
6.根据权利要求5所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,所述有源区Ga2O3结构(21)的材料包括N型Ga2O3
7.根据权利要求5所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,若干所述有源区Ga2O3结构(21)均匀分布,相邻所述有源区Ga2O3结构(21)之间的距离为2~4μm,所述有源区Ga2O3结构(21)的厚度为0.5~1.5μm。
8.根据权利要求1所述的基于Ga2O3终端结构的4H-SiC肖特基二极管,其特征在于,还包括:SiC衬底(10)、欧姆接触金属层(4)、第一接触层(5)、第一钝化层(6)、肖特基接触金属层(7)、第二接触层(8)和第二钝化层(9),其中,
所述第一接触层(5)、所述欧姆接触金属层(4)、所述SiC衬底(10)和所述SiC外延层(1)依次层叠;
所述第一钝化层(6)位于所述SiC外延层(1)上,且位于所述终端区(3)上方;
所述肖特基接触金属层(7)位于所述SiC外延层(1)上且位于所述有源区(2)上方,其端部覆盖所述第一钝化层(6)的部分表面;
所述第二接触层(8)位于所述肖特基接触金属层(7)上;
所述第二钝化层(9)覆盖所述第一钝化层(6)、所述肖特基接触金属层(7)的端部和所述第二接触层(8)的端部。
9.一种基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法,其特征在于,包括步骤:
刻蚀SiC外延层(1),形成若干间隔排列的沟槽(11);
在若干所述沟槽(11)中生长Ga2O3,形成有源区(2)和位于所述有源区(2)的两侧的终端区(3),其中,所述终端区(3)包括若干间隔排列的Ga2O3终端结构(31),所述Ga2O3终端结构(31)与所述SiC外延层(1)之间均形成pn结。
10.根据权利要求9所述的基于Ga2O3终端结构的4H-SiC肖特基二极管的制作方法,其特征在于,在若干所述沟槽(11)中生长Ga2O3,形成有源区(2)和位于所述有源区(2)的两侧的终端区(3)之后,还包括步骤:
在所述SiC外延层(1)上制备第一钝化层(6),使得所述第一钝化层(6)位于所述终端区(3)上方;
在SiC衬底(10)背面制备欧姆接触金属层(4),其中,所述SiC外延层(1)位于所述SiC衬底(10)上;
在所述SiC外延层(1)上制备肖特基接触金属层(7),使得所述肖特基接触金属层(7)位于所述有源区(2)上方且其端部覆盖所述第一钝化层(6)的部分表面;
在所述肖特基接触金属层(7)上制备第二接触层(8);
在所述欧姆接触金属层(4)的背面制备第一接触层(5);
在所述第一钝化层(6)、所述肖特基接触金属层(7)的端部和所述第二接触层(8)的端部上制备第二钝化层(9)。
CN202110645745.3A 2021-06-09 2021-06-09 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法 Active CN113555448B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110645745.3A CN113555448B (zh) 2021-06-09 2021-06-09 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110645745.3A CN113555448B (zh) 2021-06-09 2021-06-09 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法

Publications (2)

Publication Number Publication Date
CN113555448A CN113555448A (zh) 2021-10-26
CN113555448B true CN113555448B (zh) 2023-06-09

Family

ID=78130440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110645745.3A Active CN113555448B (zh) 2021-06-09 2021-06-09 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法

Country Status (1)

Country Link
CN (1) CN113555448B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314252B (zh) * 2022-11-23 2023-11-07 苏州龙驰半导体科技有限公司 Vdmos器件及提升sic vdmos器件的击穿电压的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017135171A (ja) * 2016-01-25 2017-08-03 株式会社テンシックス 半導体基板及びその製造方法
CN108133966A (zh) * 2018-01-22 2018-06-08 北京世纪金光半导体有限公司 一种集成了周边RCsnubber结构的碳化硅SBD器件元胞结构
CN108281491A (zh) * 2017-12-28 2018-07-13 厦门市三安集成电路有限公司 一种具有台阶结构的碳化硅功率器件及其制备方法
CN109449085A (zh) * 2018-09-12 2019-03-08 秦皇岛京河科学技术研究院有限公司 一种抗浪涌能力增强型的4H-SiC肖特基二极管及其制备方法
CN111033758A (zh) * 2017-08-10 2020-04-17 株式会社田村制作所 二极管
CN111725291A (zh) * 2018-06-14 2020-09-29 北京世纪金光半导体有限公司 一种jte内嵌多沟槽复合终端结构功率器件及制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636663B2 (en) * 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017135171A (ja) * 2016-01-25 2017-08-03 株式会社テンシックス 半導体基板及びその製造方法
CN111033758A (zh) * 2017-08-10 2020-04-17 株式会社田村制作所 二极管
CN108281491A (zh) * 2017-12-28 2018-07-13 厦门市三安集成电路有限公司 一种具有台阶结构的碳化硅功率器件及其制备方法
CN108133966A (zh) * 2018-01-22 2018-06-08 北京世纪金光半导体有限公司 一种集成了周边RCsnubber结构的碳化硅SBD器件元胞结构
CN111725291A (zh) * 2018-06-14 2020-09-29 北京世纪金光半导体有限公司 一种jte内嵌多沟槽复合终端结构功率器件及制作方法
CN109449085A (zh) * 2018-09-12 2019-03-08 秦皇岛京河科学技术研究院有限公司 一种抗浪涌能力增强型的4H-SiC肖特基二极管及其制备方法

Also Published As

Publication number Publication date
CN113555448A (zh) 2021-10-26

Similar Documents

Publication Publication Date Title
US7183575B2 (en) High reverse voltage silicon carbide diode and method of manufacturing the same high reverse voltage silicon carbide diode
CN108281491B (zh) 一种具有台阶结构的碳化硅功率器件及其制备方法
JP5810522B2 (ja) 異種材料接合型ダイオード及びその製造方法
US20130140584A1 (en) Semiconductor device
CN103928532B (zh) 一种碳化硅沟槽mos结势垒肖特基二极管及其制备方法
KR20130049916A (ko) 실리콘 카바이드 쇼트키 베리어 다이오드 및 이의 제조방법
CN105720110A (zh) 一种SiC环状浮点型P+结构结势垒肖特基二极管及制备方法
CN113555447B (zh) 一种基于金刚石终端结构的4H-SiC肖特基二极管及制作方法
US12094985B2 (en) Semiconductor MPS diode with reduced current-crowding effect and manufacturing method thereof
US20240178280A1 (en) Scalable mps device based on sic
CN113555446B (zh) 一种基于金刚石终端结构的Ga2O3肖特基二极管及制作方法
CN113517355B (zh) 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法
CN113555448B (zh) 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法
CN111164759B (zh) 具有高电流容量的馈线设计
US11869944B2 (en) Scalable MPS device based on SiC
CN113517356B (zh) 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法
TW202335308A (zh) 寬能隙半導體元件與其製造方法
US20220115532A1 (en) Power semiconductor device and manufacturing method therefor
CN112531007A (zh) 具有梯度深度p型区域的结势垒肖特基二极管及制备方法
CN217405436U (zh) 结势垒肖特基器件和结势垒肖特基装置
US11769841B2 (en) Junction barrier Schottky diode device and method for fabricating the same
CN220189658U (zh) 一种碳化硅肖特基二极管结构
US20230420577A1 (en) Semiconductor device with selectively grown field oxide layer in edge termination region
KR20160116294A (ko) 쇼트키 다이오드
CN114864703A (zh) 具有p型金刚石倾斜台面结终端的氧化镓肖特基二极管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220214

Address after: 311400 room 706, building 23, No. 68 Jiangnan Road, Chunjiang street, Fuyang District, Hangzhou City, Zhejiang Province

Applicant after: Zhejiang Xinke Semiconductor Co.,Ltd.

Address before: 311421 room 908, building 23, No. 68 Jiangnan Road, Chunjiang street, Fuyang District, Hangzhou City, Zhejiang Province

Applicant before: Zhejiang Xinguo Semiconductor Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A 4H SiC Schottky diode based on Ga2O3terminal structure and its fabrication method

Granted publication date: 20230609

Pledgee: Fuyang Zhejiang rural commercial bank Limited by Share Ltd. the Fuchun River branch

Pledgor: Zhejiang Xinke Semiconductor Co.,Ltd.

Registration number: Y2024980000125