CN112531007A - 具有梯度深度p型区域的结势垒肖特基二极管及制备方法 - Google Patents

具有梯度深度p型区域的结势垒肖特基二极管及制备方法 Download PDF

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Abstract

本发明涉及一种具有梯度深度P型区域的结势垒肖特基二极管及制备方法,包括:衬底;在衬底的背面制作而成的负极;在衬底的正面外延生长的n+型氮化镓层;在n+型氮化镓层上外延生长的n型氮化镓层,n型氮化镓层的外围具有圆环形高阻区,且n型氮化镓层上刻蚀有若干个梯度深度的沟槽,每一沟槽内生长有p型氮化镓;在n型氮化镓层、p型氮化镓和圆环形高阻区的表面制作而成的正极。本发明具有梯度深度的p型区域,可调节器件高电场强度区域的电场分布,同时通过双层外延氮化镓结构能形成良好的欧姆接触以及更好的PN结,有效提高了器件的性能,另外高阻区能有效抑制器件在高压下位于电极边缘的击穿,增强了器件的击穿性能。

Description

具有梯度深度P型区域的结势垒肖特基二极管及制备方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种氮化镓基的结势垒肖特基二极管及其制备方法。
背景技术
近年来由于肖特基势垒二极管(SchottkyBarrier Diode,简称SBD)的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出:(1)SBD的开启电压和导通压降相比PIN二极管小,可以有效降低电路中的功率损耗;(2)SBD的结电容较低,它的工作频率高达100GHz;(3)由于不存在少数载流子的注入,SBD的开关速度更快,自身反向恢复时间只是肖特基势垒电容的充放电时间。传统的肖特基二极管同样存在如下缺陷:(1)由于反向阻断能力接近200V时,肖特基整流器的正向压降VF将接近PIN整流器的正向压降,因此传统的肖特基势垒二极管的反向阻断电压一般低于200V,使之在应用中的效率更低;(2)传统的肖特基二极管其反向漏流较大且对温度敏感,传统的肖特基二极管结温在125℃到175℃之间。
基于上述缺陷,结势垒肖特基二极管(Junction Barrier Schottky,简称JBS)作为一种增强型肖特基二极管成为研究的热点,结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个PN结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通,PN结部分不导通;结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道,有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性,还有PIN二极管的关态和低泄漏电流特性。
但是现有的JBS器件的正极边缘的电场强度高,容易引起器件的反向击穿,因此有必要设计一种新型的结势垒肖特基二极管。
发明内容
基于此,有必要针对现有的结势垒肖特基二极管容易反向击穿的问题,提供一种具有梯度深度P型区域的结势垒肖特基二极管及制备方法。
为解决上述问题,本发明采取如下的技术方案:
一种具有梯度深度P型区域的结势垒肖特基二极管,包括:
衬底;
在所述衬底的背面制作而成的负极;
在所述衬底的正面外延生长的n+型氮化镓层;
在所述n+型氮化镓层上外延生长的n型氮化镓层,所述n型氮化镓层的外围具有圆环形高阻区,且所述n型氮化镓层上刻蚀有若干个梯度深度的沟槽,每一所述沟槽内生长有p型氮化镓;
在所述n型氮化镓层、所述p型氮化镓和所述圆环形高阻区的表面制作而成的正极。
相应地,本发明还提出一种具有梯度深度P型区域的结势垒肖特基二极管的制备方法,包括以下步骤:
S1:准备一双面抛光的所述衬底;
S2:利用有机化学气相沉积法或者氢化物气相外延法在所述衬底的正面依次外延生长所述n+型氮化镓层和所述n型氮化镓层;
S3:利用等离子体增强化学气相沉积法或者原子层沉积法在所述n型氮化镓层的表面生长一层保护层;
S4:在所述衬底的背面蒸镀金属膜,并使用剥离工艺形成负极后进行退火处理;
S5:利用干法刻蚀在所述保护层和所述n型氮化镓层上刻蚀若干个梯度深度的沟槽,并利用干法刻蚀去除所述n型氮化镓层的表面上的所述保护层;
S6:利用光刻工艺制作阻挡层,再通过等离子体工艺在所述n型氮化镓层的外围制作圆环形高阻区,形成终端结构;
S7:利用有机化学气相沉积法在所述沟槽内生长所述p型氮化镓,退火激活后通过干法刻蚀得到平整的表面;
S8:在所述n型氮化镓层、所述p型氮化镓和所述圆环形高阻区的表面蒸镀圆形金属薄膜作为正极。
与现有技术相比,本发明具有以下有益效果:
本发明所提出的新型具有梯度深度P型区域的结势垒肖特基二极管,在器件结构方面,具有梯度深度的p型区域,可调节器件高电场强度区域的电场分布,同时通过双层外延氮化镓结构,能形成良好的欧姆接触以及更好的PN结,降低了正向导通电阻及增加了反向击穿电压,有效提高了器件的性能。另外,通过等离子体工艺形成的高阻区能有效抑制器件在高压下位于电极边缘的击穿,增强了器件的击穿性能。本发明提供的结势垒肖特基二极管为提高器件性能提供了新途径,具有广阔的应用前景。
附图说明
图1为本发明其中一个实施例中具有梯度深度P型区域的结势垒肖特基二极管的结构示意图;
图2为本发明另一个实施例中具有梯度深度P型区域的结势垒肖特基二极管制备方法的流程示意图;
图3为结势垒肖特基二极管结构示意图;
图4为欧姆接触电极结构示意图;
图5为去除保护层之后具有梯度深度沟槽的结势垒肖特基二极管结构示意图;
图6为结势垒肖特基二极管的终端结构示意图;
图7为具有平整的表面的结势垒肖特基二极管结构示意图。
具体实施方式
本发明的主要目的是从器件结构和工艺的角度,提供一种增强氮化镓(GaN)基的结势垒肖特基二极管(JBS)器件反向击穿和泄露电流特性的新结构及新结构的制备方法,能通过相对简单的工艺,获得高性能氮化镓基的结势垒肖特基二极管,为结势垒肖特基二极管的进一步发展和应用提供新途径。其中JBS主要包括以下结构:GaN基金属-半导体-金属结构、肖特基结构,P-N结构以及PIN结构等。本发明利用终端结构及在肖特基二极管上增加梯度深度p型区域的结构提高器件反向击穿特性和泄露电流特性的原理是结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通,PN结部分不导通;结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道,有效抑制肖特基势垒降低效应及有效控制反向漏流。另外,通过等离子体工艺形成的高阻区能有效抑制器件在高压下位于电极边缘的击穿,增强了击穿性能。下面将结合附图及较佳实施例对本发明的技术方案进行详细描述。
在其中一个实施例中,如图1所示,本发明公开一种具有梯度深度P型区域的结势垒肖特基二极管,其具体包括:
衬底;
在衬底的背面制作而成的负极;
在衬底的正面外延生长的n+型氮化镓层;
在n+型氮化镓层上外延生长的n型氮化镓层,n型氮化镓层的外围具有圆环形高阻区,且n型氮化镓层上刻蚀有若干个梯度深度的沟槽,每一沟槽内生长有p型氮化镓;
在n型氮化镓层、p型氮化镓和圆环形高阻区的表面制作而成的正极。
具体地,本实施例中的衬底可以为氮化镓衬底、硅衬底和碳化硅衬底中的任意一种。
在衬底的背面制作有器件的负极,负极的电极材料种类为钛/铝、钛/铝/镍/金等能够与n型GaN形成欧姆型金半接触的材料。
在衬底的正面外延生长有n+型氮化镓层。优选地,n+型氮化镓层的厚度为2μm,载流子浓度为1.5×1018cm-3
在n+型氮化镓层上外延生长有n型氮化镓层,并且n型氮化镓层的外围具有圆环形高阻区,n型氮化镓层上刻蚀有若干个梯度深度的沟槽,每一个沟槽内生长有p型氮化镓,p型氮化镓的载流子浓度约为1.5×1018cm-3。优选地,n型氮化镓层的最大厚度为23μm,载流子浓度为8×1015cm-3
若干个沟槽在n型氮化镓层上等间距分布,任意两个沟槽的宽度相同,并且若干个沟槽的深度由中间向两侧递增,关于中间沟槽对称的两个沟槽的深度相同。
例如,如图1所示,沟槽的数量可以为5个,5个沟槽在n型氮化镓层上等间距分布,任意两个沟槽的宽度相同,并且5个沟槽包括4种深度,5个沟槽的深度由中间向两侧递增,关于中间沟槽对称的两个沟槽的深度相同。
n型氮化镓层、p型氮化镓和圆环形高阻区的表面形成一平整的表面,在该平整的表面上制作有器件的正极。肖特基结构中形成肖特基接触的电极材料种类为镍/金、铂等能够与n型GaN形成肖特基型金半接触的电极材料。
本实施例所提出的新型具有梯度深度P型区域的结势垒肖特基二极管,在器件结构方面,具有梯度深度的p型区域,可调节器件高电场强度区域的电场分布,同时通过双层外延氮化镓结构,能形成良好的欧姆接触以及更好的PN结,降低了正向导通电阻及增加了反向击穿电压,有效提高了器件的性能。另外,通过等离子体工艺形成的高阻区能有效抑制器件在高压下位于电极边缘的击穿,增强了器件的击穿性能。本实施例提供的结势垒肖特基二极管为提高器件性能提供了新途径,具有广阔的应用前景。
在另一个实施例中,本发明公开一种上述具有梯度深度P型区域的结势垒肖特基二极管的制备方法,该方法主要包括三个步骤,分别为:
(1)GaN JBS器件结构的生长;
(2)终端结构的制备;
(3)利用传统制备肖特基二极管工艺制备氮化镓基的结势垒肖特基二极管。
如图2所示,上述具有梯度深度P型区域的结势垒肖特基二极管的制备方法具体包括以下步骤:
S1:准备一双面抛光的衬底;
S2:利用有机化学气相沉积法或者氢化物气相外延法在衬底的正面依次外延生长n+型氮化镓层和n型氮化镓层;
S3:利用等离子体增强化学气相沉积法或者原子层沉积法在n型氮化镓层的表面生长一层保护层;
S4:在衬底的背面蒸镀金属膜,并使用剥离工艺形成负极后进行退火处理;
S5:利用干法刻蚀在保护层和n型氮化镓层上刻蚀若干个梯度深度的沟槽,并利用干法刻蚀去除n型氮化镓层的表面上的保护层;
S6:利用光刻工艺制作阻挡层,再通过等离子体工艺在n型氮化镓层的外围制作圆环形高阻区,形成终端结构;
S7:利用有机化学气相沉积法在沟槽内生长p型氮化镓,退火激活后通过干法刻蚀得到平整的表面;
S8:在n型氮化镓层、p型氮化镓和圆环形高阻区的表面蒸镀圆形金属薄膜作为正极。
具体地,在步骤S1中,首先准备一双面抛光的衬底,该衬底可以为氮化镓衬底、硅衬底和碳化硅衬底中的任意一种,例如选用n型高掺杂自支撑氮化镓衬底。
准备好衬底后,在步骤S2中,利用有机化学气相沉积法(MOCVD)或者氢化物气相外延法(HPVE)在衬底的正面依次外延生长n+型氮化镓层和n型氮化镓层。优选地,n+型氮化镓层的厚度为2μm,载流子浓度为1.5×1018cm-3;n型氮化镓层的最大厚度为23μm,载流子浓度为8×1015cm-3
在步骤S3中,利用等离子体增强化学气相沉积法(PECVD)或者原子层沉积法(ALD)在n型氮化镓层的表面生长一层保护层,以保护结构表面,参见图3。其中,保护层的材料可以为二氧化硅、氮化硅、三氧化二铝等,优选地,保护层为氮化硅保护层,并且氮化硅保护层的厚度为20nm。
在步骤S4中,在衬底的背面蒸镀金属膜,并使用剥离工艺形成负极后进行退火处理,参见图4。负极的具体制备流程为:在器件结构背面使用热蒸发、磁控溅射或电子束蒸发等方法蒸镀金属膜(例如钛膜、铝膜或者金膜等),使用剥离工艺形成电极后进行退火处理,退火处理的环境条件可以根据实际负极的材质而定,例如退火处理的条件为温度为650℃、氮气(N2)环境。
在步骤S5中,利用干法刻蚀(例如氯气或者四氯化硅干法刻蚀等)在保护层和n型氮化镓层上刻蚀若干个梯度深度的沟槽,由于刻蚀深度不同,本工艺将通过刻蚀速率来确定刻蚀时间,分别刻蚀出多种深度的环形沟槽,若需增加环形沟槽数量,则调增沟槽的宽度以及沟槽间距,并相应增加刻蚀次数即可,最后再利用干法刻蚀去除n型氮化镓层的表面上的保护层,参见图5。
在步骤S6中,利用光刻工艺制作阻挡层,再通过等离子体工艺在n型氮化镓层的外围制作圆环形高阻区,形成终端结构,参见图6。通过等离子体工艺在n型氮化镓层的外围制作圆环形高阻区时,等离子体工艺采用的气体可以为氮气、氢气、氩气和氟气中的任意一种。
在步骤S7中,利用有机化学气相沉积法在沟槽内生长p型氮化镓,退火激活后通过干法刻蚀得到平整的表面,参见图7。p型氮化镓的载流子浓度约为1.5×1018cm-3。氢基硅烷可以用作n型掺杂剂(供体)的硅原料,而环戊二烯基镁可以用作p型掺杂剂(受体)的镁原料。
在步骤S8中,在n型氮化镓层、p型氮化镓和圆环形高阻区的表面蒸镀圆形金属薄膜作为正极,参见图1。正极的具体制备流程为:在器件结构的正面使用热蒸发、磁控溅射或电子束蒸发等方法蒸镀圆形金属薄膜(例如厚度为10nm的镍膜或者厚度为125nm的金膜等)作为器件的正极。
本实施例所提出的具有梯度深度P型区域的结势垒肖特基二极管的制备方法能通过相对简单的工艺获得高性能氮化镓基的结势垒肖特基二极管,具有制备工艺成熟、制备效率高的优点。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种具有梯度深度P型区域的结势垒肖特基二极管,其特征在于,包括:
衬底;
在所述衬底的背面制作而成的负极;
在所述衬底的正面外延生长的n+型氮化镓层;
在所述n+型氮化镓层上外延生长的n型氮化镓层,所述n型氮化镓层的外围具有圆环形高阻区,且所述n型氮化镓层上刻蚀有若干个梯度深度的沟槽,每一所述沟槽内生长有p型氮化镓;
在所述n型氮化镓层、所述p型氮化镓和所述圆环形高阻区的表面制作而成的正极。
2.根据权利要求1所述的氮化镓结势垒肖特基二极管,其特征在于,
若干个所述沟槽的深度由中间向两侧递增。
3.根据权利要求2所述的氮化镓结势垒肖特基二极管,其特征在于,
所述沟槽的数量为5个,且5个所述沟槽在所述n型氮化镓层上等间距分布,5个所述沟槽包括4种深度。
4.根据权利要求1或2所述的氮化镓结势垒肖特基二极管,其特征在于,
所述n+型氮化镓层的厚度为2μm,载流子浓度为1.5×1018cm-3
5.根据权利要求1或2所述的氮化镓结势垒肖特基二极管,其特征在于,
所述n型氮化镓层的最大厚度为23μm,载流子浓度为8×1015cm-3
6.根据权利要求1或2所述的氮化镓结势垒肖特基二极管,其特征在于,
所述衬底为氮化镓衬底、硅衬底和碳化硅衬底中的任意一种。
7.一种权利要求1至6任意一项所述的具有梯度深度P型区域的结势垒肖特基二极管的制备方法,其特征在于,包括以下步骤:
S1:准备一双面抛光的所述衬底;
S2:利用有机化学气相沉积法或者氢化物气相外延法在所述衬底的正面依次外延生长所述n+型氮化镓层和所述n型氮化镓层;
S3:利用等离子体增强化学气相沉积法或者原子层沉积法在所述n型氮化镓层的表面生长一层保护层;
S4:在所述衬底的背面蒸镀金属膜,并使用剥离工艺形成负极后进行退火处理;
S5:利用干法刻蚀在所述保护层和所述n型氮化镓层上刻蚀若干个梯度深度的沟槽,并利用干法刻蚀去除所述n型氮化镓层的表面上的所述保护层;
S6:利用光刻工艺制作阻挡层,再通过等离子体工艺在所述n型氮化镓层的外围制作圆环形高阻区,形成终端结构;
S7:利用有机化学气相沉积法在所述沟槽内生长所述p型氮化镓,退火激活后通过干法刻蚀得到平整的表面;
S8:在所述n型氮化镓层、所述p型氮化镓和所述圆环形高阻区的表面蒸镀圆形金属薄膜作为正极。
8.根据权利要求7所述的具有梯度深度P型区域的结势垒肖特基二极管的制备方法,其特征在于,
所述保护层为氮化硅保护层,所述氮化硅保护层的厚度为20nm。
9.根据权利要求7或8所述的具有梯度深度P型区域的结势垒肖特基二极管的制备方法,其特征在于,
所述退火处理的环境条件为温度为650℃、氮气环境。
10.根据权利要求7或8所述的具有梯度深度P型区域的结势垒肖特基二极管的制备方法,其特征在于,
通过等离子体工艺在所述n型氮化镓层的外围制作圆环形高阻区时,等离子体工艺采用的气体为氮气、氢气、氩气和氟气中的任意一种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566550A (zh) * 2022-01-14 2022-05-31 深圳大学 一种垂直氮化镓肖特基二极管及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137368A (ja) * 1988-11-18 1990-05-25 Toshiba Corp 半導体整流装置
CN103904135A (zh) * 2014-04-18 2014-07-02 苏州捷芯威半导体有限公司 肖特基二极管及其制造方法
CN106992117A (zh) * 2017-03-30 2017-07-28 北京燕东微电子有限公司 一种SiC结势垒肖特基二极管的制作方法
CN110164982A (zh) * 2019-05-29 2019-08-23 西安电子科技大学 一种结型势垒肖特基二极管
CN110197853A (zh) * 2019-05-29 2019-09-03 西安电子科技大学 一种结势垒肖特基二极管
CN110212023A (zh) * 2019-05-29 2019-09-06 西安电子科技大学 一种能够减小反向漏电流的结型势垒肖特基二极管

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137368A (ja) * 1988-11-18 1990-05-25 Toshiba Corp 半導体整流装置
CN103904135A (zh) * 2014-04-18 2014-07-02 苏州捷芯威半导体有限公司 肖特基二极管及其制造方法
CN106992117A (zh) * 2017-03-30 2017-07-28 北京燕东微电子有限公司 一种SiC结势垒肖特基二极管的制作方法
CN110164982A (zh) * 2019-05-29 2019-08-23 西安电子科技大学 一种结型势垒肖特基二极管
CN110197853A (zh) * 2019-05-29 2019-09-03 西安电子科技大学 一种结势垒肖特基二极管
CN110212023A (zh) * 2019-05-29 2019-09-06 西安电子科技大学 一种能够减小反向漏电流的结型势垒肖特基二极管

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566550A (zh) * 2022-01-14 2022-05-31 深圳大学 一种垂直氮化镓肖特基二极管及其制备方法

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