JPWO2019004469A1 - 半導体素子基板の製造方法 - Google Patents
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Abstract
Description
素子用支持基板110は、電流が縦方向(図の上下方向)に流れる領域であり、20mΩ・cm以下の低い抵抗率とされる。一方、素子用単結晶層120は、高電圧の耐圧が必要であるため、素子用支持基板110と比べて2〜3桁高い抵抗率とされている。素子用支持基板110の厚さは、単結晶基板の取り扱い時の割れ防止、反り防止等のため、またSi半導体と製造設備を共用するため、6インチ基板の場合、350μm程度とされる。素子用単結晶層120は、素子用支持基板110上にエピタキシャル成長によって形成されるため、その結晶性は下地となる素子用支持基板110に依存する。このため、素子用支持基板110のSiCの結晶品質が重要となる。
これらの知見から、結晶性を問わない安価な多結晶基板と結晶性の良い単結晶基板とを接合することにより、安価且つ結晶性の良い基板を形成することも考えられる。
しかし、そのような基板は接合界面を有するため、部分的にも接合欠陥があると素子の歩留まりの低下を招く。欠陥のない接合をするために両基板の表面の平坦度を上げる研磨をすれば、研磨コストが高価になってしまうという問題がある。また、接合界面に存在する各種の原子成分や貼り合せ装置等により発生するパーティクルの巻き込みを無くすことは困難である。接合によって素子基板を形成する手法の最大の問題は、接合界面が最終的な半導体基板に存在することである。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、多結晶基板と単結晶基板とを接合する従来の製造手法では、完成された半導体基板に接合界面が存在するため、高品質な半導体基板を得ることが容易ではない。
また、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法も開発されている。例えば、特許文献3、4に記載された製造方法では、泥弱層を形成した単結晶SiC基板に仮基板を貼り付けた後、熱処理をして泥弱層で単結晶SiC基板を剥離させることによって、仮基板上に単結晶SiC層が積層された基板が形成される。そして、その単結晶SiC層上に支持層を堆積させた後、仮基板が除去される。しかし、通常、薄い単結晶SiC層の上に厚い支持層を形成すれば、結晶性の不均一のために内部応力の不均一が発生する。そのため、仮基板のような仮設固定手段を除去した後に反りが発生してしまうという問題があった。特にSiCの場合には、1200〜1600℃という高温下で気層成長させることになり、ウェーハ周縁部分に応力の不均一が発生し易い。基板製作時の割れや反りの防止のため支持層は350μm程度の厚さを要し、最終的には研削により80μm程度まで薄くして、その他は捨ててしまうという実態にある。高価な単結晶SiCが捨てられるという無駄をなくせば、基板コストの低減を図ることができる。
また、結晶性を問わない安価な基板といえども、最終的に必要な厚さとして、かつ接合界面が存在しない高品質な半導体基板を実用化するためには、支持層を設ける構造及び工程を改善することが必要である。
支持層の表層には、その上に半導体素子形成用の単結晶層をエピタキシャルにより形成するために必要な単結晶層を有すればよい。また、縦型素子の場合、支持層の厚さは、縦方向に電流が流れる時の抵抗分を小さくするために、できるだけ薄いことが望ましい。最終的な支持層の厚さは、裏面電極の形成に必要な厚さや素子分割後の実装に必要な厚さが確保されればよく、80μm程度まで薄くすることができる。
1.第1仮基板上に第4半導体材料からなる分離用薄膜層を形成する薄膜形成工程と、前記分離用薄膜層上に、第2半導体材料の単結晶又は多結晶からなる所定の厚さの支持層と、前記支持層上に第3半導体材料の単結晶からなる第2薄膜層とを形成する基板形成工程と、前記第2薄膜層に半導体素子を形成する素子形成工程と、前記素子形成工程後に、前記分離用薄膜層を境界として前記第1仮基板を除去することにより、前記支持層上に半導体素子が形成されている前記第2薄膜層を備えた半導体素子基板を得る仮基板除去工程と、を含むことを特徴とする半導体素子基板の製造方法。
2.前記第2半導体材料は前記第3半導体材料と同じであり、前記支持層は前記第2半導体材料の単結晶からなる前記1.記載の半導体素子基板の製造方法。
3.前記第1仮基板は光を透過する基板であり、前記第4半導体材料はGaを含む前記1.又は2.に記載の半導体素子基板の製造方法。
4.前記基板形成工程において、前記支持層上に第1半導体材料の単結晶からなる第1薄膜層を形成し、前記第2薄膜層は前記第1薄膜層上に形成される前記1.乃至3.のいずれかに記載の半導体素子基板の製造方法。
5.前記基板形成工程は、前記第1半導体材料の単結晶からなる第1基板の一方の表面と第2仮基板とを接合する第1接合工程と、前記第2仮基板との接合面から所定の深さにおいて前記第1基板を分離することにより、前記第1基板の前記一方の表面側を第1薄膜層として前記第2仮基板上に残す第1分離工程と、前記第2仮基板上に残された前記第1薄膜層上に前記支持層を形成する支持層形成工程と、前記支持層の表面と前記第1仮基板上に形成された前記分離用薄膜層の表面とを接合する第2接合工程と、前記第2仮基板を除去することにより、前記第1仮基板上に前記分離用薄膜層を介して前記支持層と前記第1薄膜層とが形成された基板を得る第2分離工程と、前記第2分離工程により形成された基板の前記第1薄膜層上に前記第2薄膜層を成膜する第1成膜工程と、を含む前記4.記載の半導体素子基板の製造方法。
6.前記基板形成工程は、前記第1半導体材料の単結晶からなる第1基板の一方の表面と第2仮基板とを接合する第1接合工程と、前記第2仮基板との接合面から所定の深さにおいて前記第1基板を分離することにより、前記第1基板の前記一方の表面側を第1薄膜層として前記第2仮基板上に残す第1分離工程と、前記第2仮基板上に残された前記第1薄膜層上に前記第2薄膜層を形成する第1成膜工程と、前記第2薄膜層上に前記支持層を形成する支持層形成工程と、前記支持層の表面と前記第1仮基板上に形成された前記分離用薄膜層の表面とを接合する第2接合工程と、前記第2仮基板を除去することにより、前記第1仮基板上に前記分離用薄膜層を介して前記支持層、前記第2薄膜層及び前記第1薄膜層が形成された基板を得る第2分離工程と、前記第2分離工程により形成された基板から前記第1薄膜層を除去する第1除去工程と、を含む前記1.乃至3.のいずれかに記載の半導体素子基板の製造方法。
7.前記第1基板の前記一方の表面から前記所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を含み、前記第1分離工程は、前記水素層を境界として前記第1基板を分離させる前記5.又は6.に記載の半導体素子基板の製造方法。
8.前記第2半導体材料及び前記第3半導体材料はSiC又はGaNであり、前記第1仮基板はSiC基板である前記1.乃至7.のいずれかに記載の半導体素子基板の製造方法。
9.前記第1半導体材料はSiC又はGaNである前記4.乃至8.のいずれかに記載の半導体素子基板の製造方法。
10.前記第1仮基板は光を透過するSiC基板又はサファイア基板であり、前記分離用薄膜層はGa系半導体薄膜である前記1.乃至9.のいずれかに記載の半導体素子基板の製造方法。
11.前記第2仮基板は、光を透過するSiC基板である前記5.乃至10.のいずれかに記載の半導体素子基板の製造方法。
12.前記第2仮基板は光を透過するSiC基板又はサファイア基板であり、前記第1基板との接合面にGa系半導体薄膜が形成されている前記5.乃至10.のいずれかに記載の半導体素子基板の製造方法。
また、前記基板形成工程において支持層及び第2薄膜層は第1仮基板上に形成されるため、基板の反りを極めて小さくすることができる。これにより、前記素子形成工程において、Si半導体の場合と同じ製造設備を用いて精密な位置合わせが可能となる。第1仮基板は半導体素子形成後に除去されるが、再利用可能であるため消耗部材を最小限に抑えることできる。
更に、薄膜形成工程において第1仮基板上に分離用薄膜層が形成され、支持層は分離用薄膜層を介して接合されるため、SiC等の素子形成工程における高温の処理に耐えることができ、かつ素子形成後に第1仮基板を容易に除去することが可能になる。
前記薄膜形成工程においては、第1仮基板42上に第4半導体材料からなる分離用薄膜層45を形成する。
前記基板形成工程においては、分離用薄膜層45上に、第2半導体材料の単結晶又は多結晶からなる所定の厚さの支持層61(6)と、支持層61(6)上に第3半導体材料の単結晶からなる第2薄膜層80とを形成する。
前記素子形成工程においては、第2薄膜層80に半導体素子9を形成する。
前記仮基板除去工程においては、前記素子形成工程後に、分離用薄膜層45を境界として第1仮基板42を除去する。これにより、支持層61(6)上に半導体素子が形成されている第2薄膜層80を備えた半導体素子基板10を得ることができる。
第1仮基板42は、半導体素子9の形成工程において反りを防ぐために接合される基板である。第1仮基板42として、電気的に高抵抗であり光を透過するSiC基板、サファイア基板等を用いることが好ましい。
前記第4半導体材料からなる分離用薄膜層45は、半導体素子形成時の高温度において第1仮基板42と支持層61(6)との接合を保つものである必要がある。また、半導体素子形成後に、第1仮基板42の除去が容易であることが好ましい。このため、第4半導体材料はGaを含むことが好ましく、分離用薄膜層45はGa系半導体(例えば、GaN、Ga2O3、GaAs)薄膜であることが好ましい。第1仮基板42が光を透過するSiC基板又はサファイア基板である場合、第1仮基板42側からレーザ光を照射することによりGaを析出させ、容易に第1仮基板42を除去することができる。除去された第1仮基板42は再利用することが可能である。
支持層61(6)の厚さは、50−100μmであることが好ましく、80μm程度であることが特に好ましい。通常この程度の厚さでは反りが発生し、基板としての自立も困難であるが、第1仮基板42との接合によって反りを防ぐことができる。例えば、第1仮基板42が厚さ270μmのSiC基板であれば、半導体形成工程において問題となる反りが生じることはなく、フォトリソグフィ工程においてステッパを用いた高精度な位置決めが可能である。
図17は、第1薄膜層22を設けて形成された基板を示しており、第1仮基板42(SiC基板)上に分離用薄膜層45(Ga2O3薄膜)が形成され、分離用薄膜層45を介してSiCからなる支持層61(6)が形成されている。そして、支持層61(6)上にSiC単結晶からなる第1薄膜層22が形成され、更に、第1薄膜層22上にエピタキシャル成長させたSiC単結晶からなる第2薄膜層80が形成されている。本例において、支持層61(6)の結晶性は問わず、多結晶でも単結晶でもよい。第1薄膜層22の厚さは、0.5μm程度でよい。
また、図18は、SiC単結晶からなる支持層61を形成する例を示しており、第1仮基板42(SiC基板)上に分離用薄膜層45(Ga2O3薄膜)が形成され、分離用薄膜層45を介して支持層61が形成されている。そして、支持層61上にエピタキシャル成長させたSiC単結晶からなる第2薄膜層80が形成されている。その他の点については、図16に示した例と同じであるので説明を省略する。
同図(d)は、エピタキシャル成長により第2薄膜層80が成膜された状態を示す。SiCのエピタキシャル製膜の温度は1500℃という高温であるが、SiO2膜46により保護されており、Ga抜けは発生しない。図示されているように、単結晶SiCからなる支持層61の上には単結晶SiCからなる第2薄膜層80が形成されるが、周縁部のSiO2膜46の上には多結晶SiC膜83が形成される。その後、同図(e)に示すように、第2薄膜層80に半導体素子9が形成される。半導体素子の形成には、SiO2の融点を超えるような高温度で処理されることがあるが、SiO2膜46はSiCにより覆われているため、Ga抜けは発生しない。そして、半導体素子を形成した後に、第1仮基板42の底面側(支持層61(6)と反対側)からレーザ光を照射することによって、Ga2O3薄膜45中のGaが析出して、第1仮基板42を分離することができる。これによって、同図(f)に示すように、支持層61上に半導体素子9が形成されている第2薄膜層80を備えた半導体素子基板を得ることができる。この状態で、破線Aに示す部位で周縁部をサークルカットすることにより、図16(c)に示した半導体素子基板10が完成する。
厚さ80μmの支持層61となるSiC単結晶基板は、インゴットから切り出すことができる。例えば、同図(a)に示すように、SiC単結晶のインゴット600をワイア鋸により切断することによって、支持層61となる単結晶基板を切り出すことができる。この場合、SiCは硬度が高いため、厚さ400μm程度の切り代601が生じる。すなわち、厚さ80μmの単結晶基板を切り出すのに480μm程度の厚さを必要とする。また、厚さが薄いため切り出し中に割れや欠けが発生し、効率的とはいえないが、切り出した単結晶基板を研磨することにより、厚さ80μmの支持層61として用いる単結晶基板を得ることができる。
また、同図(b)に示すように、SiC単結晶のインゴット600をレーザ光により切断することによって、支持層61となる単結晶基板を切り出すことができる。例えば、インゴット600の表面から目的の深さに、レーザ光によりSiCがSiとCに分離する分離層を形成する。そして、C層が吸収するレーザ光を照射することにより、C層で分離させることができる。この場合、厚さ100μm程度の切断層601によって、厚さ80μmの単結晶基板を切り出すことができる。この光学エネルギーによる切り出しは、破砕層が薄く、切断応力が弱いため、割れや欠けが発生しない。切り出した単結晶基板を研磨することにより、厚さ80μmの支持層61として用いる単結晶基板を得ることができる。
インゴット600から切り出された薄い単結晶基板は、表面に分離用薄膜層45が設けられた第1仮基板42と貼り合わされる。具体的な貼り合わせ方法は、後述する第2接合工程と同様である。
この基板形成工程(図1−6参照)は、前記第1半導体材料の単結晶からなる第1基板2の一方の表面と第2仮基板41とを接合する第1接合工程と、第2仮基板41との接合面から所定の深さにおいて第1基板2を分離することにより、第1基板2の前記一方の表面側を第1薄膜層22として第2仮基板41上に残す第1分離工程と、第2仮基板41上に残された第1薄膜層22上に第2半導体材料からなる支持層6を形成する支持層形成工程と、支持層6の表面と第1仮基板42上に形成された分離用薄膜層45の表面とを接合する第2接合工程と、第2仮基板41を除去することにより、第1仮基板42上に分離用薄膜層45を介して支持層6と第1薄膜層22とが形成された基板(第3基板)を得る第2分離工程と、第2分離工程により形成された第3基板の第1薄膜層22上に第3半導体材料からなる第2薄膜層80を成膜する第1成膜工程と、を含む。
また、前記第1分離工程の後、第2薄膜層80を成膜する前記第1成膜工程を行い、次いで前記支持層形成工程と、前記第2接合工程と、前記第2分離工程とを行い、その後第1薄膜層22を除去する第1除去工程を行うようにすることができる。これにより、第1仮基板42上に前記分離用薄膜層45を介して支持層6と第2薄膜層80とが形成された基板を得ることができる。
より具体的には、第1基板2の前記一方の表面から前記所定の深さに水素イオンを注入して水素層3を形成する水素層形成工程を含み、前記第1分離工程は、前記水素層を境界として第1基板2を分離させるようにすることができる。
図1、2に示す製造方法は、上記水素層形成工程と、上記第1接合工程と、上記第1分離工程と、上記支持層形成工程と、上記第2接合工程と、上記第2分離工程とを含んでいる。その後、第2薄膜層80に半導体素子を形成する素子形成工程と、第1仮基板42を除去することにより、支持層6の上に第1薄膜層22と半導体素子が形成されている第2薄膜層80とを備えた半導体素子基板を得る仮基板除去工程と、を行うことができる。
また、図3、4に示すように、上記製造方法において、上記水素層形成工程と、上記第1接合工程と、上記第1分離工程と、を行った後、第1薄膜層22上に第2薄膜層80を成膜する第1成膜工程と、第2薄膜層80上に支持層6を形成する支持層形成工程と、を行うようにすることができる。次いで、上記第2接合工程と、第2仮基板41を除去することにより、第1仮基板42上に分離用薄膜層45を介して支持層6と第1薄膜層22とが形成された基板(第4基板)を得る第2分離工程と、をこの順に行うようにすることができる。その後、前記第4基板の第2薄膜層80又は第1薄膜層22に半導体素子を形成する素子形成工程と、第1仮基板42を除去することにより、支持層6の上に半導体素子が形成されている第2薄膜層80及び第1薄膜層22を備えた半導体素子基板を得る仮基板除去工程と、を行うことができる。
前記素子形成工程において、第1薄膜層22と第2薄膜層80が同一材料の場合には、半導体素子は第1薄膜層22及び第2薄膜層80の上に形成することができる。第1薄膜層22と第2薄膜層80が異なる材料の場合には、予め第1薄膜層22を除去した後に第2薄膜層80の上に半導体素子を形成することができる。
第1基板2は、第1半導体材料の単結晶からなっており、結晶性の良い基板である。第1半導体材料の種類は特に問わず、例えば、SiC、GaN等が挙げられる。図1(a)、図3(a)に示すように、水素層形成工程においては、第1基板2の一方の表面(図の下面側)から所定の深さ(例えば、0.5μmの深さ)に水素イオンを注入することにより、水素層3が形成される。水素層3によって区分される第1基板2の前記表面側を薄膜部22、その反対側を基体部24と呼ぶ。
図1(b)、図3(b)に示すように、第1接合工程においては、水素層3が形成された第1基板2の前記表面すなわち薄膜部22の表面と、第2仮基板41とが接合される。第2仮基板41は仮設の支持基板であり、その材料は特に問わず、半導体(例えば、SiC)基板、サファイア基板などを用いることができる。また、第2仮基板41の分離を容易にするために、第2仮基板41はサファイア基板4にGa系半導体薄膜層45が形成されていてもよい。そうすればGa系半導体薄膜層45と第1基板2の前記表面をアルゴンビームで活性化した後に、後述するFABガンで常温接合することができる(図13参照)。また、第1基板2と第2仮基板41との接合を容易にするため、一方の基板にSiを形成し、他方の基板にSiO2薄膜層を形成して、水酸基により接合してもよい(図9、図10、図11参照)。第1基板2と第2仮基板41との接合方法は特に問わず、種々の手法を適用して貼り合わせることが可能である。このように接合手段が選べるのは、第1基板2の前記表面と第2仮基板41との接合が「仮接合」であり、後に第2分離工程で分離される接合層だからである。
次に、第1分離工程において、前記接合工程によって第2仮基板41と接合された第1基板2を、約1000℃の高温度状態にして、水素層3を境界として分離させる。これによって、図1(c)、図3(c)に示すように、第1基板2の分離された薄膜部22(以下、第1薄膜層22という。)が、第2仮基板41上に残される。第1基板2の分離された基体部24は、再び第1基板2として利用可能である。
第1分離工程の後、第1成膜工程において、図3(d)に示すように、第3半導体材料の単結晶からなる第2薄膜層80を成膜する。この第1成膜工程においては、第1薄膜層22が残された第2仮基板41の表面をCMP等により研磨し、その表面全体に、単結晶からなる第2薄膜層80が形成される。第3半導体材料の種類は特に問わず、例えば、SiC、GaN等が挙げられる。第2薄膜層80の成膜方法は、単結晶からなる支持層(61)上に成膜する場合も同様である。
第1分離工程の後、図1(d)に示すように、支持層形成工程においては、第1薄膜層22が残された第2仮基板41の表面をCMPなどにより平坦化し、その表面の全体に、第2半導体材料からなる支持層6が形成される。第2半導体材料の種類は特に問わず、例えば、SiC、GaN等が挙げられる。また、形成される支持層6の結晶性は問わず、単結晶でも多結晶でもよいが、約50μmの厚さの支持層6を高速に成長させるために多結晶とされてもよい。支持層6の厚さは、50μmに限らず、50−100μm程度の範囲で必要な厚さで構わない。従来は、単結晶又は多結晶からなる350μm厚の支持層の上で素子を形成し、最終的に支持層を研削により薄くしていた。しかし、割れや欠けが生じないようにするため、厚さ100μm程度まで薄くするのが限界であった。本形態によれば、支持層6は必要な厚さだけ成膜することができるので、厚さを一層薄くすることができる。これにより、支持層の電気抵抗を小さくすることができる。
また、図3の例においては、第3半導体材料の単結晶からなる第2薄膜層80を成膜する第1成膜工程の後に、図3(e)に示すように支持層6が成膜されてもよい。
図1(d)又は図3(e)に示すように支持層6が形成された後に、仮設の支持基板として、支持層6の表面に第1仮基板42が接合される。第1仮基板42の材料は特に問わず、光を透過する半導体(例えば、SiC)基板、サファイア基板などを用いることができる。また、第1仮基板42の分離を容易にするために、第2仮基板41の場合と同様に、Ga系半導体薄膜層45が形成されていてもよい。また、支持層6と第1仮基板42との接合を容易にするため、一方の基板にSiを形成し、他方の基板にSiO2薄膜層を形成して、水酸基により接合してもよい(図9、図10、図11参照)。また、支持層6と第1仮基板42を直接、アルゴンビームで活性化した後に常温接合してもよい(図13参照)。このように支持層6と第1仮基板42との接合は「仮接合」であり、後に仮基板除去工程で分離される接合層であるため、素子形成工程における高温処理に耐えることができる限り、種々の手法を適用して両者を貼り合わせることが可能である。
第1仮基板42の接合後、第2仮基板41を分離することができる。第2接合工程の後、図1(e)、図3(f)に示すように、第2分離工程において第2仮基板41が除去される。レーザ光を透明基板である第2仮基板41側から照射することにより、Ga系の層でGaが溶融し分離される。図1(f)に示すように、第1仮基板42の上に、支持層6と第1薄膜層22が順に積層されている基板(第3基板)を得ることができる。
図4(a)に示す例においては、第1仮基板42の上に、支持層6と第2薄膜層80と第1薄膜層22とが積層されている基板(第4基板)を得ることができる。
また、前記第4基板から第1薄膜層22を除去した基板(第5基板)とすることもできる(第1除去工程)。
図2(a)に示すように、第2分離工程の後に行う第1成膜工程において、第3半導体材料の単結晶からなる第2薄膜層80を成膜するようにすることができる。この第1成膜工程では、第1薄膜層22が残された第2仮基板41の面の全体に、第2薄膜層80が形成される。第3半導体材料の種類は特に問わず、例えば、SiC、GaN等が挙げられるが、第1半導体材料と同じ材料であってもよい。
図2(b)及び図4(c)に示すように、第3半導体材料の単結晶からなる第2薄膜層80にMOSFETやショットキーダイオードのような半導体素子を形成することができる。第1仮基板42の上に単結晶の第2薄膜層80が形成されているので基板の反りは少なく、ステッパのような精度の良いマスク合わせ装置を使用することができる。
前記半導体素子を形成する素子形成工程に関して、図4(a)、(b)、(c)に示されている第1薄膜層22と第2薄膜層80とが同一材料である場合には、半導体素子は第1薄膜層22及び第2薄膜層80の上に形成することができる。図4(b)において、第1薄膜層22は、第2薄膜層80の中に含まれている。第1薄膜層22と第2薄膜層80が異なる材料である場合には、予め第1薄膜層22を除去し、その後、図4(c)に示すように、第2薄膜層80に半導体素子を形成することができる。また、図16、19に示すように、支持層61上に第2薄膜層80が形成されている場合も同様である。
前記半導体素子を形成した後に、第1仮基板42を分離することができる。素子形成の後、図2(b)、図4(c)に示すように、仮基板除去工程において、第1仮基板42が除去される。レーザ光を透明基板である第1仮基板42側から照射することにより、Ga系半導体層でGaが溶融し分離される。これにより、図2(c)、図4(d)に示すように、支持層6の上の第2薄膜層80に素子が形成されている基板を得ることができる。また、図16、19に示すように、第1仮基板42上に支持層61が形成されている場合も同様あり、支持層61上に第2薄膜層80が形成されている基板を得ることができる。
第1仮基板42を除去した後に、支持層の裏面に裏面電極を形成することができる。この状態では、大きな反りが発生することもあるが、ステッパを用いるフォトリソグラフィ工程は終了しているため反りは問題にならない。
半導体素子基板の反りを軽減するために周縁部の不均一な支持層72部分を、必要に応じてサークルカットで切除することも可能である(図2(d)、図4(e)、図6(e)参照)。基板の周縁部72が除去されるので、高速な支持層の成膜により特に周縁部で発生する内部応力の不均一な部分が切断分離され、反りが少ない実用的な半導体素子基板10を形成することができる。また、図19(f)に示すような基板周縁の多結晶部83を除去する場合も、同様である。
周縁部除去工程においては、少なくとも第1薄膜層22の径を超える部分を周縁部72として除去することができる。これにより、高価な単結晶からなる第1薄膜層を最大限に利用することができると共に、必要に応じて素子が完成したウェーハ周縁部を効果的に除去することによって基板の反りを小さくすることができる。
第1薄膜層22の表面を平坦にするため、本形態においては、接合層除去工程を備えることができる。接合層除去工程においては、第1薄膜層22が必要な表面粗さとなるように研磨される。研磨の方法は問わず、例えば化学機械研磨(CMP)を行うことができる。
また、前記のとおり、第2分離工程、仮基板除去工程において、Ga系半導体薄膜等の分離用薄膜層(接合層)にて第2仮基板41、第1仮基板42を除去した場合、それらを除去した残渣が接合層部に残る。残渣は、必要に応じてエッチングにより除去することができる。
単結晶と多結晶との界面にはバンドギャップの差により電位障壁ができることが知られている。この電位障壁に対しては、理論的には、界面に高濃度不純物層を形成し、トンネル現象を誘発して界面抵抗を解消することが可能である。
例えば、第1薄膜層22をSiC単結晶とし、支持層6を高濃度N型層からなるSiC多結晶とする場合には、図1(d)に示した支持層形成工程において、第1薄膜層22の表面を高濃度N型層とすることにより、第1薄膜層と支持層6との界面に高濃度N型層を形成すればよい。また、図3(e)に示した支持層形成工程において、支持層6を形成する前に、第1薄膜層22の表層に窒素をイオン注入することにより高濃度N型層を形成すればよい。上記のように高濃度N型層を形成するために用いる元素は窒素に限らず、リン等、N型になる元素であれば広く用いることができる。
仮設基板である第1仮基板、第2仮基板の接合は、仮設基板として厚さ約0.3mmのサファイア基板4などの透明基板を使用し、分離用薄膜層(接合層)として厚さ約100nmの酸化ガリウム(Ga2O3)薄膜45を用いることにより、分離を容易にすることができる。接合は、サファイア基板4の表面及びGa2O3薄膜45の表面を平坦化処理(Ra:0.1nm)して行う。この場合、接合工程においては、Ga2O3薄膜45の表面とSiC単結晶からなる第1基板2の表面とが接合される。この両者は、FABガン又はイオンビームにより、両表面の活性化を行った後に貼り合せが可能である(図13参照)。また、第2分離工程における第2仮基板の分離、及び仮基板除去工程における第1仮基板の分離は、透明な仮設基板の側からレーザ光を照射し、GaN薄膜45でGaを溶融・析出させる方法(レーザによるリフトオフ手法)により容易に可能である。
透明基板として、第1薄膜層22と熱膨張係数が等しいSiC基板を用いることも可能である。SiC基板は光の透過性があるので、レーザ光により酸化ガリウム層でGaを溶融してリフトオフが可能である。Ga系の薄膜としては、酸化ガリウム(Ga2O3)の他に窒化ガリウム(GaN)、ガリウムヒ素(GaAs)等を用いることができる。
また、第1仮基板42、第2仮基板41は、前記接合工程における接合が可能であり、且つ前記分離工程における除去が可能である限り、その材料や構成は問わない。第2仮基板41、第1仮基板42は、接合及び除去が容易であり、更に除去された部分の再利用が可能であることが好ましい。第1基板2と第2仮基板41との接合、支持層6(61)と第1仮基板42との接合は、以下のように更に容易にすることが可能である。
図9(a)、(b)は、図13に示すFABガンによる接合の例である。単結晶の第1基板2の表面と第2仮基板41の表面に対して、図13に示すようにアルゴンビーム源200から得られるアルゴンビームを照射して、活性化した後、常温で加圧して接合する。この接合手法の特徴は、接合面の平坦度が確保されれば常温で直接接合できる点にある。
図9(c)、(d)は、接合する両面に水酸基を形成して、水を介在させて接合する手法を示す。単結晶の第1基板2の表面にSi薄膜層70を形成し、第2仮基板41の表面にSiO2薄膜71を形成し、水を介在させて常温にて接合する。水酸基の接合はSiマイクロマシンの接合などで広く使われている手法である。両面にSi,SiO2の薄膜形成が必要ではあるが、FABガンのような設備を要しない。
同図(a)に示すように、第1半導体材料(例えばSiC)の単結晶からなる第1基板2の一方の表面(図の下面側)には、水酸化基薄膜としてSi薄膜70が形成されている。そして、図10に示すように、サファイア基板4の表面にGa系半導体薄膜45を有する第2仮基板41側には、水酸化基薄膜としてSiO2薄膜層71を形成しておくことができる。接合工程においては、同図(c)に示すように、Si薄膜層70の表面とSiO2薄膜層71とが接合される。SiO2とSiの接合には、アルゴンビームによる活性化による常温接合装置(例えば図12に示すFABガンのような設備)を必要としない。第1分離工程により、レーザ光を第2仮基板側から照射することによりGaが析出して常温にて剥離する。剥離した両基板の接合部の残渣であるSi,SiO2はエッチングにより除去することができる。
第3半導体材料からなる第2薄膜層80であるSiC膜を熱CVDにより形成するには1300℃以上の高温度が必要であり、高い窒素濃度の膜を成長させたり高速にSiC膜を成長させたりする場合には、1500℃程度の高温度が必要である。Siの融点1420℃を越える温度において支持層6を形成する場合には、Si薄膜70の厚さはできるだけ薄い必要がある。その上にSiCからなる厚い支持層6を成長させる過程においてはSiが溶融するため、Si薄膜70の膜厚は薄いことが好ましく、具体的には、第1薄膜層22の厚さより薄いことが好ましい。例えば、Si薄膜層70は0.05μm、SiO2薄膜71の厚さは0.05μmとすることができる。図10、図11に示した例において、Si薄膜70とSiO2薄膜71とを入れ替えても同様に接合することが可能である。
また図10、図11の例では第1基板2の表面にSi薄膜70を形成したが、第1基板2がSiC基板でその接合する表面がSi面の場合には、Si薄膜70は省略できる。SiCのSi面が水酸基の役割を果たすことができる。
以上のような製造方法により製造された半導体基板が、半導体素子用の支持基板(例えば、図21に示した素子用支持基板110に相当)となる。その基板上に必要な厚さ(5〜10μm)と必要なN型濃度を持つ素子用単結晶層を形成することにより、パワー素子を形成するための半導体基板とすることができる。
そのためには、前記半導体基板を基に、半導体素子の能動層となる素子用単結晶層を形成する。単結晶層を形成する工程は、半導体基板の単結晶の上に、第3半導体材料の単結晶からなる第2薄膜層80をエピタキシャル成長により形成する工程(第1成膜工程)である。
図12(c)は、厚いSiC単結晶基板2の上に、能動層となるSiC単結晶の第2薄膜層80をエピタキシャル成長により形成する従来の構造例を示している。このSiC単結晶層80の結晶性は下地であるSiC単結晶基板2の結晶品質を継承するものとなる。SiC単結晶基板2は、その径が6インチの場合、厚さ300μm程度とするのが一般的である。本発明の製造方法において使用するSiC単結晶層(第1薄膜層22)の厚さは0.5〜1μm程度であり、従来のSiC単結晶基板2に比べてはるかに薄くて済む。
切除工程においては、支持層6上の第2薄膜層80に半導体素子が形成された基板(第2基板7)の外周から所定範囲の周縁部72を切除する。これによって、半導体素子基板10を完成させることができる。周縁部72として切除する範囲は、第1仮基板を除去した後に生じる半導体基板の反りとの関係で、適宜設定することができる(後述)。図2(d)、図4(e)は、第1薄膜層22の外周(すなわち、母材となった第1基板2の外周)を超える部分が、周縁部72として切断除去される状態を表している。
以上の工程によって、支持層6上に第1薄膜層22を備え、第2基板7の外周から所定範囲の周縁部72が切除されて形成されている半導体素子基板10を得ることができる。
通常、裏面電極の形成は第1仮基板の除去の後に行われる。SiC素子の場合、裏面電極形成はNi等の薄膜を蒸着で形成し、1000℃近い高温度でシリサイド化することが一般的である。しかし、第1仮基板を除去した後は、基板に大きな反りが発生する。そのため、第2仮基板、或いは第1仮基板が存在する状態においてシリサイド化をすることも好ましい。図5、6においてその例を示す。図5(e)において支持層6の形成後に、表面にシリサイド用金属膜としてNi薄膜を形成して、1000℃程度の高温度にてシリサイド層50を形成し、その後にNi金属層を除去してシリサイド層50だけを残すことができる(シリサイド層形成工程)。このシリサイド層50は第1仮基板を除去した図6(d)の状態で露出し、そこにNiなど金属薄膜層51を蒸着で形成することにより裏面金属膜が形成できる(裏面電極形成工程)。金属蒸着工程は反りが許容されるため、シリサイド層50の上に形成することは容易である。図1、図2に示した手順の場合も、同様に支持層形成後にシリサイド層を形成することができる。
SiC素子用のエピタキシャル層の結晶欠陥低減の為に、単結晶層の上にエピタキシャル層を形成する直前に高窒素濃度のバッファ層を形成してSiC単結晶層に存在する結晶欠陥を転換することが行われている。ところが低減した結晶欠陥が、その後のMOSFETの動作中のPN接合の順方向電流により増加することが知られている。これを防ぐためには、高窒素濃度層等からなるバッファ層をエピタキシャル層形成の後に除去することにより、順方向電流により結晶欠陥が増加する原因部位を除去することが可能である。図5、図6においてその為の製造工程を示す。
図5(c)においてバッファ層81は単結晶からなる第1薄膜層22の上に第3半導体材料からなる第2薄膜層80を形成する直前に形成される。図5(d)に示すように、エピタキシャルバッファ層81、エピタキシャル成膜された第2薄膜層80と順に積層される。このバッファ層の効果によりエピタキシャル層の結晶欠陥は第1薄膜層22の結晶欠陥よりも一桁少ないことが知られている。図6(a)、(b)において、第1薄膜層22、エピタキシャルバッファ層81が研磨或いはエッチングにより除去され、素子形成層としてエピタキシャル層(第2薄膜層80)が露出される。これにより、順方向電流により結晶欠陥が再発する原因を除去することができる。
本例において、単結晶の第1基板2は4H−SiCであり、外径6インチで厚さ500μmである。水素層形成工程(図1(a)参照)において、第1基板2の表面から0.5μmの深さに1017/cm2程度(0.5μmの深さでの濃度は1020/cm3程度)の水素イオンを注入することによって、水素層3が形成される。水素層3を境界として、第1基板2の前記表面側が第1薄膜層22となる。また、第2仮基板4、第1仮基板は、外径6.5インチで厚さ0.3mmのサファイア基板である。また第1薄膜層22の極表面には1020/cm3程度の窒素が添加されてもよい。これは支持層との界面でトンネル現象を誘発させるための高濃度形成である。
上記により分離された第1基板2の基体部24は、再び第1基板2として利用可能である。第1基板2の厚さは特に限定されず、例えば、最初に厚さ1mmであった場合、1度の水素層3の形成で0.5μm程度減少するだけなので、数百回以上の再利用が可能となる。
図2(e)、図4(f)に示すような半導体素子基板10において、素子形成工程は第1仮基板42の存在下で反りのない状態で加工されている。裏面の加工は電極形成だけであるため多少の反りは許容される。よって、周縁部切除工程は必要に応じて行われる。
図15は、前図に示したSiC多結晶からなる支持層6の沿面領域のSEM画像である。図15(a)は、図14の「A」部すなわち基板面中央部におけるEBSD(Electron Back Scatter Diffraction Patterns)であり、図15(b)は、図14の「B」部すなわち基板面周縁部におけるEBSDである。図15で明らかなように、SiC多結晶の表層部には結晶の乱れが生じている。そして、基板面周縁部においては多結晶層に不連続性があり、結晶性が大きく乱れていることが分かる。
Claims (12)
- 第1仮基板上に第4半導体材料からなる分離用薄膜層を形成する薄膜形成工程と、
前記分離用薄膜層上に、第2半導体材料の単結晶又は多結晶からなる所定の厚さの支持層と、前記支持層上に第3半導体材料の単結晶からなる第2薄膜層とを形成する基板形成工程と、
前記第2薄膜層に半導体素子を形成する素子形成工程と、
前記素子形成工程後に、前記分離用薄膜層を境界として前記第1仮基板を除去することにより、前記支持層上に半導体素子が形成されている前記第2薄膜層を備えた半導体素子基板を得る仮基板除去工程と、
を含むことを特徴とする半導体素子基板の製造方法。 - 前記第2半導体材料は前記第3半導体材料と同じであり、前記支持層は前記第2半導体材料の単結晶からなる請求項1記載の半導体素子基板の製造方法。
- 前記第1仮基板は光を透過する基板であり、前記第4半導体材料はGaを含む請求項1又は2に記載の半導体素子基板の製造方法。
- 前記基板形成工程において、前記支持層上に第1半導体材料の単結晶からなる第1薄膜層を形成し、前記第2薄膜層は前記第1薄膜層上に形成される請求項1乃至3のいずれかに記載の半導体素子基板の製造方法。
- 前記基板形成工程は、
前記第1半導体材料の単結晶からなる第1基板の一方の表面と第2仮基板とを接合する第1接合工程と、
前記第2仮基板との接合面から所定の深さにおいて前記第1基板を分離することにより、前記第1基板の前記一方の表面側を第1薄膜層として前記第2仮基板上に残す第1分離工程と、
前記第2仮基板上に残された前記第1薄膜層上に前記支持層を形成する支持層形成工程と、
前記支持層の表面と前記第1仮基板上に形成された前記分離用薄膜層の表面とを接合する第2接合工程と、
前記第2仮基板を除去することにより、前記第1仮基板上に前記分離用薄膜層を介して前記支持層と前記第1薄膜層とが形成された基板を得る第2分離工程と、
前記第2分離工程により形成された基板の前記第1薄膜層上に前記第2薄膜層を成膜する第1成膜工程と、
を含む請求項4記載の半導体素子基板の製造方法。 - 前記基板形成工程は、
前記第1半導体材料の単結晶からなる第1基板の一方の表面と第2仮基板とを接合する第1接合工程と、
前記第2仮基板との接合面から所定の深さにおいて前記第1基板を分離することにより、前記第1基板の前記一方の表面側を第1薄膜層として前記第2仮基板上に残す第1分離工程と、
前記第2仮基板上に残された前記第1薄膜層上に前記第2薄膜層を形成する第1成膜工程と、
前記第2薄膜層上に前記支持層を形成する支持層形成工程と、
前記支持層の表面と前記第1仮基板上に形成された前記分離用薄膜層の表面とを接合する第2接合工程と、
前記第2仮基板を除去することにより、前記第1仮基板上に前記分離用薄膜層を介して前記支持層、前記第2薄膜層及び前記第1薄膜層が形成された基板を得る第2分離工程と、
前記第2分離工程により形成された基板から前記第1薄膜層を除去する第1除去工程と、
を含む請求項1乃至3のいずれかに記載の半導体素子基板の製造方法。 - 前記第1基板の前記一方の表面から前記所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を含み、
前記第1分離工程は、前記水素層を境界として前記第1基板を分離させる請求項5又は6に記載の半導体素子基板の製造方法。 - 前記第2半導体材料及び前記第3半導体材料はSiC又はGaNであり、前記第1仮基板はSiC基板である請求項1乃至7のいずれかに記載の半導体素子基板の製造方法。
- 前記第1半導体材料はSiC又はGaNである請求項4乃至8のいずれかに記載の半導体素子基板の製造方法。
- 前記第1仮基板は光を透過するSiC基板又はサファイア基板であり、前記分離用薄膜層はGa系半導体薄膜である請求項1乃至9のいずれかに記載の半導体素子基板の製造方法。
- 前記第2仮基板は、光を透過するSiC基板である請求項5乃至10のいずれかに記載の半導体素子基板の製造方法。
- 前記第2仮基板は光を透過するSiC基板又はサファイア基板であり、前記第1基板との接合面にGa系半導体薄膜が形成されている請求項5乃至10のいずれかに記載の半導体素子基板の製造方法。
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