JP2020080439A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】オン抵抗を低減することができる半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、第１〜第４半導体領域、及び、第１、第２電極を含む。第１半導体領域は、第１部分領域、第２部分領域及び中間部分領域を含み、第１導電形である。第１電極は、第１方向において第１部分領域から離れる。第２電極は、第１方向において第２部分領域から離れた第１導電領域と、第１方向において中間部分領域から離れた第２導電領域と、を含む。第１導電形の第２半導体領域は、中間部分領域と第２導電領域との間に設けられ。第２導電形の第３半導体領域は、第１導電領域と第２半導体領域との間に設けられる。第２導電形の第４半導体領域の一部は第２部分領域と第１導電領域との間にあり、別の一部は、第１導電領域と第１電極との間にある。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

炭化珪素（ＳｉＣ）を用いた高耐圧の半導体装置がある。半導体装置においてオン抵抗を低減することが望まれている。

特開２００９−２６０２５３号公報

本発明の実施形態は、オン抵抗を低減することができる半導体装置及びその製造方法を提供する。

本発明の実施形態によれば、半導体装置は、第１〜第４半導体領域、第１、第２電極、及び、第１絶縁膜を含む。前記第１半導体領域は、第１部分領域と、第２部分領域と、前記第１部分領域及び前記第２部分領域の間に位置した中間部分領域と、を含み、第１導電形である。前記第１電極は、前記第２部分領域から前記第１部分領域に向かう方向と交差する第１方向において、前記第１部分領域から離れている。前記第２電極は、前記第１方向において前記第２部分領域から離れた第１導電領域と、前記第１方向において前記中間部分領域から離れた第２導電領域と、を含む。前記第２半導体領域は、前記第１方向において前記中間部分領域と前記第２導電領域の一部との間に設けられ、前記第１方向と交差する第２方向において前記第１導電領域と前記第１電極との間に設けられ、前記第２電極と電気的に接続され、前記第１導電形である。前記第３半導体領域は、前記第１方向において前記中間部分領域と前記第２導電領域の別の一部との間に設けられ、前記第２方向において前記第１導電領域と前記第２半導体領域の少なくとも一部との間に設けられ、前記第２電極と電気的に接続され、第２導電形である。前記第４半導体領域は、第３部分領域及び第４部分領域を含み、前記第２導電形である。前記第３部分領域は、前記第１方向において前記第２部分領域と前記第１導電領域との間に設けられる。前記第３部分領域と前記第１電極との間に前記中間部分領域の一部が位置する。前記第４部分領域は、前記第１方向において前記中間部分領域と前記第２半導体領域との間、及び、前記第１方向において前記中間部分領域と前記第３半導体領域との間に設けられる。前記第４部分領域は、前記第２方向において前記第１導電領域と前記第１電極との間に位置し、前記第４部分領域は前記第３部分領域と連続している。前記第１絶縁膜は、前記第１方向において前記第１部分領域と前記第１電極との間、前記第２方向において前記第４部分領域と前記第１電極との間、及び、前記第２方向において前記第２半導体領域と前記第１電極との間に設けられる。

第１の実施形態に係る半導体装置を例示する模式的断面図である。 第１の実施形態に係る半導体装置の特性を例示するグラフ図である。 第１参考例の半導体装置の特性を例示するグラフ図である。 半導体装置の特性を例示するグラフ図である。 図５（ａ）〜図５（ｆ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る別の半導体装置を例示する模式的断面図である。 第１の実施形態に係る別の半導体装置を例示する模式的断面図である。 第１の実施形態に係る別の半導体装置を例示する模式的断面図である。 第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、本実施形態に係る半導体装置１１０は、第１半導体領域１０、第２半導体領域２０、第３半導体領域３０、第４半導体領域４０、第１電極７１、第２電極７２及び第１絶縁膜７５を含む。半導体装置１１０は、例えばＭＯＳ(Metal-Oxide-Semiconductor）トランジスタである。

第１半導体領域１０、第２半導体領域２０、第３半導体領域３０及び第４半導体領域４０は、例えば、炭化珪素（ＳｉＣ）を含む。これらの半導体領域は、不純物をさらに含んでも良い。

第１半導体領域１０は、第１部分領域ｐ１と、第２部分領域ｐ２と、中間部分領域ｐｉと、を含む。中間部分領域ｐｉは、第１部分領域ｐ１及び第２部分領域ｐ２の間に位置する。これらの部分領域どうしの境界は、不明確でも良い。第１半導体領域１０は、第１導電形である。

第１導電形は、例えば、ｎ形である。このとき、後述する第２導電形は、ｐ形である。実施形態において、第１導電形がｐ形であり、第２導電形がｎ形でも良い。以下に説明する例では、第１導電形がｎ形であり、第２導電形がｐ形である。

例えば、第１半導体領域１０は、ｎ層である。

第１電極７１は、第１方向において、第１部分領域ｐ１から離れている。

第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。

第１方向（Ｚ軸方向）は、第２部分領域ｐ２から第１部分領域ｐ１に向かう方向と交差する。

第１電極７１は、例えば、半導体装置１１０のゲート電極として機能する。

第２電極７２は、第１導電領域７２ａ及び第２導電領域７２ｂを含む。第１導電領域７２ａは、第１方向（Ｚ軸方向）において、第２部分領域ｐ２から離れている。第２導電領域７２ｂは、第１方向において、中間部分領域ｐｉから離れている。これらの導電領域どうしの境界は、不明確でも良い。第２電極７２は、例えば、半導体装置１１０のソース電極として機能する。

第２電極７２の第２導電領域７２ｂは、例えば、部分７２ｐ及び部分７２ｑを含んでも良い。

この例では、複数の第１導電領域７２ａがＸ軸方向に並ぶ。２つの第１導電領域７２ａの間に、第１電極７１が設けられる。第１導電領域７２ａ及び第１電極７１が、交互に並んでも良い。複数の第１導電領域７２ａがＸ軸方向に沿って並ぶ場合において、最近接の２つの第１導電領域７２ａに着目する。２つの第１導電領域７２ａの１つのＸ軸方向における中心と、２つの第１導電領域７２ａの別の１つのＸ軸方向における中心と、の間の距離は、セルピッチＰｃに対応する。複数の第１電極７１がＸ軸方向に沿って並ぶ場合において、最近接の２つの第１電極７１に着目する。２つの第１電極７１の１つのＸ軸方向における中心と、２つの第１電極７１の別の１つのＸ軸方向における中心と、の間の距離は、セルピッチＰｃに対応する。

第２半導体領域２０は、第１方向（Ｚ軸方向）において、中間部分領域ｐｉと第２導電領域７２ｂの一部（部分７２ｐ）との間に設けられる。第２半導体領域２０は、第２方向において、第１導電領域７２ａと第１電極７１との間に設けられる。第２方向は、例えば、Ｘ軸方向である。第２半導体領域２０は、第２電極７２と電気的に接続される。第２半導体領域２０は、第１導電形（この例では、ｎ形）である。第２半導体領域２０は、例えばｎ^＋層である。

第３半導体領域３０は、第１方向（Ｚ軸方向）において、中間部分領域ｐｉと第２導電領域の別の一部（部分７２ｑ）との間に設けられる。第３半導体領域３０は、第２方向（Ｘ軸方向）において、第１導電領域７２ａと、第２半導体領域２０の少なくとも一部と、の間に設けられる。この例では、第３半導体領域３０の全体が、第２方向（Ｘ軸方向）において、第１導電領域７２ａと、第２半導体領域２０と、の間に設けられている。第３半導体領域３０は、第２電極７２と電気的に接続される。第３半導体領域３０は、第２導電形（この例では、ｐ形）である。第３半導体領域３０は、例えば、ｐ^＋層である。

第４半導体領域４０は、第３部分領域ｐ３及び第４部分領域ｐ４を含む。第３部分領域ｐ３は、第１方向（Ｚ軸方向）において、第２部分領域ｐ２と第１導電領域７２ａとの間に設けられる。第２方向（Ｘ軸方向）において、第３部分領域ｐ３と第１電極７１との間に、中間部分領域ｐｉの一部が位置する。

第４部分領域ｐ４は、第１方向（Ｚ軸方向）において中間部分領域ｐｉと第２半導体領域２０との間、及び、第１方向において中間部分領域ｐｉと第３半導体領域３０との間に設けられる。第４部分領域ｐ４は、第２方向（Ｘ軸方向）において、第１導電領域７２ａと第１電極７１との間に位置する。第３部分領域ｐ３の少なくとも一部は、第２方向において第４部分領域ｐ４と重なる。第４部分領域ｐ４は、第３部分領域ｐ３と連続している。第３部分領域ｐ３及び第４部分領域ｐ４の間の境界は不明確でも良い。第４半導体領域４０は、第２導電形（この例では、ｐ形）である。

第１絶縁膜７５は、第１方向（Ｚ軸方向）において第１部分領域ｐ１と第１電極７１との間、第２方向（Ｘ軸方向）において第４部分領域ｐ４と第１電極７１との間、及び、第２方向（Ｘ軸方向）において第２半導体領域２０と第１電極７１との間に設けられる。第１絶縁膜７５は、第２方向において、中間部分領域ｐｉの一部と、第１電極７１と、の間に設けられる。第１絶縁膜７５は、例えば、ゲート絶縁膜として機能する。

第１絶縁膜７５は、第１半導体領域１０と第１電極７１との間を絶縁する。第１絶縁膜７５は、第４半導体領域４０（第４部分領域ｐ４）と第１電極７１との間を絶縁する。第１絶縁膜７５は、第２半導体領域２０と第１電極７１との間を絶縁する。

この例では、半導体装置１１０は、第２絶縁膜７６をさらに含む。第２絶縁膜７６の少なくとも一部は、第１方向（Ｚ軸方向）において、第２電極７２の一部と、第１電極７１と、の間に位置する。第２絶縁膜７６は、第１電極７１と第２電極７２との間を絶縁する。

この例では、第２電極７２の一部は、第１方向において第１電極７１と重なる部分（部分７２ｇ）を有する。この重なる部分７２ｇと、第１電極７１との間に、第２絶縁膜７６の少なくとも一部が設けられている。

第２絶縁膜７６の一部は、第１方向（Ｚ軸方向）において、第２導電領域７２ｂと第２半導体領域２０との間に位置している。

この例では、半導体装置１１０は、第３電極７３をさらに含む。第３電極７３は、第１半導体領域１０と電気的に接続される。第１方向（Ｚ軸方向）において、第１半導体領域１０の第２部分領域ｐ２は、第３電極７３と第３部分領域ｐ３との間に設けられる。Ｚ軸方向において、第１半導体領域１０の中間部分領域ｐｉは、第３電極７３と第４部分領域ｐ４との間に設けられる。Ｚ軸方向において、第１半導体領域１０の第１部分領域ｐ１は、第３電極７３と第１電極７１との間に設けられる。第３電極７３は、例えば、ドレイン電極として機能する。

この例では、第１半導体領域１０と第３電極７３との間に、半導体基板１０Ｓ（例えばＳｉＣ基板）が設けられている。

上述したように、第３半導体領域３０（例えばｐ^＋層）は、第２電極７２と電気的に接続される。第３半導体領域３０は、コンタクト領域である。後述するように、第３半導体領域３０は、イオン注入などの方法により形成される。この場合、第３半導体領域３０には、多くの欠陥が含まれる場合がある。このような第３半導体領域３０に高い電界が印加されると、リーク電流が大きくなる。

実施形態においては、第３半導体領域３０は、Ｘ軸方向において第２半導体領域２０と並ぶ。第３半導体領域３０の高さ（Ｚ軸方向における位置）は、第４半導体領域４０の第３部分領域ｐ３の底部Ｂｐ３（下端）の高さから離れている。このため、第３半導体領域３０に印加される電界が低い。

一方、コンタクト領域（ｐ^＋層）を第２電極７２の第１導電領域７２ａの直下に設ける第１参考例が考えられる。第１参考例においては、第１方向（Ｚ軸方向）において、第２電極７２の第１導電領域７２ａと、第４半導体領域４０（ｐ層）の第３部分領域ｐ３と、の間に、コンタクト領域（ｐ^＋層）が設けられる。このような第１参考例においては、コンタクト領域（ｐ^＋層）と、第４半導体領域４０の第３部分領域ｐ３の底部Ｂｐ３と、の間の距離（Ｚ軸方向に沿った長さ）が短い。

これに対して、実施形態においては、第３半導体領域３０（例えばｐ^＋層であり、コンタクト領域）は、第２半導体領域２０と同じ高さに設けられる。このため、第３半導体領域３０と、第４半導体領域４０の第３部分領域ｐ３の底部Ｂｐ３と、の間の距離が、第１参考例よりも長くできる。これにより、第３半導体領域３０に印加される電界を第１参考例よりも低くできる。これにより、実施形態においては、第３半導体領域３０に多くの欠陥が含まれる場合においても、リーク電流を抑制できる。

図１の例において、第１電極７１（ゲート電極）は、トレンチ状電極（トレンチに埋め込まれた電極）である。しかしながら、ＳｉＣにおいては内部電界が高いため、例えば、ゲート電極の底部においてゲート絶縁膜にかかる電界が過度に高くなる。このため、絶縁膜の特性が変動する。例えば、絶縁膜が劣化（破壊を含む）する。例えば寿命の低下が生じる場合がある。これに対して、第２電極７２（ソース電極）もトレンチ状電極にし、第３部分領域ｐ３を設けることで、ゲート電極の底部の絶縁膜における電界の上昇を抑制できると考えられる。このとき、第１参考例のように、第２電極７２（ソース電極）の直下にコンタクト領域（ｐ^＋層）を設けると、後述するように、リーク電流が大きくなる。このため、低いオン抵抗を得ることが困難である。

実施形態においては、上述のようにリーク電流を抑制できる。このため、低いオン抵抗の設計が可能になる。例えば、トレンチ構成の複数のゲート電極を用いた場合において、セルピッチＰｃを小さくしても、低いリーク電流を維持できる。これにより、低いオン抵抗が得られる。

以下、半導体装置の特性の例について説明する。
図２は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。
図２の横軸は、ドレイン電圧Ｖｄ（Ｖ）である。縦軸は、ドレイン電流Ｉｄ（Ａ）である。図２に示すように、実施形態に係る半導体装置１１０においては、アバランシェ降伏が生じるドレイン電圧Ｖｄ（約１６００Ｖ）未満において、ドレイン電流Ｉｄは非常に小さい。すなわち、ソース・ドレインリークが実質的に生じない。

図３は、第１参考例の半導体装置の特性を例示するグラフ図である。
図３は、第１参考例の半導体装置１１９の特性を例示している。第１参考例の半導体装置１１９においては、コンタクト領域（ｐ^＋層）は、ソース電極（第２電極７２）の第１導電領域７２ａの直下にある。すなわち、コンタクト領域（ｐ^＋層）は、第１導電領域７２ａの一部と、第４半導体領域４０の第３部分領域ｐ３の一部と、の間に設けられる。図３においては、コンタクト領域（ｐ^＋層）の端のＸ軸方向における位置と、第３部分領域ｐ３のＸ軸方向における位置と、の間の距離Ｗが異なる例についての特性が示されている。図３において、距離Ｗは、０．１μｍ、０．２μｍ、０．３μｍまたは０．４μｍである。距離Ｗは、半導体装置１１９におけるセルピッチに関係する。距離Ｗが長いと、セルピッチが大きくなる。

図３に示すように、第１参考例の半導体装置１１９においては、距離Ｗが短い場合に、低電圧領域において、ドレイン電流Ｉｄが大きい。すなわち、ソース・ドレインリークが大きい。ソース・ドレインリークを低くするためには、距離Ｗを長くすることになる。このことは、オン抵抗を増大させる。

図４は、半導体装置の特性を例示するグラフ図である。
図４において、横軸は、セルピッチＰｃ（μｍ）である（図１参照）。縦軸はオン抵抗ＲｏｎＡ（ｍΩ・ｃｍ^２）である。図４には、実施形態に係る半導体装置１１０の特性と、第１参考例の半導体装置１１９の特性と、が示されている。第１参考例において、セルピッチＰｃは、上述の距離Ｗに連動する。

図４に示すように、第１参考例の半導体装置１１９においては、セルピッチＰｃを小さくすることで、低いオン抵抗ＲｏｎＡが得られる。しかしながら、セルピッチＰｃが小さい場合（距離Ｗが、０．１μｍ〜０．３μｍの場合）は、リークが生じる。従って、第１参考例の構成においては、リークが小さい実用的な場合には、オン抵抗ＲｏｎＡが大きい。

これに対して、実施形態に係る半導体装置１１０においては、図２に例示したように、リーク電流が小さい。セルピッチＰｃが小さい場合も、リーク電流が実質的に生じない。そして、図４に示すように、リーク電流が実質的に生じない状態で、低いオン抵抗ＲｏｎＡが得られる。

このように、実施形態によれば、オン抵抗を低減することができる半導体装置を提供できる。

半導体装置１１０においては、第３半導体領域３０の少なくとも一部は、Ｘ軸方向において、第２半導体領域２０と重なる。例えば、第３半導体領域３０のＺ軸方向の位置は、第２半導体領域２０のＺ軸方向の位置と同じである。例えば、第２半導体領域２０の側面（Ｘ軸方向と交差する面）は、第３半導体領域３０と接する。

例えば、Ｚ軸方向において、第２半導体領域２０よりも下に第３半導体領域３０を設ける第２参考例が考えられる。第２参考例においては、第２半導体領域２０の側面及び上面が、第２電極７２と接する。このため、第２参考例においては、第２半導体領域２０と第２電極７２との間の抵抗（コンタクト抵抗）を低くすることができる。しかしながら、このような第２参考例においては、第３半導体領域３０の高さは、実施形態に係る構成に比べて、下である。このため、リーク電流が大きくなりやすい。

一般的に、コンタクト抵抗を低くすることが重要視される。このため、もし、コンタクト領域（ｐ^＋層）を第１導電領域７２ａの直下ではない位置に設けることを思いついたとしても、コンタクト領域（ｐ^＋層）をＸ軸方向において第２半導体領域２０と並べる構成は、思いつき難い。

これに対して、実施形態においては、コンタクト領域（第３半導体領域３０）をＸ軸方向において第２半導体領域２０と並べる。第２半導体領域２０と第２電極７２との間の抵抗（コンタクト抵抗）が第２参考例に比べて高くなったとしても、第３半導体領域３０を第１導電領域７２ａの底部から遠ざけることによって第３半導体領域３０の電界を低く抑える効果が大きい。実施形態の構成においては、第２半導体領域２０と第２電極７２との間の抵抗（コンタクト抵抗）の上昇は、実用的には問題とはなり難い。

図１に例示したように、実施形態においては、第１導電領域７２ａの底部Ｂ７２ａ（ソーストレンチの底部、下端）は、第２半導体領域２０の底部Ｂ２０（下端）よりも下にある。例えば、第４部分領域ｐ４の底部Ｂｐ４（下端）は、第１導電領域７２ａの底部Ｂ７２ａよりも下にある。例えば、第１電極７１の底部Ｂ７１（ゲートトレンチの底部、下端）は、第４部分領域ｐ４の底部Ｂｐ４よりも下にある。例えば、第３部分領域ｐ３の底部Ｂｐ３は、第１電極７１の底部Ｂ７１よりも下にある。例えば、ゲート電極の下部の絶縁膜における電界の集中を抑制でき、高い耐圧が得られる。例えば、絶縁膜の破壊を抑制できる。

例えば、第１導電領域７２ａの底部Ｂ７２ａのＺ軸方向における位置は、第２半導体領域２０の底部Ｂ２０のＺ軸方向における位置と、第４部分領域ｐ４の底部Ｂｐ４のＺ軸方向における位置と、の間にある。第４部分領域ｐ４の底部Ｂｐ４のＺ軸方向における位置は、第１導電領域７２ａの底部Ｂ７２ａのＺ軸方向における位置と、第１電極７１の底部Ｂ７１のＺ軸方向における位置と、の間にある。第１電極７１の底部Ｂ７１のＺ軸方向における位置は、第４部分領域ｐ４の底部Ｂｐ４のＺ軸方向における位置と、第３部分領域ｐ３の底部Ｂｐ３のＺ軸方向における位置と、の間にある。

実施形態において、第３半導体領域３０のＸ軸方向に沿う長さ（幅）は、例えば、第１導電領域７２ａのＸ軸方向に沿う長さ（幅）の、０．０４倍以上１．３倍以下である。第３半導体領域３０のＸ軸方向に沿う長さ（幅）は、例えば、第２半導体領域２０のＸ軸方向に沿う長さ（幅）の、０．０４倍以上２倍以下である。

第３半導体領域３０のＺ軸方向における長さは、例えば、第１電極７１のＺ軸方向における長さの、０．０３倍以上２倍以下である。第３半導体領域３０のＺ軸方向における長さは、例えば、第２半導体領域２０のＺ軸方向における長さの、０．１倍以上１０倍以下である。

例えば、第３半導体領域３０のＸ軸方向に沿う長さ（幅）は、第３半導体領域３０のＺ軸方向における長さよりも短くても良い。

実施形態に係る半導体装置１１０において、ｎ形不純物として、例えば、窒素（Ｎ）、燐（Ｐ）及び砒素（Ａｓ）の少なくともいずれかが用いられる。実施形態において、ｐ形不純物として、例えば、アルミニウム（Ａｌ）及びボロン（Ｂ）の少なくともいずれかが用いられる。

例えば、第１半導体領域１０及び第２半導体領域２０の少なくともいずれかは、Ｎ、Ｐ及びＡｓの少なくともいずれかを含む。第３半導体領域３０及び第４半導体領域４０の少なくともいずれかは、Ａｌ及びＢの少なくともいずれかを含む。

例えば、第２半導体領域２０における不純物（上述）の濃度は、第１半導体領域１０における不純物の濃度よりも高い。第３半導体領域３０における不純物（上述）の濃度は、第４半導体領域４０における不純物の濃度よりも高い。

例えば、第４半導体領域４０において、第４部分領域ｐ４（上側部分）におけるｐ形の不純物濃度（キャリア濃度）は、第３部分領域ｐ３（下側部分）におけるｐ形の不純物濃度（キャリア濃度）よりも低い。第４部分領域ｐ４におけるｐ形の不純物濃度（キャリア濃度）を低くすることで、例えば、しきい値電圧を適正に調整し易くなる。第３部分領域ｐ３におけるｐ形の不純物濃度（キャリア濃度）を高くすることで、例えば、第１電極７１の底部において、第１絶縁膜７５（ゲート絶縁膜）に加わる電界を低くすることができる。第３部分領域ｐ３におけるｐ形の不純物濃度（キャリア濃度）を高くすることで、例えば、第３半導体領域３０に加わる電界を低くすることができる。

第１半導体領域１０におけるｎ形不純物の濃度は、例えば、１×１０^１４ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。第２半導体領域２０におけるｎ形不純物の濃度は、例えば、５×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。第３半導体領域３０におけるｐ形不純物の濃度は、例えば、５×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。第４半導体領域４０の第３部分領域ｐ３におけるｐ形不純物の濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。第４半導体領域４０の第４部分領域ｐ４におけるｐ形不純物の濃度は、例えば、５×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。例えば、第３部分領域ｐ３におけるｐ形不純物の濃度が７×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である場合に、第４部分領域ｐ４におけるｐ形不純物の濃度は、例えば、１×１０^１６ｃｍ^−３以上７×１０^１７ｃｍ^−３未満である。不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）などにより検出される。

例えば、第２半導体領域２０におけるキャリア濃度は、第１半導体領域１０におけるキャリア濃度よりも高い。第３半導体領域３０におけるキャリア濃度は、第４半導体領域４０におけるキャリア濃度よりも高い。

第１半導体領域１０におけるキャリア濃度は、例えば、１×１０^１４ｃｍ^−３以上５×１０^１７ｃｍ^−３以下である。第２半導体領域２０におけるキャリア濃度は、例えば、５×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。第３半導体領域３０におけるキャリア濃度は、例えば、５×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。第４半導体領域４０の第３部分領域ｐ３におけるキャリア濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。第４半導体領域４０の第４部分領域ｐ４におけるキャリア濃度は、例えば、５×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。例えば、第３部分領域ｐ３におけるキャリア濃度が７×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である場合に、第４部分領域ｐ４におけるキャリア濃度は１×１０^１６ｃｍ^−３以上７×１０^１７ｃｍ^−３未満である。キャリア濃度は、例えば、ＳＣＭ（scanning Capacitance Microscope)などにより検出される。

実施形態において、第１電極７１は、例えば、ポリシリコンを含む。第１電極７１は、例えば、ＴｉＮ、Ａｌ、Ｒｕ、Ｗ及びＴａＳｉＮの少なくともいずれかを含んでも良い。

第２電極７２及び第３電極７３の少なくともいずれかは、Ａｌ及びＮｉの少なくともいずれかを含んでも良い。これらの電極は、例えば、Ａｌ膜と、Ｎｉ膜と、を含む積層膜を含んでも良い。

第１絶縁膜７５及び第２絶縁膜７６の少なくともいずれかは、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ランタン及び酸化タンタルの少なくともいずれかを含む。

例えば、第２電極７２は、例えば、金属シリサイド及び金属カーバイドの少なくともいずれかを含んでも良い。第２絶縁膜７６は、第２電極７２に含まれる金属を含む金属シリサイドを含んでも良い。第２絶縁膜７６は、第２電極７２に含まれる金属を含む金属カーバイドを含んでも良い。第２電極７２と第２絶縁膜７６との間に、金属シリサイド及び金属カーバイドの少なくともいずれかを含む中間領域が設けられても良い。中間領域の金属シリサイド及び金属カーバイドの少なくともいずれかは、第２電極７２に含まれる金属元素を含む。

図１に示すように、実施形態において、例えば、第３半導体領域３０は、第１導電領域７２ａと接する。第２半導体領域２０は、第２導電領域７２ｂと接する。

以下、実施形態に係る半導体装置１１０の製造方法の例について説明する。
図５（ａ）〜図５（ｆ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。

図５（ａ）に示すように、半導体基板１０Ｓの上に、第１導電形（例えばｎ形）の第１半導体膜Ｆ１を形成する。例えば、エピタキシャル成長により、第１半導体膜Ｆ１が得られる。第１半導体膜Ｆ１の上に第２導電形（例えばｐ形）の第２半導体膜Ｆ２を形成する。例えば、第１半導体膜Ｆ１の上側部分に第２導電形の不純物を注入することで、第２半導体膜Ｆ２が得られる。第２半導体膜Ｆ２の上側部分の一部に、第１導電形の不純物（第１不純物Ｉ１、ｎ形不純物）を注入する。これにより、第１導電形の第３半導体膜Ｆ３が得られる。

第１半導体膜Ｆ１は、第１半導体領域１０となる。第２半導体膜Ｆ２は、第４半導体領域４０の一部となる。第３半導体膜Ｆ３は、第２半導体領域２０となる。

この後、図示しない領域に、トレンチを形成し、トレンチの内部に、第１絶縁膜７５及び第１電極７１を形成する。この後、第２絶縁膜７６を形成する。

図５（ｂ）に示すように、第３半導体膜Ｆ３（第２半導体領域２０）の上に、第１マスクＭ１を形成する。第１マスクＭ１は、第３半導体膜Ｆ３（第２半導体領域２０）の少なくとも一部を覆う。第１マスクＭ１の開口部から、第２半導体膜Ｆ２の上側部分の他の一部が露出している。第１マスクＭ１をマスクとして用いて、露出している第２半導体膜Ｆ２の上側部分の他の一部に、第２導電形（ｐ形）の第２不純物Ｉ２を注入する。これにより、第４半導体膜Ｆ４が形成される。第４半導体膜Ｆ４は、第２不純物Ｉ２を含み、第２導電形である。

図５（ｃ）に示すように、第２マスクＭ２を形成する。第２マスクＭ２は、第２半導体膜Ｆ２の上述の一部（第１マスクＭ１に覆われた部分）、及び、第４半導体膜Ｆ４（第２不純物Ｉ２が注入された部分）の一部を覆う。第２マスクＭ２は、第４半導体膜Ｆ４の他の一部を覆わない。第２マスクＭ２の開口部から、第４半導体膜Ｆ４の他の一部が露出する。第２マスクＭ２は、例えば、第１マスクＭ１を伸ばすことにより形成される。例えば、第１マスクＭ１の上に、所定の厚さの膜を形成することで、第２マスクＭ２が形成される。第２マスクＭ２の開口部の幅は、第１マスクＭ１の開口部の幅よりも狭い。第２マスクＭ２は、第２半導体膜Ｆ２の上、及び、第２不純物Ｉ２が注入された領域の一部の上に設けられる。第２不純物Ｉ２が注入された領域の別の一部は、第２マスクＭ２に覆われていない。

図５（ｄ）に示すように、第２マスクＭ２をマスクとして用いて、トレンチＴ１（ソーストレンチ）を形成する。すなわち、第２マスクＭ２の開口部から露出する第４半導体膜Ｆ４の上述の他の一部、及び、第２半導体膜Ｆ２の一部を除去する。これにより、トレンチＴ１が形成される。例えば、ＲＩＥ（Reactive Ion Etching）などが実施される。トレンチＴ１は、第２不純物Ｉ２が注入された領域の一部を貫通し、第２半導体膜Ｆ２の一部に到達する。トレンチＴ１の底部は、第２半導体膜Ｆ２の上端と下端との間にある。第２不純物Ｉ２が注入された領域の残った部分が、第３半導体領域３０となる。

図５（ｅ）に示すように、トレンチＴ１の底部に第２導電形（ｐ形）の第３不純物Ｉ３を導入する。第１半導体膜Ｆ１のうちの、トレンチＴ１の底部の下に位置する部分から、第２導電形の領域が形成される。この第２導電形の領域は、第４半導体領域４０の第３部分領域ｐ３となる。第２半導体膜Ｆ２が、第４半導体領域４０の第４部分領域ｐ４となる。例えば、第２マスクＭ２をマスクとして用いて、ｐ形の第３不純物Ｉ３が注入される。第３不純物Ｉ３は、第１半導体膜Ｆ１の一部に注入される。

トレンチＴ１の底部への第３不純物の導入（注入）は、トレンチＴ１の側壁に沿った注入である。すなわち、注入方向をトレンチの側壁から傾斜させた傾斜注入ではなく、垂直注入が行われる。例えば、第３不純物Ｉ３の注入の方向と、トレンチＴ１の側壁と、の間の角度（絶対値）は、５度以下である。

図５（ｄ）に示すように、第２マスクＭ２を除去する。この後、トレンチＴ１の内部に導電材料を埋め込む。これにより、第２電極７２が形成される。

このような方法で製造される半導体装置１１０においては、第３不純物Ｉ３は、垂直に注入される。すなわち、斜め注入が行われない。このため、不純物が注入される領域が高い精度で制御できる。例えば、第３半導体領域３０は、トレンチＴ１により形成される。さらに、このトレンチＴ１により、第４半導体領域４０の第３部分領域ｐ３が形成される。第３半導体領域３０、第３部分領域ｐ３及び第１導電領域７２ａは、トレンチＴ１に基づいて形成される。これらの部分は、セルフアラインにより形成される。このため、第３半導体領域３０と第３部分領域ｐ３との間の相対的な位置関係の精度が高い。これにより、特性のばらつきが抑制できる。

例えば、斜め注入により不純物を注入する場合には、複数の方向から第３不純物Ｉ３が注入される。このため、工程数が多い。これに対して、上記の方法によれば、垂直注入が実施されるため、工程が簡単になる。

このような製造方法により、オン抵抗を低減することができる半導体装置を、高い精度で、簡単に製造できる。

上記の製造方法により半導体装置１１０が製造される場合には、第１導電領域７２ａの側面の実質的な延長上に、第３部分領域ｐ３の側面が位置し易くなる。図１に示すように、第１導電領域７２ａは、側面７２ａｓを有する。側面７２ａｓは、第２方向（Ｘ軸方向）と交差する。第３部分領域ｐ３と中間部分領域ｐｉとの間の境界ｂ１は、この側面７２ａｓを含む平面７２ＰＬに沿っている。この例では、境界ｂ１は、この側面７２ａｓの延長上にある。例えば、境界ｂ１は、平面７２ＰＬ上に位置している。注入された第３不純物Ｉ３（図５（ｅ）参照）が、拡散する場合があっても良い。この場合は、後述するように、境界ｂ１が平面７２ＰＬから離れる場合がある。

実施形態において、第３部分領域ｐ３と中間部分領域ｐｉとの間の境界ｂ１は、以下のように定義しても良い。例えば、第３部分領域ｐ３は、第２導電形（例えばｐ形）の不純物を含んでいる。第３部分領域ｐ３の第２導電形の不純物の濃度の最高値の１／２の値を示す位置を、境界ｂ１とする。

上記のように、第３半導体領域３０は、イオン注入により形成される。例えば、第３半導体領域３０における欠陥の密度は、例えば、第４半導体領域４０の第４部分領域ｐ４における欠陥の密度よりも高い。第３半導体領域３０における欠陥の密度は、例えば、第１半導体領域１０における欠陥の密度よりも高い。

例えば、第３半導体領域３０のフォトルミネッセンスのスペクトルにおいて、波長が４８０ｎｍ以上５００ｎｍ以下の範囲におけるフォトルミネッセンスの強度の最大値は、波長が３７０ｎｍ以上４００ｎｍ以下の範囲におけるフォトルミネッセンスの強度の最大値よりも高い。

一方、第４半導体領域４０のフォトルミネッセンスのスペクトルにおいて、波長が４８０ｎｍ以上５００ｎｍ以下の範囲におけるフォトルミネッセンスの強度の最大値は、波長が３７０ｎｍ以上４００ｎｍ以下の範囲におけるフォトルミネッセンスの強度の最大値よりも低い。

例えば、第３半導体領域３０のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、第３半導体領域３０のフォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値に対する比（第１比）は、高い。

例えば、第４半導体領域４０のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、第４半導体領域４０のフォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値に対する比（第２比）は、低い。例えば、第１比は、第２比よりも高い。

このようなフォトルミネッセンスのスペクトルの違いは、第３半導体領域３０における欠陥の密度が高いことに起因すると考えられる。実施形態においては、このようなスペクトルを有する第３半導体領域３０を設ける際に、第３半導体領域３０を第２方向(Ｘ軸方向）において第２半導体領域２０と重なる位置に設ける。これによりリーク電流が抑制できる低いオン抵抗が得られる。

図６は、第１の実施形態に係る別の半導体装置を例示する模式的断面図である。
図６に示すように、本実施形態に係る別の半導体装置１１１においても、第１〜第４半導体領域１０、２０、３０及び４０、第１電極７１、第２電極７２及び第１絶縁膜７５が設けられる。半導体装置１１１においても、第３部分領域ｐ３と中間部分領域ｐｉとの間の境界ｂ１は、第２電極７２の第１導電領域７２ａの側面７２ａｓ（第２方向と交差する面）を含む平面７２ＰＬに沿っている。半導体装置１１１においては、境界ｂ１は、平面７２ＰＬから離れている。これ以外は、半導体装置１１０と同様である。

例えば、注入された第３不純物Ｉ３（図５（ｅ）参照）が拡散すると、半導体装置１１１における上記の構成が形成される。

半導体装置１１１においても、斜め注入ではなく、第３不純物Ｉ３の垂直注入が行われる。このため、境界ｂ１の位置は、平面７２ＰＬに近い。

例えば、第３部分領域ｐ３と中間部分領域ｐｉとの間の境界ｂ１と、第１絶縁膜７５と、の間の第２方向（Ｘ軸方向）に沿った距離を第１距離ｄ１とする。第２半導体領域２０と第３半導体領域３０との間の境界ｂ２と、第１絶縁膜７５と、の間の第２方向（Ｘ軸方向）に沿った距離を第２距離ｄ２とする。例えば、第１距離ｄ１は、第２距離ｄ２よりも長い。

例えば、第１導電領域７２ａと第１絶縁膜７５との間の第２方向に沿った距離を第３距離ｄ３とする。第１距離ｄ１（第３部分領域ｐ３と中間部分領域ｐｉとの間の境界ｂ１と、第１絶縁膜７５と、の間の第２方向に沿った距離）は、第３距離ｄ３よりも短い。

実施形態において、第２半導体領域２０と第３半導体領域３０との間の境界ｂ２は、以下のように定義しても良い。例えば、第３半導体領域３０は、第２導電形（例えばｐ形）の不純物を含んでいる。第３半導体領域３０の第２導電形の不純物の濃度の最高値の１／２の値を示す位置を、境界ｂ２とする。

半導体装置１１１においても、リーク電流が抑制できる。半導体装置１１１においても、低いオン抵抗が得られる。

図７は、第１の実施形態に係る別の半導体装置を例示する模式的断面図である。
図７に示すように、本実施形態に係る別の半導体装置１１２においては、第２方向（Ｘ軸方向）において、第３半導体領域３０の一部は、第２半導体領域２０の一部と、第１導電領域７２ａと、の間に設けられている。これ以外は、半導体装置１１０と同様である。

半導体装置１１２においては、第１方向（Ｚ軸方向）において、第２半導体領域２０の一部は、第３半導体領域３０と、第２電極７２の第２導電領域７２ｂと、の間にある。半導体装置１１２においては、第２半導体領域２０と第２導電領域７２ｂとが接触する領域の面積が広い。第２半導体領域２０の側面の一部は、第１導電領域７２ａと接する。低いコンタクト抵抗が得られる。

半導体装置１１２においても、リーク電流が抑制できる。半導体装置１１２においても、低いオン抵抗が得られる。

図８は、第１の実施形態に係る別の半導体装置を例示する模式的断面図である。
図８に示すように、本実施形態に係る別の半導体装置１１３は、第１〜第４半導体領域１０、２０、３０及び４０に加えて、第５半導体領域５０をさらに含む。これ以外は、半導体装置１１０と同様である。

第５半導体領域５０は、第２導電形（この例ではｐ形）である。第１半導体領域１０は、第１方向（Ｚ軸方向）において、第５半導体領域５０と第４半導体領域４０との間、及び、第５半導体領域５０と第１電極７１との間に設けられる。

半導体装置１１３は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１１３においても、リーク電流が抑制できる。半導体装置１１３においても、オン抵抗を低減することができる。

半導体装置１１３において、半導体装置１１１と同様に、境界ｂ１が平面７２ＰＬから離れても良い。

半導体装置１１３において、半導体装置１１２と同様に、第２半導体領域２０の一部は、第３半導体領域３０と、第２電極７２の第２導電領域７２ｂと、の間に設けられても良い。

（第２の実施形態）
本実施形態は、半導体装置の製造方法に係る。
図９は、第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図９に示すように、本実施形態に係る半導体装置の製造方法においては、第１導電形の第１半導体膜Ｆ１の上に設けられた第２導電形の第２半導体膜Ｆ２の上側部分の一部に第１導電形の第１不純物Ｉ１を導入して、第１導電形の第３半導体膜Ｆ３を形成する（ステップＳ１１０）。例えば、図５（ａ）に例示した処理を行う。

第３半導体膜Ｆ３の少なくとも一部を覆う第１マスクＭ１を用いて、第１マスクＭ１の開口部から露出する第２半導体膜Ｆ２の上側部分の他の一部に、第２導電形の第２不純物Ｉ２を導入して、第２不純物を含む第２導電形の第４半導体膜Ｆ４を形成する（ステップＳ１２０）。例えば、図５（ｂ）に例示した処理を行う。

第２半導体膜Ｆ２の上述の一部、及び、第４半導体膜Ｆ４の一部を覆い、第４半導体膜Ｆ４の他の一部を覆わない第２マスクＭ２を用いて、第２マスクＭ２の開口部から露出する第４半導体膜Ｆ４の上述の他の一部、及び、第２半導体膜Ｆ２の一部を除去してトレンチＴ１を形成する（ステップＳ１３０）。例えば、図５（ｃ）及び図５（ｄ）に例示した処理を行う。

トレンチＴ１の底部に第２導電形の第３不純物Ｉ３を導入して、第１半導体膜Ｆ１のうちの底部の下に位置する部分から第２導電形の領域を形成する（ステップＳ１４０）。例えば、図５（ｅ）に例示した処理を行う。例えば、トレンチＴ１の底部への第３不純物Ｉ３の導入は、トレンチＴ１の側壁に沿った注入である。

トレンチＴ１の内部に導電材料を導入して電極（第２電極７２）を形成する（ステップＳ１５０）。例えば、図５（ｆ）に例示した処理を行う。

実施形態に係る製造方法によれば、オン抵抗を低減することができる半導体装置を、高い精度で効率的に製造できる。

実施形態によれば、オン抵抗を低減することができる半導体装置及びその製造方法が提供できる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体領域、電極及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１半導体領域、 １０Ｓ…半導体基板、 ２０…第２半導体領域、 ３０…第３半導体領域、 ４０…第４半導体領域、 ５０…第５半導体領域、 ７１…第１電極、 ７２…第２電極、 ７２ＰＬ…平面、 ７２ａ…第１導電領域、 ７２ａｓ…側面、 ７２ｂ…第２導電領域、 ７２ｇ…部分、 ７２ｐ…部分、 ７２ｑ…部分、 ７３…第３電極、 ７５…第１絶縁膜、 ７６…第２絶縁膜、 １１０〜１１３、１１９…半導体装置、 Ｂ２０、Ｂ７１、Ｂ７２ａ、Ｂｐ３、Ｂｐ４…底部、 Ｆ１〜Ｆ４…第１〜第４半導体膜、 Ｉ１〜Ｉ３…第１〜第３不純物、 Ｉｄ…ドレイン電流、 Ｍ１、Ｍ２…第１、第２マスク、 Ｐｃ…セルピッチ、 ＲｏｎＡ…オン抵抗、 Ｔ１…トレンチ、 Ｖｄ…ドレイン電圧、 Ｗ…距離、 ｂ１、ｂ２…境界、 ｄ１〜ｄ３…第１〜第３距離、 ｐ１〜ｐ４…第１〜第４部分領域、 ｐｉ…中間部分領域

例えば、第３半導体領域３０のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、第３半導体領域３０のフォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値の比（第１比）は、高い。

例えば、第４半導体領域４０のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、第４半導体領域４０のフォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値の比（第２比）は、低い。例えば、第１比は、第２比よりも高い。

Claims (9)

1. 第１部分領域と、第２部分領域と、前記第１部分領域及び前記第２部分領域の間に位置した中間部分領域と、を含む第１導電形の第１半導体領域と、
   前記第２部分領域から前記第１部分領域に向かう方向と交差する第１方向において、前記第１部分領域から離れた第１電極と、
   第２電極であって、
   前記第１方向において前記第２部分領域から離れた第１導電領域と、
   前記第１方向において前記中間部分領域から離れた第２導電領域と、
   を含む前記第２電極と、
   前記第１方向において前記中間部分領域と前記第２導電領域の一部との間に設けられ、前記第１方向と交差する第２方向において前記第１導電領域と前記第１電極との間に設けられ、前記第２電極と電気的に接続された、前記第１導電形の第２半導体領域と、
   前記第１方向において前記中間部分領域と前記第２導電領域の別の一部との間に設けられ、前記第２方向において前記第１導電領域と前記第２半導体領域の少なくとも一部との間に設けられ、前記第２電極と電気的に接続され、第２導電形の第３半導体領域と、
   第３部分領域及び第４部分領域を含む前記第２導電形の第４半導体領域であって、前記第３部分領域は、前記第１方向において前記第２部分領域と前記第１導電領域との間に設けられ、前記第４部分領域は、前記第１方向において前記中間部分領域と前記第２半導体領域との間、及び、前記第１方向において前記中間部分領域と前記第３半導体領域との間に設けられ、前記第４部分領域は、前記第２方向において前記第１導電領域と前記第１電極との間に位置し、前記第４部分領域は前記第３部分領域と連続した、前記第４半導体領域と、
   前記第１方向において前記第１部分領域と前記第１電極との間、前記第２方向において前記第４部分領域と前記第１電極との間、及び、前記第２方向において前記第２半導体領域と前記第１電極との間に設けられた第１絶縁膜と、
   を備え、
   前記第１半導体領域、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域は、炭化珪素を含み、
   前記第３半導体領域における前記第２導電形のキャリア濃度は、前記第３部分領域における前記第２導電形のキャリア濃度よりも高く、
   前記第４部分領域における前記第２導電形のキャリア濃度は、前記第３部分領域における前記第２導電形の前記キャリア濃度よりも低く、
   前記第３部分領域と前記中間部分領域との間の境界と、前記第１絶縁膜と、の間の前記第２方向に沿った第１距離は、前記第１導電領域と前記第１絶縁膜との間の前記第２方向に沿った第３距離よりも短い、半導体装置。
2. 前記第１距離は、前記第２半導体領域と前記第３半導体領域との間の境界と、前記第１絶縁膜と、の間の前記第２方向に沿った第２距離よりも長い、請求項１記載の半導体装置。
3. 前記第３半導体領域の前記第２方向に沿う長さは、前記第３半導体領域の前記第１方向に沿う長さよりも短い、請求項１または２に記載の半導体装置。
4. 前記第３部分領域の少なくとも一部は、前記第２方向において前記第４部分領域と重なる、請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第１方向において、前記第２半導体領域の一部は、前記第３半導体領域と、前記第２導電領域と、の間にある、請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記第３半導体領域における欠陥の密度は、前記第４部分領域における欠陥の密度よりも高い、請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記第３半導体領域のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、前記第３半導体領域の前記フォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値の第１比は、前記第４半導体領域のフォトルミネッセンスの、３７０ｎｍ以上４００ｎｍ以下の波長の範囲の強度の最高値に対する、前記第４半導体領域のフォトルミネッセンスの、４８０ｎｍ以上５００ｎｍ以下の波長の範囲の強度の最高値の第２比よりも高い、請求項１〜６のいずれか１つに記載の半導体装置。
8. 第１導電形の第１半導体膜の上に設けられた第２導電形の第２半導体膜の上側部分の一部に第１導電形の第１不純物を導入して前記第１導電形の第３半導体膜を形成し、
   前記第３半導体膜の少なくとも一部を覆う第１マスクを用いて前記第１マスクの開口部から露出する前記第２半導体膜の前記上側部分の他の一部に前記第２導電形の第２不純物を導入して、前記第２不純物を含む前記第２導電形の第４半導体膜を形成し、
   前記第２半導体膜の前記一部、及び、前記第４半導体膜の一部を覆い、前記第４半導体膜の他の一部を覆わない第２マスクを用いて、前記第２マスクの開口部から露出する前記第４半導体膜の前記他の一部、及び、前記第２半導体膜の一部を除去してトレンチを形成し、
   前記トレンチの底部に前記第２導電形の第３不純物を導入して、前記第１半導体膜のうちの前記底部の下に位置する部分から前記第２導電形の領域を形成し、
   前記トレンチの内部に導電材料を導入して電極を形成し、
   前記第２マスクは、前記第１マスクと、前記第１マスクの上に形成された膜と、を含み、前記第２マスクの前記開口部の幅は、前記第１マスクの前記開口部の幅よりも狭い、半導体装置の製造方法。
9. 前記第１半導体膜、前記第２半導体膜、前記第３半導体膜及び前記第４半導体膜は、炭化珪素を含み、
   前記第４半導体膜の前記一部における前記第２導電形の第１不純物濃度は、前記トレンチの前記底部に前記第３不純物が導入され前記底部の下に位置する前記第２導電形の領域における前記第２導電形の第２不純物濃度よりも高く、
   前記第２半導体膜のうちの前記第３不純物が導入されない部分における前記第２導電形の第３不純物濃度は、前記第２不純物濃度よりも低い、請求項８記載の半導体装置の製造方法。

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