KR101456564B1 - Ｓｏｉ 기판의 제조 방법 및 반도체장치의 제조 방법 - Google Patents

Ｓｏｉ 기판의 제조 방법 및 반도체장치의 제조 방법 Download PDF

Info

Publication number
KR101456564B1
KR101456564B1 KR1020080075877A KR20080075877A KR101456564B1 KR 101456564 B1 KR101456564 B1 KR 101456564B1 KR 1020080075877 A KR1020080075877 A KR 1020080075877A KR 20080075877 A KR20080075877 A KR 20080075877A KR 101456564 B1 KR101456564 B1 KR 101456564B1
Authority
KR
South Korea
Prior art keywords
single crystal
crystal semiconductor
substrate
semiconductor film
seed substrate
Prior art date
Application number
KR1020080075877A
Other languages
English (en)
Other versions
KR20090016391A (ko
Inventor
토모아키 모리와카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20090016391A publication Critical patent/KR20090016391A/ko
Application granted granted Critical
Publication of KR101456564B1 publication Critical patent/KR101456564B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

대형화된 유리 기판 등의 절연 표면을 가지는 기판 위에 ＳＯＩ기술을 사용해서 대면적의 단결정 반도체막을 형성할 때에, 복수의 실리콘 웨이퍼를 사용한 경우에도 복수의 단결정 반도체막에 빈틈없이 대면적의 단결정 반도체막을 형성하는 ＳＯＩ기판의 제조 방법 및 반도체장치의 제조 방법을 제공하는 것을 목적으로 한다. 고정 기판 위에 제1 시드 기판을 배치하고, 제1 시드 기판 위에 복수의 단결정 반도체기판을 빈틈없이 까는 것에 의해 구성된 제2 시드 기판을 배치하고, 이온 주입 박리법과 에피택셜 성장법을 사용하여, 연속한 대면적의 단결정 반도체막을 형성한 후, 다시 이온 주입 박리법에 의해, 대형의 유리 기판 위에 대면적의 단결정 반도체막을 형성할 수 있다.
SOI, 반도체, 기판, 단결정

Description

ＳＯＩ 기판의 제조 방법 및 반도체장치의 제조 방법{MANUFACTURING METHODS OF SOI SUBSTRATE AND SEMICONDUCTOR DEVICE}
본 발명은 ＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)기판, 및 그것에 의해 제조되는 반도체장치의 제조 방법에 관한 것이다. 특히 접합 ＳＯＩ기술을 사용함으로써, 유리 등의 절연 표면을 가지는 기판 위에 대면적의 단결정 반도체막을 형성하는 기술에 관한 것이다.
최근, 유리 등의 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수∼수백ｎｍ 정도)을 사용해서 박막 트랜지스터(ＴＦＴ) 등의 반도체장치를 제조하는 기술이 주목받고 있다. 박막 트랜지스터는 ＩＣ이나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭소자로서의 개발이 서둘러 진행되고 있다.
이러한 가운데, 지금까지 반도체장치의 제조에 많이 사용되어 온 단결정 반도체의 잉곳(ingot)을 얇게 슬라이스해서 제조되는 실리콘 웨이퍼를 대신하여, 절연 표면에 얇은 단결정 반도체층을 설치한 '실리콘 온 인슐레이터'라 불리는 반도 체기판(ＳＯＩ기판)이 개발되고 있고, ＳＯＩ기판을 사용한 집적회로는, 트랜지스터의 드레인과 기판 간에 있어서의 기생 용량을 저감하고, 반도체집적회로의 성능을 향상시키는 것으로서 주목받고 있다.
여기에서, 상기 ＳＯＩ기판의 제조 방법으로서는, 이온 주입 박리법이 알려져 있다. 예를 들면 표면에 산화 실리콘막이 형성된 실리콘 웨이퍼에 수소 등의 이온을 주입함으로써 표면에서 소정의 깊이에 벽개면이 되는 미소 기포층을 형성하고, 별도의 실리콘 웨이퍼에 접합한다. 그 후에 열처리를 함으로써 얇은 단결정 반도체막(ＳＯＩ막)을 벽개면에서 박리시켜, ＳＯＩ기판을 형성하는 기술이다.
그 외에도 유리 기판 등의 절연 표면을 가지는 기판 위에 ＳＯＩ막을 형성하는 시도가 이루어지고 있다. 여기에서 ＳＯＩ기판을 사용한 반도체장치의 일례로서, 본 출원인에 의한 것이 알려져 있다(특허문헌 1 참조).
[특허문헌 1] 일본국 공개특허공보 특개 2000-12864호
상기한 바와 같이 ＳＯＩ기술의 개발에 의해, 실리콘 웨이퍼보다도 큰 사이즈의 절연 기판 위에 단결정 반도체막을 형성하는 것이 가능해졌지만, 액정 모니터로 대표되는 반도체장치의 화면의 대형화에 따라, 유리 기판의 대형화가 진행되고 있는데도 불구하고, 실리콘 웨이퍼의 사이즈는, 그 제조 방법에 의존하기 때문에, 대형화에 한계가 있는 것이 현상이다.
따라서, ＳＯＩ기술에 있어서, 대형화된 유리 기판을 사용할 경우, 1매의 유리 기판에 대하여 실리콘 웨이퍼로부터 박리된 단결정 반도체막을 복수 매 접착하게 된다. 그 결과, 부착된 단결정 반도체막과 인접하는 단결정 반도체막과의 사이에 단결정 반도체막이 존재하지 않는 틈이 생기는 문제가 있다.
이에 따라, 본 발명에서는 대형화된 유리 기판 등의 절연 표면을 가지는 기판 위에 ＳＯＩ기술을 사용해서 대면적의 단결정 반도체막을 형성할 때에, 복수의 실리콘 웨이퍼를 사용한 경우에도 복수의 단결정 반도체막에 틈을 생기게 하지 않고 대면적의 단결정 반도체막을 형성하는 ＳＯＩ기판의 제조 방법 및 반도체장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 고정 기판 위에 제1 시드 기판을 배치하고, 제1 시드 기판 위에 복수의 단결정 반도체기판을 빈틈없이 까는 것에 의해 구성된 제2 시드 기판을 배치하고, 이온 주입 박리법과 에피택셜 성장법을 사용하여, 연속한 대면적의 단결정 반도체막을 형성한 후, 다시 이온 주입 박리법에 의해, 대형의 유리 기판 위에 대면적의 단결정 반도체막을 형성하는 ＳＯＩ기판의 제조 방법이다. 또한, 제조된 ＳＯＩ기판 상의 단결정 반도체막을 소자 분리하고, 소자 분리된 단결정 반도체막을 포함한 트랜지스터를 제조하는 것을 특징으로 하는 반도체장치의 제조 방법이다.
또한 제1 시드 기판을 구성하는 복수의 단결정 반도체기판 간의 틈은, 제2 시드 기판을 구성하는 복수의 단결정 반도체기판 간의 틈과 겹치지 않도록 할 필요가 있다. 바람직하게는, 제2 시드 기판을 구성하는 단결정 반도체기판의 중심이, 제1 시드 기판을 구성하는 단결정 반도체기판의 모서리(소위 격자점) 위에 있도록 배치한다. 또한 고정 기판이 단결정 반도체기판으로 구성되는 경우도 마찬가지로, 고정 기판을 구성하는 복수의 단결정 반도체기판 간의 틈은, 제1 시드 기판을 구성하는 복수의 단결정 반도체기판 간의 틈과 겹치지 않도록 할 필요가 있다. 바람직하게는, 제1 시드 기판을 구성하는 단결정 반도체기판의 중심이 고정 기판을 구성하는 단결정 반도체기판의 모서리(소위 격자점) 위에 있도록 배치한다.
이 때 본 발명에서는 이온 주입 박리법에 있어서, 미리 소정의 깊이에 이온 주입이 이루어진 제1 분리층을 가지는 제2 시드 기판을 제1 시드 기판 위에 접합한 후, 제1 분리층을 벽개면으로 삼아서 박리하는 것에 의해 불연속인 부분을 포함한 단결정 반도체막이 형성된다. 또한, 에피택셜 성장법에 의해 불연속인 부분을 포함한 단결정 반도체막과 제1 시드 기판을 시드로 하는 새로운 단결정 반도체막이 형성되어, 연속한 대면적의 단결정 반도체막을 형성할 수 있다. 그리고, 다시 이온 주입 박리법에 의해, 대면적의 단결정 반도체막의 소정의 깊이에 이온 주입 해서 제2 분리층을 형성하고, 대면적의 유리 기판에 접착한 후, 제2 분리층을 벽개면으로 삼아서 박리함으로써, 유리 기판 위에 대면적의 단결정 반도체막을 형성할 수 있다.
본 발명의 구체적인 구성은, 고정 기판 위에 복수의 단결정 반도체기판으로 구성된 제1 시드 기판을 배치해서 접합하고, 제1 시드 기판 위에 각각이 표면에서 소정의 깊이의 영역에 이온이 주입되어서 이루어지는 제1 분리층을 가지는 복수의 단결정 반도체기판으로 구성된 제2 시드 기판을 배치해서 접합하고, 제1 시드 기판 과 제2 시드 기판을 겹친 상태에서 열처리를 행하고, 제2 시드 기판의 제1 분리층에 균열을 생기게 하여, 제1 시드 기판 위에 제2 시드 기판의 일부인 제1 단결정 반도체막을 복수 개 잔존시킨 상태에서 제2 시드 기판을 박리하고, 제1 단결정 반도체막 위 및 그 틈을 덮도록 에피택셜 성장에 의해 결정화한 제2 단결정 반도체막을 형성하고, 제1 단결정 반도체막 및 제2 단결정 반도체막을 포함해서 이루어진 제3 단결정 반도체막의 표면에서 소정의 깊이의 영역에 이온을 주입해서 제2 분리층을 형성하고, 제3 단결정 반도체막과 절연 표면을 가지는 기판을 겹쳐서 접합하고, 제3 단결정 반도체막과 절연 표면을 가지는 기판을 겹친 상태에서 열처리를 행하고, 제2 분리층에 균열을 생기게 하고, 절연 표면을 가지는 기판 위에 상기 제3 단결정 반도체막의 일부를 잔존시킨 상태에서 고정 기판 및 제1 시드 기판을 박리함으로써, 절연 표면을 가지는 기판 위에 제4 단결정 반도체막을 형성하는 것을 특징으로 하는 ＳＯＩ기판의 제조 방법이다.
이 때 상기 구성에 있어서, 제1 시드 기판, 제2 시드 기판 모두 단결정 반도체기판(실리콘 웨이퍼)을 복수 매 빈틈없이 까는 것에 의해 구성되지만, 고정 기판은, 반드시 단결정 반도체기판일 필요는 없다.
고정 기판에 단결정 반도체기판을 사용할 경우에는, 그 형상은 원형이어도 되고 사각형(정방형, 장방형 등)이어도 되지만, 제1 시드 기판이나 제2 시드 기판은, 사각형(정방형, 장방형 등)의 것을 사용할 수 있다.
또한 고정 기판 및 제1 시드 기판이 동일 사이즈의 단결정 반도체기판을 복수 개 빈틈없이 깔아서 구성되어 있고, 고정 기판을 구성하는 단결정 반도체기판 간의 틈을 덮어서 제1 시드 기판을 구성하는 단결정 반도체기판이 배치되어 있어도 된다.
또한, 제1 시드 기판 및 제2 시드 기판이 동일 사이즈의 단결정 반도체기판을 복수 개 빈틈없이 깔아서 구성되어 있고, 제1 시드 기판을 구성하는 단결정 반도체기판 간의 틈을 덮어서 제2 시드 기판을 구성하는 단결정 반도체기판이 배치되어 있어도 된다.
한편, 상기 구성과 함께, 고정 기판을 구성하는 복수의 단결정 반도체기판의 각 표면에 접합막을 형성하고, 고정 기판 위에 복수의 단결정 반도체기판으로 구성된 제1 시드 기판을 접합막으로 구성된 접합층을 통해 겹쳐서 접합하는 구성도 본 발명에 포함하는 것으로 한다.
또한 접합막에는, 고정 기판을 구성하는 복수의 단결정 반도체기판 위에 유기 실란 가스를 사용해서 화학기상성장법에 의해 형성된 산화 실리콘막을 사용할 수 있다. 유기 실란 가스를 사용할 경우에는, 규산 에틸(TEOS:화학식 Ｓｉ(ＯＣ2Ｈ5)4), 테트라메틸 실란(ＴＭＳ:화학식 Ｓｉ(ＣＨ3)4), 테트라메틸시클로테트라실록산(ＴＭＣＴＳ), 옥타메틸시클로테트라실록산(ＯＭＣＴＳ), 헥사메틸디실라잔(ＨＭＤＳ), 트리에톡시 실란(ＳｉＨ(ＯＣ2Ｈ5)3), 트리스디메틸아미노실란(ＳｉＨ(N(ＣＨ3)2)3)으로부터 선택된 하나를 사용할 수 있다.
본 발명에 의해, ＳＯＩ기술을 사용해서 단결정 반도체막을 형성할 때, 대면 적의 단결정 반도체막을 틈 없이 형성할 수 있기 때문에, 절연 표면을 가지는 기판이 대형화된 경우에도, 그것에 따라 연속적인 대면적의 단결정 반도체막을 형성할 수 있다. 따라서, 대면적의 단결정 반도체막을 가지는 ＳＯＩ기판을 형성할 수 있다. 또한 본 발명의 ＳＯＩ기판을 사용함으로써 고속 구동, 저소비 전력이며, 대형의 표시부를 가지는 반도체장치 등의 형성이 가능해 진다.
이하, 본 발명의 실시의 형태에 대해서 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되는 것은 아니다.
(실시예 1)
본 실시예 1에서는, 본 발명에 따른 ＳＯＩ기판의 제조 방법을 도 1∼도 4를 사용하여 설명한다.
도 1a에 나타낸 바와 같이, 단결정 반도체의 잉곳(ingot)으로부터 동일한 막 두께로 절단해서 제조된 복수 매의 실리콘 웨이퍼(101)를 평면 위에 빈틈없이 깐다. 본 실시예 1에서는, 한 변이 5인치인 정방형상의 실리콘 웨이퍼(101)를 9매 배열하여 고정 기판(102)으로 한다. 이 때 고정 기판(102)을 형성할 때의 실리콘 웨이퍼의 매수는 9매에 한정되지 않고, 적절히 늘려도, 줄여도 좋다. 또한 고정 기판(102)을 형성할 때의 실리콘 웨이퍼의 형상은, 정방형에 한정되지 않고, 원형이어도 되고 장방형이어도 된다. 또한, 고정 기판(102)에 사용하는 재료로서는, 실리 콘 웨이퍼에 한정되지 않고, 다음에 형성되는 제1 시드 기판을 고정할 수 있고, 후의 공정에 있어서의 열처리 온도를 견딜 수 있는 재료이면 사용할 수 있다.
다음에 도 1b에 나타낸 바와 같이, 고정 기판(102) 위에, 실리콘 웨이퍼(103)를 접착한다. 여기에서는, 실리콘 웨이퍼(103)의 중심이 고정 기판(102)을 구성하는 실리콘 웨이퍼(101)의 모서리(소위 격자점) 위에 되도록 배치한다. 이 때 본 실시예 1에 있어서는, 실리콘 웨이퍼(103)는, 실리콘 웨이퍼(101)와 같은 사이즈의 것을 사용하는 것으로 한다.
여기에서는, 고정 기판(102) 위에 16매의 실리콘 웨이퍼(103)를 빈틈없이 까는 것에 의해, 제1 시드 기판(104)이 형성된다(도 1c). 일반적으로 실리콘 웨이퍼는, 그 표면이 상당히 평탄하게 연마되어 있기 때문에, 실리콘 웨이퍼끼리 겹치면 용이하게 접합시키는 것이 가능하다. 따라서, 본 실시예에서도 고정 기판(102)과 제1 시드 기판(104)이 접합되어, 마치 한 장의 대형 실리콘 웨이퍼로서 취급할 수 있게 된다.
이 때 고정 기판(102)과 제1 시드 기판(104)과의 접합을 보다 강화하기 위해서, 열처리나 가압 처리를 실시해도 되고, 또한 실리콘 웨이퍼 표면에 산화막 등의 불순물이 부착되어 있는 경우에는, 접합 전에 제거해 두는 것이 바람직하다.
여기에서, 도 1c에 있어서의 선 A-A'에 있어서의 단면도를 도 1d에 나타낸다.
다음에 도 2a에 도시하는 바와 같이, 새롭게 준비한 실리콘 웨이퍼에, 전계에서 가속된 이온(120)을 소정의 깊이(∼수μm)에 주입해서 제1 분리층(107)을 형 성한다. 제1 분리층(107)은, 수소, 헬륨 혹은 불소로 대표되는 할로겐 이온을 주입함으로써 형성한다. 이 경우, 하나 또는 복수의 동일한 원자로 이루어지는 질량수가 다른 이온을 주입하는 것이 바람직하다. 본 실시예 1에 있어서는, 수소 이온을 주입함으로써 수소를 함유하는 제1 분리층(107)을 형성하는 것으로 한다.
이 때 수소 이온을 주입할 경우에는, H+, H2 +, H3 + 이온을 포함하는 것과 함께, H3 + 이온의 비율을 높여 두는 것이 바람직하다. 수소 이온을 주입할 경우에는, H+, H2 +, H3 + 이온을 포함하는 것과 함께, H3 + 이온의 비율을 높여 두면 주입 효율을 높일 수 있고, 주입 시간을 단축할 수 있다. 이러한 구성으로 함으로써, 후에 행해지는 제1 분리층(107)에서의 박리를 용이하게 행할 수 있다.
또한 이온을 높은 도즈 조건으로 주입할 필요가 있을 경우, 실리콘 웨이퍼의 표면이 데미지를 받아서 거칠어져 버릴 경우가 있다. 따라서 이온이 주입되는 표면에, 이온 주입에 대한 보호층을 설치해 둠으로써 이온 도핑에 의해 표면의 평탄성이 손상되는 것을 막을 수 있다. 보호층으로서는, 예를 들면 산화 질화 실리콘막이나 질화산화 실리콘막 등을 사용하면 좋다.
본 실시예 1에서는, 전술한 제1 분리층(107)을 가지는 실리콘 웨이퍼(105)를 9매 준비하고, 도 2b에 나타낸 바와 같이 도 1c에 나타낸 제1 시드 기판(104) 위에, 실리콘 웨이퍼(105)를 접착한다. 여기에서는, 실리콘 웨이퍼(105)의 중심이 제1 시드 기판(104)을 구성하는 실리콘 웨이퍼(103)의 모서리(소위 격자점) 위에 있 도록 배치한다. 이 때 본 실시예 1에 있어서는, 실리콘 웨이퍼(105)는, 실리콘 웨이퍼(101), 실리콘 웨이퍼(103)와 같은 사이즈의 것을 사용하는 것으로 한다.
제1 시드 기판(104) 위에 9매의 제1 분리층(107)을 가지는 실리콘 웨이퍼(105)를 이온(120)이 주입된 면이 제1 시드 기판(104)과 접하도록 빈틈없이 깔고, 제2 시드 기판(106)으로 한다(도 2c). 이 때, 제1 시드 기판(104)과 제2 시드 기판(106)은, 견고하게 접합된다. 이 접합은 반데르발스 힘이 작용하고 있어, 제1 시드 기판(104)과 제2 시드 기판(106)을 압접시킴으로써 수소결합에 의해 강고한 접합을 행하는 것이 가능하다. 압접시킬 때의 가압은, 제1 시드 기판(104)과 제2 시드 기판(106)의 내압성을 고려해서 접합면에 수직인 방향에 압력이 가해지도록 행한다. 이 때 실리콘 웨이퍼(105)의 표면에 산화막 등의 불순물이 부착되어 있을 경우에는, 접합 강도의 저하를 초래할 가능성이 있기 때문에, 접합 전에 제거해 두는 것이 바람직하다.
여기에서, 도 2c의 선 B-B'에 있어서의 단면도를 도 2d에 나타낸다. 고정 기판(102) 위에 제1 시드 기판(104), 제2 시드 기판(106)이 순차 적층 되어 있는 모양을 알 수 있다. 또한, 도 2d에 있어서의 108로 나타내는 영역의 확대도를 도 3a에 나타낸다.
도 3a에 나타낸 바와 같이 복수의 실리콘 웨이퍼를 빈틈없이 깔아서 형성되는 고정 기판(102), 제1 시드 기판(104)(여기에서는 도시 생략), 제2 시드 기판(106)은, 실리콘 웨이퍼 간에는, 어느 정도 틈(109, 110)이 존재하고 있다.
다음에 도 2d에 나타내는 기판을 고정 기판(102), 제1 시드 기판(104), 및 제2 시드 기판(106)이 적층 된 상태 그대로 열처리를 행한다. 이에 따라 제2 시드 기판(106) 내에 형성되어 있는 제1 분리층(107)을 벽개면으로 삼아서 제2 시드 기판(106)이 박리되고, 제1 시드 기판(104) 위에 제2 시드 기판(106)의 일부이며, 수μｍ 이하의 막 두께를 가지는 제1 단결정 실리콘막(111)이 형성된다(도 3b). 이 때, 제1 단결정 실리콘막(111)의 표면에는, 부분적으로 보이드라 불리는 제1 분리층(107)의 일부가 존재하므로, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ) 등에 의해 연마하여, 평탄화시켜 두는 것이 바람직하다.
그러나 도 3a의 확대도에서 도시한 바와 같이, 제2 시드 기판(106)은, 이것을 구성하는 복수의 실리콘 웨이퍼를 빈틈없이 깐 경우에도, 어느 정도 틈(109)이 존재하기 때문에, 제1 시드 기판(104) 위에 형성되는 제1 단결정 실리콘막(111)도 인접하는 제1 단결정 실리콘막과 같은 틈(109)을 가지고 형성된다.
다음에 에피택셜 성장법에 의해, 제1 시드 기판(104) 위의 제1 단결정 실리콘막 간의 틈(109), 및 제1 단결정 실리콘막(111) 위에 제2 단결정 실리콘막(112)을 형성한다(도 3c).
여기에서, 에피택셜 성장법이란, 단결정의 기판 위에, 기판의 결정축과 결정축이 동일한 단결정 박막을 성장시키는 기술이며, 특히, 본 실시예 1에 도시한 바와 같이 기판과 에피택셜 성장이 의해 형성되는 막이 동일 원소로 된 경우, 호모 에피택셜 성장이라고 한다. 또한 에피택셜 성장법은, 그 성장 상태에 따라 고상, 액상, 기상으로 분류된다. 기상성장은, 분자선 에피택셜 성장(ＭＢＥ:Ｍｏｌｅｃｕ ｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ) 등의 물리적 기상성장법(Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)과, 화학적 기상성장법(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)이 있다. 본 실시예 1에 있어서는, 기상 에피택셜 성장법 중 화학적 기상성장법에 의해, 제2 단결정 실리콘막(112)을 형성하는 예를 게시한다.
화학적 기상성장법은, 원료를 기상상태에서 결정 성장시키는 원하는 영역까지 운반하고, 거기에서 결정을 성장시키는 방법이다. 즉, 원료가 캐리어 가스에 의해 시드가 되는 단결정 위에 운반되고, 시드 위에 단결정 박막으로서 형성된다. 본 실시예 1에서는, ＳｉＨ4를 원료로 한 ＣＶＤ법에 의해, 시드가 되는 제1 단결정 실리콘막(111) 및 제1 시드 기판(104) 위에 제2 단결정 실리콘막(112)을 형성한다. 즉, 제2 단결정 실리콘막(112) 중 제1 단결정 실리콘막(111) 위에 형성되는 부분은, 제1 단결정 실리콘막(111)을 시드로 삼아서 형성되고, 제2 단결정 실리콘막(112) 중 제1 단결정 실리콘막간의 틈(109)을 메우도록 형성되는 부분은, 제1 시드 기판(104)의 제1 단결정 실리콘막간의 틈(109)과 겹치는 부분을 시드로 삼아서 형성된다.
이 때 시드가 되는 제1 단결정 실리콘막(111) 및 제1 시드 기판(104) 위에 산화막(예를 들면 산화 실리콘막) 등의 불순물이 형성되어 있으면, 양질의 제2 단결정 실리콘막(112)의 형성이 저지될 가능성이 있기 때문에, 미리 제거해 두는 것이 바람직하다.
여기에서, 제1 단결정 실리콘막(111) 및 제2 단결정 실리콘막(112)을 포함한 막을 제3 단결정 실리콘막(113)이라고 부르는 것으로 한다. 제3 단결정 실리콘막(113)에 있어서, 제2 단결정 실리콘막(112)은, 제1 단결정 실리콘막(111)과 겹치는 위치뿐만 아니라, 겹치지 않는 위치에도 형성되기 때문에, 전체적으로 제3 단결정 실리콘막(113)의 표면에 요철을 가지고 있다. 따라서, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)에 의해, 표면을 연마하여, 제3 단결정 실리콘막(113)의 표면을 평탄화한다(도 3d).
이 때 제3 단결정 실리콘막(113)의 표면을 평탄화할 때, 제1 단결정 실리콘막(111) 상의 제2 단결정 실리콘막(112)이 완전히 없어질 때까지 표면의 연마를 행해도 되지만, 표면의 평탄성을 확보할 수 있으면 제2 단결정 실리콘막(112)이 남아 있어도 된다. 또한 경우에 따라서는, 제1 단결정 실리콘막(111)의 일부까지 연마해도 좋다.
이상에 의해, 1매의 실리콘 웨이퍼 사이즈를 훨씬 초과하는 대면적의 단결정 반도체막인 제3 단결정 실리콘막(113)을 얻을 수 있다.
다음에 도 4a에 나타낸 바와 같이 제3 단결정 실리콘막(113)에, 전계에서 가속된 이온(114)을 소정의 깊이(∼수μm)에 주입해서 제2 분리층(115)을 형성한다. 제2 분리층(115)은, 앞서 설명한 제1 분리층(107)과 마찬가지 방법에 의해 형성할 수 있으므로 설명은 생략한다.
다음에 제3 단결정 실리콘막(113)의 이온(114)이 주입된 면을 절연 표면을 가지는 기판으로서 유리 기판(116) 위에 겹쳐서 접합시킨다(도 4b). 이 접합은 반데르발스 힘이 작용하고 있어, 제3 단결정 실리콘막(113)과 유리 기판(116)을 압접 시킴으로써 수소결합에 의해 강고한 접합을 행하는 것이 가능하다. 압접시킬 때의 가압은, 제3 단결정 실리콘막(113)과 유리 기판(116)의 내압성을 고려해서 접합면에 수직인 방향에 압력이 가해지도록 행한다. 또한 여기에서 사용하는 절연 표면을 가지는 기판으로서는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판이나 석영유리와 같은 반도체기판 외에도, 플라스틱 기판 등을 적용할 수 있다.
이 때 본 실시예 1에 있어서는, 단결정 반도체막인 제3 단결정 실리콘막(113)과 유리 기판을 직접 접합하는 예를 게시했지만, 제3 단결정 실리콘막(113) 위에, 유리 기판과의 접합을 강화하기 위한 새로운 층이나, 후에 박막 트랜지스터의 활성층의 하지막이 되는 절연막(예를 들면 산화 실리콘막이나 질화 실리콘막 등)을 형성해도 좋다.
다음에 제3 단결정 실리콘막(113)과 유리 기판(116)을 접합시킨 상태에서 열처리를 행하고, 제3 단결정 실리콘막(113) 내에 형성된 제2 분리층(115)을 벽개면으로 삼아서 고정 기판(102) 및 제1 시드 기판(104)을 박리한다(도 4c). 열처리로서는, 예를 들면 200도로 2시간 열처리한 후, 650도로 2시간 열처리를 행한다.
이에 따라 유리 기판(116) 위에 제3 단결정 실리콘막(113)의 일부이며, 수μｍ 이하의 막 두께를 가지는 제4 단결정 실리콘막(117)을 형성할 수 있다. 이 때, 제4 단결정 실리콘막(117)의 표면에는, 부분적으로 보이드라 불리는 제2 분리층(115)의 일부가 존재하므로, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ) 등에 의해 연마하여, 평탄화시켜 두는 것이 바람직하다. 또한 여기에서 형성된 제4 단결정 실리콘막(117)은, 한 장의 실리콘 웨이퍼를 사용해서 형성되는 ＳＯＩ막보다도 대면적화를 꾀할 수 있고, 게다가 복수의 실리콘 웨이퍼를 사용해서 형성되는 ＳＯＩ막에 존재하는 틈을 형성하는 않고 형성할 수 있다.
한편, 박리한 제3 단결정 실리콘막(113) 표면을 평탄화한 후, 전술한 공정을 반복함으로써, 또 다른 절연 표면을 가지는 기판 위에 단결정 실리콘막을 다시 형성할 수 있다. 따라서 제3 단결정 실리콘막(113)은 재사용할 수 있다.
(실시예 2)
본 실시예 2에서는, 본 발명에 따른 ＳＯＩ기판의 제조 방법을 도 5∼도 6을 사용하여 설명한다.
실시예 1과 마찬가지로 단결정 반도체의 잉곳(ingot)으로부터 동일한 막 두께로 절단해서 제조된 실리콘 웨이퍼(201)를 복수 매 준비하고, 각각의 실리콘 웨이퍼(201) 위에 접합막(202)을 형성한다. 이 때 접합막(202)으로서는, 평탄성이 우수한 산화 실리콘막이 적합하다. 특히 유기 실란 가스를 사용해서 화학적 기상성장법에 의해 제조되는 산화 실리콘막이 바람직하다. 또한 유기 실란 가스로서는, 규산 에틸, 테트라메틸 실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시 실란, 트리스디메틸아미노실란등의 실리콘 함유 화합물 가스를 사용할 수 있다.
다음에 접합막(202)이 형성된 복수의 실리콘 웨이퍼(201)를 평면 위에 빈틈없이 깔고, 고정 기판(203)으로 한다(도 5a). 본 실시예 2에 있어서도, 한 변이 5 인치인 정방형상의 실리콘 웨이퍼(201)를 9매 배열하고, 고정 기판(203)으로 한다. 이 때, 고정 기판(203)을 형성할 때의 실리콘 웨이퍼의 매수는 9매에 한정되지 않고, 적절히 늘려도 좋고, 줄여도 좋다. 또한 고정 기판(203)을 형성할 때의 실리콘 웨이퍼의 형상은, 정방형에 한정되지 않고, 원형이어도 되고 장방형이어도 된다. 또한, 고정 기판(203)에 사용하는 재료로서는, 실리콘 웨이퍼에 한정되지 않고, 다음에 형성되는 제1 시드 기판을 고정할 수 있고, 후의 공정에 있어서의 열처리 온도를 견딜 수 있는 재료이면 공지의 재료를 사용할 수 있다.
또한 실리콘 웨이퍼(201)를 빈틈없이 깔아서 얻어지는 고정 기판(203) 위에는, 각 실리콘 웨이퍼(201) 위에 형성되어 있는 접합막(202)으로 구성되는 접합층(204)을 가지고 있다.
다음에 실시예 1과 마찬가지로, 고정 기판(203) 위에 16매의 실리콘 웨이퍼(205)를 빈틈없이 깔고, 제1 시드 기판(206)으로 한다. 이 때, 제1 시드 기판(206)을 구성하는 실리콘 웨이퍼(205)의 중심이, 고정 기판(203)을 구성하는 실리콘 웨이퍼(201)의 모서리(소위 격자점) 위에 있도록 배치한다. 이 때 본 실시예 2에서는, 고정 기판(203)과 제1 시드 기판(206)과의 사이에 접합층(204)이 형성되어 있기 때문에, 고정 기판(203)과 제1 시드 기판(206)은, 보다 견고하게 접합된다. 또한 고정 기판(203)과 제1 시드 기판(206)과의 접합 강도를 보다 강화하기 위해서, 열처리나 가압 처리를 실시해도 좋다. 이상에 의해, 고정 기판(203)과 제1 시드 기판(206)이 접합되어, 마치 한 장의 대형 실리콘 웨이퍼로서 취급할 수 있게 된다.
다음에 실시예 1과 마찬가지로 전계에서 가속된 이온을 소정의 깊이(∼수μm)에 주입해서 제1 분리층(207)이 형성된 새로운 실리콘 웨이퍼(208)를 9매 준비하고, 도 5b에 나타낸 바와 같이 제1 시드 기판(206) 위에 9매의 제1 분리층(207)을 가지는 실리콘 웨이퍼(208)를 이온이 주입된 면과 접하도록 빈틈없이 깔고, 제2 시드 기판(209)으로 한다(도 5b). 이 때, 제1 시드 기판(206)과 제2 시드 기판(209)은, 견고하게 접합된다. 이 접합은 반데르발스 힘이 작용하고 있어, 제1 시드 기판(206)과 제2 시드 기판(209)을 압접시킴으로써 수소결합에 의해 강고한 접합을 행하는 것이 가능하다. 압접시킬 때의 가압은, 제1 시드 기판(206)과 제2 시드 기판(209)의 내압성을 고려해서 접합면에 수직인 방향에 압력이 가해지도록 행한다. 이 때 실리콘 웨이퍼(208)의 표면에 산화막 등의 불순물이 부착되어 있을 경우에는, 접합 강도의 저하를 초래할 가능성이 있기 때문에, 접합 전에 제거해 두는 것이 바람직하다.
다음에 고정 기판(203), 제1 시드 기판(206), 및 제2 시드 기판(209)이 적층 된 상태 그대로 열처리를 행한다. 이에 따라 제2 시드 기판(209) 내에 형성되어 있는 제1 분리층(207)을 벽개면으로 삼아서 제2 시드 기판(209)이 박리되어, 제1 시드 기판(206) 위에 제2 시드 기판(209)의 일부이며, 수μｍ 이하의 막 두께를 가지는 제1 단결정 실리콘막(210)이 형성된다(도 5c). 이 때, 제1 단결정 실리콘막(210)의 표면에는, 부분적으로 보이드라 불리는 제1 분리층(207)의 일부가 존재하므로, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ) 등에 의해 연마하여, 평탄화시켜 두는 것이 바람직하다.
본 실시예 2의 경우도 실시예 1에 나타낸 것과 마찬가지로, 실리콘 웨이퍼를 빈틈없이 깔아서 형성되는 제2 시드 기판(209)에 있어서, 인접하는 실리콘 웨이퍼 간은 어느 정도 틈이 존재해버리기 때문에, 제1 시드 기판(206) 위에 형성되는 제1 단결정 실리콘막(210)도 인접하는 제1 단결정 실리콘막과 같은 틈을 가지고 형성된다. 따라서, 본 실시예 2에 있어서도 에피택셜 성장법에 의해, 제1 시드 기판(206) 상의 제1 단결정 실리콘막 간의 틈, 및 제1 단결정 실리콘막(210) 위에 막을 형성한다.
실시예 1에 있어서는, 기상 에피택셜 성장법에 의해, 제2 단결정 실리콘막을 형성하는 예를 게시했지만, 본 실시예 2에 있어서는, 고상 에피택셜 성장법에 의해, 비정질 실리콘막을 형성하는 예를 게시한다.
고상 에피택셜 성장법이란, 단결정 기판 위에 비정질막을 형성한 후, 열처리를 함으로써, 비정질에서 단결정으로 전환하는 방법이다. 이것은, 비정질막이 단결정 기판을 시드로 삼아서, 고상반응에 의해 결정화가 진행하기 때문이다.
본 실시예 2에서는, ＣＶＤ법에 의해, 시드가 되는 제1 단결정 실리콘막(210) 및 제1 시드 기판(206) 위에 비정질 실리콘막(212)을 형성한다. 이 때, 비정질 실리콘막(212)과 제1 단결정 실리콘막(210) 및 제1 시드 기판(206)과의 계면에, 산화막(예를 들면 산화 실리콘막) 등의 불순물이 형성되어 있으면, 양질의 에피택셜 성장막의 형성이 저지될 가능성이 있기 때문에, 미리 제거해 두는 것이 바람직하다. 도 5d에는, 도 5c의 영역(211)에 있어서, 제1 단결정 실리콘막(210)의 표면을 ＣＭＰ에 의해 연마한 후, 비정질 실리콘막(212)을 형성했을 경우의 확대도 를 나타낸다.
다음에 제1 단결정 실리콘막(210) 및 제1 시드 기판(206)에 접해서 형성되는 비정질 실리콘막(212)에 열처리를 실행한다. 열처리에 의해, 시드가 되는 제1 단결정 실리콘막(210) 및 제1 시드 기판(206)과 비정질 실리콘막(212)이 고상반응을 일으키고, 비정질 실리콘막(212)이 비정질 상태에서 단결정으로 전환되어, 제2 단결정 실리콘막(213)이 된다.
여기에서, 제1 단결정 실리콘막(210) 및 제2 단결정 실리콘막(213)을 포함한 막을 제3 단결정 실리콘막(214)이라고 부르는 것으로 한다. 제3 단결정 실리콘막(214)에 있어서, 제2 단결정 실리콘막(213)은, 제1 단결정 실리콘막(210)과 겹치는 위치뿐만 아니라, 겹치지 않는 위치에도 형성되기 때문에, 전체적으로 제3 단결정 실리콘막(214)의 표면에 요철을 가지고 있다. 따라서, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)에 의해, 표면을 연마하여, 제3 단결정 실리콘막(214)의 표면을 평탄화한다(도 6a).
이 때, 제3 단결정 실리콘막(214)의 표면을 평탄화할 때, 제1 단결정 실리콘막(210) 상의 제2 단결정 실리콘막(213)이 완전히 없어질 때까지 표면의 연마를 행해도 되지만, 표면의 평탄성을 확보할 수 있으면 제2 단결정 실리콘막(213)이 남아 있어도 된다. 또한 경우에 따라서는, 제1 단결정 실리콘막(210)의 일부까지 연마해도 좋다.
이상에 의해, 1매의 실리콘 웨이퍼 사이즈를 훨씬 초과하는 대면적의 단결정 반도체막인 제3 단결정 실리콘막(214)을 얻을 수 있다.
또한 상기 제3 단결정 실리콘막(214) 위에, 후에 접합하는 유리 기판과의 접합 강도를 강화하기 위한 접합층이나, 후에 박막 트랜지스터의 활성층의 하지막이 되는 산화 실리콘막이나 질소 실리콘막 등의 절연막을 형성해도 좋다. 이 때, 접합층을 형성할 경우에는, 본 실시예 2에 있어서 설명한 접합막(202)을 형성하는 방법을 사용할 수 있다.
다음에 도 6b에 나타낸 바와 같이 제3 단결정 실리콘막(214)에, 전계에서 가속된 이온(215)을 소정의 깊이(∼수μm)에 주입해서 제2 분리층(216)을 형성한다. 제2 분리층(216)은, 실시예 1에서 설명한 제1 분리층(107)과 같은 방법에 의해 형성할 수 있으므로 설명은 생략한다.
다음에 제3 단결정 실리콘막(214)의 이온(215)이 주입된 면에 절연 표면을 가지는 기판으로서 유리 기판(217)을 겹쳐서 접합시킨다(도 6c). 이 접합은 반데르발스 힘이 작용하고 있어, 제3 단결정 실리콘막(214)과 유리 기판(217)을 압접시킴으로써 수소결합에 의해 강고한 접합을 행하는 것이 가능하다. 압접시킬 때의 가압은, 제3 단결정 실리콘막(214)과 유리 기판(217)의 내압성을 고려해서 접합면에 수직인 방향에 압력이 가해지도록 행한다. 또한 여기에서 사용하는 절연 표면을 가지는 기판으로서는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판이나 석영유리와 같은 반도체기판 외에도, 플라스틱 기판 등을 적용할 수 있다.
한편, 본 실시예 2에 있어서는, 단결정 반도체막인 제3 단결정 실리콘막(214)과 유리 기판을 직접 접합하는 예를 게시했지만, 제3 단결정 실리콘막(214) 위에, 유리 기판과의 접합을 강화하기 위한 새로운 층이나, 후에 박막 트랜지스터의 활성층의 하지막이 되는 절연막(예를 들면 산화 실리콘막이나 질화 실리콘막 등)을 형성해도 좋다.
다음에 제3 단결정 실리콘막(214)과 유리 기판(217)을 접합시킨 상태에서 열처리를 행하고, 제3 단결정 실리콘막(214) 내에 형성된 제2 분리층(216)을 벽개면으로 삼아서 고정 기판(203) 및 제1 시드 기판(206)을 박리한다(도 6d). 열처리로서는, 예를 들면 200도로 2시간 열처리한 후, 650도로 2시간 열처리를 행한다.
이에 따라 유리 기판(217) 위에 제3 단결정 실리콘막(214)의 일부이며, 수μｍ 이하의 막 두께를 가지는 제4 단결정 실리콘막(218)을 형성할 수 있다. 이 때, 제4 단결정 실리콘막(218)의 표면에는, 부분적으로 보이드라 불리는 제2 분리층(216)의 일부가 존재하므로, 화학적 기계 연마(ＣＭＰ:Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ) 등에 의해 연마하여, 평탄화시켜 두는 것이 바람직하다. 또한 여기에서 형성된 제4 단결정 실리콘막(218)은, 한 장의 실리콘 웨이퍼를 사용해서 형성되는 ＳＯＩ막보다도 대면적화를 꾀할 수 있고, 게다가 복수의 실리콘 웨이퍼를 사용해서 형성되는 ＳＯＩ막에 존재하는 틈을 형성하지 않고 형성할 수 있다.
(실시예 3)
본 실시예 3에서는, 실시예 1이나 실시예 2에서 설명한 ＳＯＩ기판을 사용해서 제조되는 본 발명의 반도체장치의 제조 방법에 대해서 도 7∼도 9를 사용하여 설명한다.
우선, 실시예 1이나 실시예 2에 나타내는 방법에 의해 기판(701) 위에 형성된 단결정 반도체막을 에칭해서 반도체소자의 배치에 맞춰서 소자 분리하고, 반도체막(702)을 형성한다. 이 때 기판(701)은, 절연 표면을 가지는 기판 혹은 절연 기판이며, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판이나 석영유리와 같은 반도체기판 외에도, 플라스틱 기판 등을 적용할 수 있다.
또한 여기에서는 도시하지 않았지만, 기판(701) 위에는, 하지막으로서 기능하는 절연막을 형성해도 좋다. 이 절연막은, 후의 공정에서 기판(701) 위에 형성되는 반도체막(702)에 기판(701)으로부터 알칼리 금속 등의 불순물이 확산해서 오염되는 것을 막는 데에 효과적이다.
절연막을 형성할 경우에는, ＣＶＤ법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산소와 질소를 함유한 실리콘(산질화 실리콘) 등의 절연재료를 사용해서 형성한다. 예를 들면 절연막을 2구조로 할 경우, 제1층째의 절연막으로서 산질화 실리콘막을 형성하고, 제2층째의 절연막으로서 산질화 실리콘막을 형성하면 좋다. 또한 제1층째의 절연막으로서 질화 실리콘막을 형성하고, 제2층째의 절연막으로서 산화 실리콘막을 형성해도 좋다.
다음에 반도체막(702) 위에 게이트 절연막(703)을 형성한다. 게이트 절연막(703)은 5ｎｍ 이상 50ｎｍ 이하의 두께로 형성한다. 이 때, 게이트 절연막(703)은, 산화 실리콘막 혹은 산화 질화 실리콘막으로 형성하는 것이 바람직하다.
여기에서는, 기상성장법에 의해 게이트 절연막(703)을 형성한다. 이 때, 450 도 이하의 온도로 양질의 게이트 절연막(703)을 형성할 경우에는 플라스마CVD법을 적용하는 것이 바람직하다. 특히 마이크로파 플라스마CVD법에 의한 것으로서, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하이며, 전자온도가 0.2ｅＶ 이상 2.0ｅＶ 이하(더 바람직하게는 0.5ｅＶ 이상 1.5ｅＶ 이하) 정도인 것을 사용하는 것이 바람직하다. 전자밀도가 높고, 전자온도가 낮고, 활성종의 운동에너지가 낮은 플라즈마를 이용하면 플라즈마 데미지가 적어 결함이 적은 막을 형성할 수 있다.
게이트 절연막(703)을 형성한 후, 게이트 전극(704, 705)을 형성한다. 게이트 전극(704, 705)의 형성에 사용하는 재료로서는, 예를 들면 Ａｇ, Ａｕ, Ｃｕ, Ｎｉ, Ｐｔ, Ｐｄ, Ｉｒ, Ｒｈ, W, Ａｌ, Ｔａ, Ｍｏ, Ｃｄ, Ｚｎ, Ｆｅ, Ｔｉ, Ｓｉ, Ｇｅ, Ｚｒ, Ｂａ, Ｎｄ 등의 금속 원소, 또는 상기 금속 원소를 주성분으로 하는 합금재료, 상기 금속 원소를 포함한 금속질화물 등의 화합물재료 또는, 이것들을 복수 개 사용한 재료를 사용할 수 있다.
다음에 레지스트(706)를 형성해서 ｎ형 불순물(707)을 주입함으로써, 제1 불순물영역(708)을 형성한다(도 7b). 또한, 레지스트(706)를 제거한 후, 레지스트(709)를 형성해서 ｐ형 불순물(710)을 주입함으로써, 제2 불순물영역(711)을 형성한다(도 7c).
여기에서, 형성되는 제1 불순물영역(708)은, ｎ형 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다. ｎ형 불순물(707)로서는, 인 혹은 비소를 사용할 수 있고, 피크 농도로 1×1018∼1×1020ａｔｏｍｓ/ｃｍ3로 첨가함으로써 형성된다. 또한 제2 불순물영역(711)은, ｐ형 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다. ｐ형 불순물(710)로서는, 붕소, 알루미늄, 갈륨 등을 사용할 수 있고, 피크 농도로 1×1018∼1×1020ａｔｏｍｓ/ｃｍ3로 첨가함으로써 형성된다.
다음에 사이드 월 절연층(712)을 형성한다(도 7d). 다음에 레지스트(713)를 형성해서 ｎ형 불순물(714)을 주입함으로써, 제3 불순물영역(715)을 형성한다(도 8a). ｎ형 불순물(714)로서는, 인 혹은 비소를 사용할 수 있고, 피크 농도로 1×1019∼1×1020ａｔｏｍｓ/ｃｍ3로 첨가함으로써 형성된다. 또한, 레지스트(713)를 제거한 후, 레지스트(716)를 형성해서 ｐ형 불순물(717)을 주입함으로써, 제4 불순물영역(718)을 형성한다(도 8b). ｐ형 불순물(717)로서는, 붕소, 알루미늄, 갈륨 등을 사용할 수 있고, 피크 농도로 1×1019∼5×1021ａｔｏｍｓ/ｃｍ3로 첨가함으로써 형성된다.
레지스트(716)를 제거한 후, 보호막(719)을 형성한다. 보호막(719)에는, 질화 실리콘막 또는 질화산화 실리콘막을 사용할 수 있다. 보호막(719) 위에는, 층간 절연막(720)을 형성한다. 층간 절연막(720)에는, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 질화산화 실리콘 등의 무기절연막 외에도, ＢＰＳＧ(Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ)막이나 폴리이미드로 대표되는 유기수지막을 사용할 수 있다. 또한, 층간 절연막(720)에는 콘택홀(721)을 형성한다(도 8c).
다음에 배선의 형성에 관하여 설명한다. 도 8d에 나타낸 바와 같이, 콘택 홀(721)에는 콘택 플러그(722)를 형성한다. 콘택 플러그(722)는, ＷＦ6가스와 ＳｉＨ4가스로부터 화학기상성장법으로 텅스텐 실리사이드를 형성하고, 콘택홀(721)에 매립함으로써 형성된다. 또한 ＷＦ6을 수소 환원해서 텅스텐을 형성해서 콘택홀(721)에 매립해도 좋다. 그 후에 콘택 플러그(722)에 맞춰서 배선(723)을 형성한다. 배선(723)은 알루미늄 혹은 알루미늄합금으로 형성하고, 상층과 하층에는 배리어메탈로서 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성한다. 또한 그 상층에 층간 절연막(724)을 형성한다. 배선은 적절히 설치하면 되고, 이 상층에 배선층을 더 형성해서 다층 배선화해도 좋다. 그 경우에는 다마신 프로세스를 적용해도 좋다.
또한 도 9에는 층간 절연막(724) 위에 상층 배선을 형성하여, 다층 배선화하는 형태를 나타낸다. 배선(723)의 상층에 질화 실리콘막으로 패시베이션 막(725)을 형성하고, 층간 절연막(724)을 설치한다. 또한 패시베이션 막(726) 및 배선간 절연막(727)을 형성한다. 상층 배선은, 예를 들면 다마신 혹은 듀얼 다마신에 의해 형성할 수 있다. 배리어메탈(728)은 탄탈 혹은 질화 탄탈으로 형성한다. 구리 배선(729)은 도금법으로 형성하고, 화학적 기계 연마(ＣＭＰ)법에 의해 배선간 절연막(727)에 매립한다. 그 상층에는 질화 실리콘으로 패시베이션 막(730)을 형성한다. 배선의 적층수는 임의이며, 적절히 선택하면 된다.
이상에 의해, 대면적화된 단결정 반도체막을 가지는 ＳＯＩ기판을 사용해서 박막 트랜지스터를 제조할 수 있다.
이 때 본 실시예 3에 있어서는, 실시예 1, 2에 나타낸 구성을 적절히 조합해 서 사용할 수 있는 것으로 한다.
본 실시예 3에 관련되는 박막 트랜지스터는, 실시예 1이나 실시예 2에 나타낸 방법에 의해 형성되는 대면적의 단결정 반도체막을 사용해서 형성되고, 결정 방위가 일정한 단결정 반도체막(제3 단결정 반도체막)에 의해 형성되어 있기 때문에, 균일하고 고성능의 박막 트랜지스터를 얻을 수 있다. 즉, 임계값전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성값의 불균일성을 억제하여, 고이동화 등의 고성능화를 달성할 수 있다.
(실시예 4)
본 실시예 4에서는, 실시예 1이나 2에서 나타낸 본 발명의 ＳＯＩ기판을 사용해서 형성되는 반도체장치의 일례로서, 마이크로프로세서에 대해서 도 10을 사용하여 설명한다.
마이크로프로세서(1000)는, 연산 회로(1001)(Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ;ＡＬＵ라고도 한다.), 연산 회로 제어부(1002)(ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ), 명령 해석부(1003)(Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ), 인터럽트 제어부(1004)(Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ), 타이밍 제어부(1005)(Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ), 레지스터(1006)(Ｒｅｇｉｓｔｅｒ), 레지스터 제어부(1007)(Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ), 버스 인터페이스(1008)(Ｂｕｓ I/F), 읽기 전용 메모리(1009), 및 메모리 인터페이스(1010)(ＲＯＭ I/F)를 가지고 있다.
버스 인터페이스(1008)를 통해 마이크로프로세서에 입력된 명령은 명령 해석 부(1003)에 입력되어, 디코드 된 후에 연산 회로 제어부(1002), 인터럽트 제어부(1004), 레지스터 제어부(1007), 타이밍 제어부(1005)에 입력된다. 연산 회로 제어부(1002), 인터럽트 제어부(1004), 레지스터 제어부(1007), 타이밍 제어부(1005)은, 디코드 된 명령에 근거해서 각종 제어를 행한다.
구체적으로 연산 회로 제어부(1002)는, 연산 회로(1001)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트 제어부(1004)는, 마이크로프로세서의 프로그램 실행 중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단해서 처리한다. 레지스터 제어부(1007)는, 레지스터(1006)의 어드레스를 생성하고, 마이크로프로세서의 상태에 따라 레지스터(1006)의 판독이나 기록을 행한다. 타이밍 제어부(1005)는, 연산 회로(1001), 연산 회로 제어부(1002), 명령 해석부(1003), 인터럽트 제어부(1004), 레지스터 제어부(1007)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(1005)는, 기준 클록 신호 ＣＬＫ1을 바탕으로, 내부 클록 신호 ＣＬＫ2를 생성하는 내부 클록 생성부를 구비하고, 클록 신호 ＣＬＫ2를 상기 각종 회로에 공급한다. 이 때 도 10에 나타내는 마이크로프로세서는, 그 구성을 간략화해서 나타낸 일례에 지나지 않고, 실제로는 그 용도에 따라 다종 다양한 구성을 구비할 수 있다.
한편, 본 실시예 4에 있어서는, 실시예 1∼3에 나타낸 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
본 실시예 4에 관련되는 마이크로프로세서(200)는, 실시예 1이나 실시예 2에 나타낸 방법에 의해 형성되는 대면적의 단결정 반도체막을 사용해서 형성되고, 결 정 방위가 일정한 단결정 반도체막(제3 단결정 반도체막)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 꾀할 수 있다.
(실시예 5)
본 실시예 5에서는, 실시예 1이나 2에서 나타낸 본 발명의 ＳＯＩ기판을 사용해서 형성되는 반도체장치의 일례로서, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 갖춘 반도체장치에 관하여 설명한다.
도 11은 무선통신에 의해 외부장치와 신호의 송수신을 행해서 동작하는 컴퓨터(이하, 「ＲＦＣＰＵ」라고 한다)의 일례를 게시한다. ＲＦＣＰＵ(1111)는, 아날로그 회로부(1112)와 디지털 회로부(1113)를 가지고 있다. 아날로그 회로부(1112)로서, 공진 용량을 가지는 공진회로(1114), 정류회로(1115), 정전압회로(1116), 리셋 회로(1117), 발진회로(1118), 복조 회로(1119)와, 변조 회로(1120)를 가지고 있다. 디지털 회로부(1113)는, ＲＦ인터페이스(1121), 제어 레지스터(1122), 클록 콘트롤러(1123), ＣＰＵ인터페이스(1124), 중앙처리 유닛(ＣＰＵ)(1125), 랜덤 액세스 메모리(ＲＡＭ)(1126), 읽기 전용 메모리(ＲＯＭ)(1127)를 가지고 있다.
이러한 구성의 ＲＦＣＰＵ(1111)의 동작은 아래와 같다. 안테나(1128)가 수신한 신호는 공진회로(1114)에 의해 유도기전력을 발생한다. 유도기전력은 정류회로(1115)를 거쳐 용량부(1129)에 충전된다. 이 용량부(1129)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(1129)는 ＲＦＣＰＵ(1111)과 일체로 형성되어 있을 필요는 없고, 다른 부품으로서 ＲＦＣＰＵ(1111)를 구성하는 절연 표면을 가지는 기판에 부착되어 있으면 된다.
리셋 회로(1117)는, 디지털 회로부(1113)를 리셋해서 초기화하는 신호를 생성한다. 예를 들면 전원전압의 상승에 지연해서 상승하는 신호를 리셋 신호로서 생성한다. 발진회로(1118)는 정전압회로(1116)에 의해 생성되는 제어신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 로 패스 필터에서 형성되는 복조 회로(1119)는, 예를 들면 진폭변조(ＡＳＫ) 방식의 수신 신호의 진폭의 변동을 이치화한다. 변조 회로(1120)는, 송신 데이터를 진폭변조(ＡＳＫ) 방식의 송신 신호의 진폭을 변동시켜서 송신한다. 변조 회로(1120)는, 공진회로(1114)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시키고 있다. 클록 콘트롤러(1123)는, 전원전압 또는 중앙처리 유닛(1125)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원관리 회로(1130)가 행하고 있다.
안테나(1128)로부터 ＲＦＣＰＵ(1111)에 입력된 신호는 복조 회로(1119)에서 복조된 후, ＲＦ인터페이스(1121)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(1122)에 저장된다. 제어 커맨드에는, 읽기 전용 메모리(1127)에 기억되어 있는 데이터의 판독, RAM(1126)에의 데이터의 기록, 중앙처리 유닛(1125)에의 연산 명령 등이 포함되어 있다. 중앙처리 유닛(1125)은, ＣＰＵ인터페이스(1124)를 통해 읽기 전용 메모리(1127), RAM(1126), 제어 레지스터(1122)에 액세스한다. ＣＰＵ인터페이스(1124)는, 중앙처리 유닛(1125)이 요구하는 어드레스로부터, 읽기 전용 메모리(1127), RAM(1126), 제어 레지스터(1122) 중 어느 것인가에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙처리 유닛(1125)의 연산방식은, 읽기 전용 메모리(1127)에 ＯＳ(오퍼레이팅 시스템)를 기억시켜 두고, 기동과 함께 프로그램을 판독해서 실행하는 방식을 채용할 수 있다. 또한 전용 회로에서 연산 회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로에서 일부의 처리를 행하고, 나머지 연산을 프로그램을 사용해서 중앙처리 유닛(1125)이 실행하는 방식을 적용할 수 있다.
이 때 본 실시예 5에서는, 실시예 1∼4에 나타낸 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
본 실시예 5에 관련되는 ＲＦＣＰＵ는, 실시예 1이나 실시예 2에 나타낸 방법에 의해 형성되는 대면적의 단결정 반도체막을 사용해서 형성되고, 결정 방위가 일정한 단결정 반도체막(제3 단결정 반도체막)에 의해 집적회로가 형성되므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 꾀할 수 있다. 그것에 의해, 전력을 공급하는 용량부(1129)를 소형화해도 장시간의 동작을 보증할 수 있다. 도 11에서는 ＲＦＣＰＵ의 형태에 대해서 나타내지만, 통신기능, 연산 처리 기능, 메모리 기능을 갖춘 것이면, ＩＣ태그와 같은 것이어도 된다.
(실시예 6)
본 실시예 6에서는, 본 발명의 ＳＯＩ기판에 사용하는 절연 표면을 가지는 기판으로서, 대형의 유리 기판을 사용할 경우의 구성, 및 ＳＯＩ기판을 사용해서 제조되는 표시장치의 일례로서 액정표시장치 및 발광 장치에 관하여 설명한다.
도 12에 나타내는 기판(1201)은, 표시 패널을 제조할 때에 머더 유리라 불리 는 대형의 유리 기판이며, 기판(1201) 위에 복수의 표시 패널(1202)이 형성된다. 즉, 본 발명에 의해 형성되는 대면적의 단결정 반도체막은, 대형의 표시부를 가지는 반도체장치를 형성할 경우에만 한정되지 않고, 이들 표시 패널을 복수 양산할 경우에도 사용할 수 있다. 이 때, 머더 유리 위에 형성된 복수의 표시 패널(1202)은, 각 표시 패널(1202)마다 꺼내진다. 이들 표시 패널(1202)에는, 주사선 구동회로 영역(1205), 신호선 구동회로 영역(1206), 화소 형성 영역(1207)이 형성되어 있다.
다음에 액정표시장치에 대해서 도 13을 사용하여 설명한다. 도 13a는 액정표시장치의 화소의 평면도이며, 대면적의 단결정 반도체막을 소자 분리해서 이루어진 반도체막(1309)에 주사선(1310)이 교차하고, 신호선(1312), 화소전극(1313)이 접속하는 화소를 나타낸다. 이 때 도 13b는 J-K 절단선에 의한 도 13a의 단면도다.
도 13b에 있어서, 기판(1301) 위에 반도체막(1309), 게이트 절연막(1314), 게이트 전극(1315)이 적층되어 형성된 부분이 있고, 화소 트랜지스터(1316)는 그러한 영역을 포함해서 구성되어 있다.
또한 층간 절연막(1317) 위에는, 신호선(1312), 화소전극(1313) 및 전극(1318)이 설치된다. 층간 절연막(1317) 위에는, 주상(柱狀) 스페이서(1319)가 형성되고, 신호선(1312), 화소전극(1313), 전극(1318) 및 주상 스페이서(1319)를 덮어서 배향막(1320)이 형성되어 있다. 대향기판(1321)에는, 대향전극(1322), 대향전극을 덮는 배향막(1323)이 형성되어 있다. 주상 스페이서(1319)는, 기판(1301)과 대향기판(1321)과의 간격을 유지하기 위해서 형성된다. 주상 스페이서(1319)에 의 해 형성되는 공극에 액정층(1324)이 형성되어 있다. 이 때 반도체막(1309)과 신호선(1312) 및 전극(1318)과의 접속부는, 콘택홀의 형성에 의해 층간 절연막(1317)에 단차가 생기므로, 거기를 채우도록 주상 스페이서(1319)가 설치된다. 이에 따라 단차에 의한 액정층(1324)의 액정의 배향의 혼란을 막을 수 있다.
다음에 발광 장치에 대해서, 도 14를 사용하여 설명한다. 도 14a은 발광 장치의 화소의 평면도이며, 신호선(1432)에 접속하는 선택용 트랜지스터(1401)와, 전류공급선(1402)에 접속하는 표시 제어용 트랜지스터(1403)를 가지고 있다. 발광 장치는, 한 쌍의 전극 간에 일렉트로루미네선스 재료를 포함해서 형성되는 층(ＥＬ층)을 끼워서 이루어진 발광소자가 각 화소에 설치되는 구성으로 되어 있다. 발광소자를 구성하는 한쪽의 전극이 화소전극(1433)이며, 화소전극(1433)은 표시 제어용 트랜지스터(1403)에 접속되어 있다. 도 14b는 이러한 화소의 주요부를 나타내는 단면도다.
도 14b에 있어서, 기판(1421) 위에 반도체막(1429), 게이트 절연막(1434), 게이트 전극(1435)이 적층되어 형성된 부분이 있고, 선택용 트랜지스터(1401) 및 표시 제어용 트랜지스터(1403)는 그러한 영역을 포함해서 구성되어 있다.
또한 표시 제어용 트랜지스터(1403)의 게이트 전극(1435)을 덮어서, 층간 절연막(1437)이 형성되어 있다. 층간 절연막(1437) 위에, 신호선(1432), 전류공급선(1402), 전극(1409, 1410) 등이 형성되어 있다. 또한 층간 절연막(1437) 위에는, 전극(1410)에 전기적으로 접속되어 있는 화소전극(1433)이 형성되어 있다. 화소전극(1433)은 주변부가 절연성의 분리벽층(1404)으로 둘러싸여 있다. 화소전극(1433) 위에는 ＥＬ층(1405)이 형성되어 있다. ＥＬ층(1405) 위에는 대향전극(1406)이 형성되어 있다. 화소부에는 밀봉수지(1407)가 충전되고, 보강판으로서 대향기판(1408)이 설치된다.
본 실시예 6에 관련되는 표시장치(액정표시장치, 발광 장치)는, 도 13이나 도 14에 나타낸 화소를 매트릭스 모양으로 배열시켜서 표시 화면을 구성한다. 이 경우, 화소의 트랜지스터의 채널부가 실시예 1이나 실시예 2에 나타낸 방법에 의해 형성되는 대면적의 단결정 반도체막을 사용해서 형성되어 있고, 결정 방위가 일정한 단결정 반도체막(제3 단결정 반도체막)으로 형성되어 있기 때문에, 각 트랜지스터 간에서의 특성 편차를 억제할 수 있다. 또한, 단결정 반도체막으로 형성되는 트랜지스터는, 아모포스 실리콘 트랜지스터보다도 전류구동능력 등 모든 동작 특성이 뛰어나므로, 트랜지스터의 사이즈를 소형화할 수 있으므로, 표시 패널에 있어서의 화소부의 개구율을 향상시킬 수 있다. 따라서, 고화질 표시를 행할 수 있다.
이 때 본 실시예 6에 있어서는, 실시예 1∼5에 나타낸 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시예 7)
본 실시예 7에서는, 본 발명을 사용해서 구성되는 여러 가지 전자기기에 대해서, 도 15를 사용하여 설명한다. 전자기기로서는, 텔레비전 장치(간단히 텔레비전, 또는 텔레비전 수신기라고도 부른다), 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트시스템 등), 노트형 PC, 게임 기기, 휴대 정보단말(모바일 컴 퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 디지털 비디오 디스크(ＤＶＤ) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다. 그 바람직한 형태에 대해서, 도 15를 참조해서 설명한다.
도 15a는 표시장치이며, 케이싱(8001), 지지대(8002), 표시부(8003), 스피커부(8004), 비디오 입력 단자(8005) 등을 포함한다. 표시부(8003)에는, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용할 수 있고, 고화질 표시를 행할 수 있다. 이 때 표시장치에는, PC용, ＴＶ방송 수신용, 광고 표시용 등의 모든 정보표시용 장치가 포함된다.
도 15b는 노트형 PC이며, 본체(8101), 케이싱(8102), 표시부(8103), 키보드(8104), 외부접속 포트(8105), 마우스(8106) 등을 포함한다. 표시부(8103)에는, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용할 수 있고, 고화질 표시를 행할 수 있다.
도 15c는 비디오 카메라이며, 본체(8201), 표시부(8202), 케이싱(8203), 외부접속 포트(8204), 리모트 컨트롤 수신부(8205), 수상부(8206), 배터리(8207), 음성입력부(8208), 조작키(8209), 접안부(8210) 등을 포함한다. 표시부(8202)에는, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용할 수 있고, 고화질 표시를 행할 수 있다.
도 15d는, 전자북이며, 본체(8301), 표시부(8302), 케이싱(8303), 조작 스위치(8304) 등을 포함한다. 또 모뎀이 내장되어 있어도 좋고, 무선으로 정보를 송수 신할 수 있는 구성으로 해도 된다. 이 때, 전자북의 메모리부는, 기록 용량이 20∼200기가바이트(ＧＢ)인 ＮＯＲ형 불휘발성 메모리를 사용하고, 영상이나 음성(음악)을 기록, 재생할 수 있다. 전자북의 정보를 기억하는 메모리부나, 전자북을 기능시키는 마이크로프로세서에, 도 10에서 설명한 마이크로프로세서나, 도 11에서 설명한 ＲＦＣＰＵ 등을 적용할 수 있다. 또한 표시부(8302)에는, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용할 수 있고, 고화질 표시를 행할 수 있다.
도 15e는 휴대전화이며, 본체(8401), 케이싱(8402), 표시부(8403), 음성입력부(8404), 음성출력부(8405), 조작키(8406), 외부접속 포트(8407), 안테나(8408) 등을 포함한다. 표시부(8403)에는, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용할 수 있고, 고화질 표시를 행할 수 있다.
도 15f는 디지털 플레이어이며, 오디오 장치의 하나의 대표예다. 본체(8501), 표시부(8502), 케이싱(8503), 조작 스위치(8504), 이어폰(8505) 등을 포함하고 있다. 이어폰(8505) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 디지털 플레이어의 음악정보를 기억하는 메모리부나, 디지털 플레이어를 기능시키는 마이크로프로세서에, 도 10에서 설명한 마이크로프로세서나, 도 11에서 설명한 ＲＦＣＰＵ 등을 적용할 수 있다. 디지털 플레이어는 소형 경량화가 가능하지만, 표시부(8502)에 있어서, 도 13에서 설명한 액정표시장치나 도 14에서 설명한 발광 장치를 적용함으로써 화면 사이즈가 0.3인치 내지 2인치 정도인 경우여도 고화질 화상 혹은 문자정보를 표시할 수 있다.
한편, 본 실시예 7에 나타내는 전자기기는, 실시예 1∼6에 나타낸 구성을 적절히 조합하여 실시하는 것이 가능하다.
도 1은 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 ＳＯＩ기판의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 반도체장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 반도체장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 반도체장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명에 있어서의 마이크로프로세서의 구성을 나타내는 블럭도.
도 11은 본 발명에 있어서의 ＲＦＣＰＵ의 구성을 나타내는 블럭도.
도 12는 본 발명에 있어서, 대형기판에 단결정 반도체막을 접합할 경우를 도시한 도면.
도 13은 본 발명에 있어서의 액정표시장치의 일례를 도시한 도면.
도 14는 본 발명에 있어서의 발광 장치의 일례를 도시한 도면.
도 15는 본 발명에 있어서의 전기 기구의 일례를 도시한 도면.
[부호의 설명]
101 실리콘 웨이퍼 102 고정 기판
103 실리콘 웨이퍼 104 시드 기판
105 실리콘 웨이퍼 106 시드 기판
107 분리층 109 틈
111 단결정 실리콘막 112 단결정 실리콘막
113 단결정 실리콘막 114 이온
115 분리층 116 유리 기판
117 단결정 실리콘막 120 이온
201 실리콘 웨이퍼 202 접합막
203 고정 기판 204 접합층
205 실리콘 웨이퍼 206 시드 기판
207 분리층 208 실리콘 웨이퍼
209 시드 기판 210 단결정 실리콘막
211 영역 212 비정질 실리콘막
213 단결정 실리콘막 214 단결정 실리콘막
215 이온 216 분리층
217 유리 기판 218 단결정 실리콘막
701 기판 702 반도체막
703 게이트 절연막 704 게이트 전극
706 레지스트 707 ｎ형 불순물
708 불순물 영역 709 레지스트
710 ｐ형 불순물 711 불순물 영역
712 사이드 월 절연층 713 레지스트
714 ｎ형 불순물 715 불순물 영역
716 레지스트 717 ｐ형 불순물
718 불순물 영역 719 보호막
720 층간 절연막 721 콘택홀
722 콘택 플러그 723 배선
724 층간 절연막 725 패시베이션막
726 패시베이션막 727 배선간 절연막
728 배리어메탈 729 구리 배선
730 패시베이션막 1000 마이크로프로세서
1001 연산 회로 1002 연산 회로 제어부
1003 명령 해석부 1004 제어부
1005 타이밍 제어부 1006 레지스터
1007 레지스터 제어부 1008 버스 인터페이스
1009 전용 메모리 1010 메모리 인터페이스
1111 ＲＦＣＰＵ 1112 아날로그 회로부
1113 디지털 회로부 1114 공진 회로
1115 정류 회로 1116 정전압 회로
1117 리셋 회로 1118 발진 회로
1119 복조 회로 1120 변조 회로
1121 ＲＦ인터페이스 1122 제어 레지스터
1123 클록 콘트롤러 1124 ＣＰＵ인터페이스
1125 중앙처리 유닛(ＣＰＵ)
1126 랜덤 액세스 메모리(ＲＡＭ) 1127 전용 메모리(ＲＯＭ)
1128 안테나 1129 용량부
1130 전원관리 회로 1201 기판
1202 표시패널 1205 주사선 구동회로 영역
1206 신호선 구동회로 영역 1207 화소 형성 영역
1301 기판 1309 반도체막
1310 주사선 1312 신호선
1313 화소전극 1314 게이트 절연막
1315 게이트 전극 1316 화소 트랜지스터
1317 층간 절연막 1318 전극
1319 주상 스페이서 1320 배향막
1321 대향기판 1322 대향전극
1323 배향막 1324 액정층
1401 선택용 트랜지스터 1402 전류 공급선
1403 표시 제어용 트랜지스터 1404 분리벽층
1405 ＥＬ층 1406 대향전극
1407 밀봉수지 1408 대향기판
1409 전극 1410 전극
1421 기판 1429 반도체막
1432 신호선 1433 화소전극
1434 게이트 절연막 1435 게이트 전극
1437 층간 절연막 8001 케이싱
8002 지지대 8003 표시부
8004 스피커부 8005 비디오 입력 단자
8101 본체 8102 케이싱
8103 표시부 8104 키보드
8105 외부접속 포트 8106 마우스
8201 본체 8202 표시부
8203 케이싱 8204 외부접속 포트
8205 리모콘 수신부 8206 수상부
8207 배터리 8208 음성 입력부
8209 조작키 8210 접안부
8301 본체 8302 표시부
8303 케이싱 8304 조작 스위치
8401 본체 8402 케이싱
8403 표시부 8404 음성 입력부
8405 음성 출력부 8406 조작키
8407 외부접속 포트 8408 안테나
8501 본체 8502 표시부
8503 케이싱 8504 조작 스위치
8505 이어폰

Claims (32)

  1. 고정 기판 위에 복수의 단결정 반도체기판을 배치하여 제1 시드 기판을 형성하는 공정과,
    상기 제1 시드 기판 위에 각각이 표면에서 소정의 깊이의 영역에 이온이 주입되어서 이루어진 제1 분리층을 가지는 복수의 단결정 반도체기판으로 구성된 제2 시드 기판을 배치하여 접합하는 공정과,
    상기 제1 시드 기판과 상기 제2 시드 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 시드 기판의 상기 제1 분리층에 균열을 생기게 하고, 상기 제1 시드 기판 위에 제1 단결정 반도체막을 복수개 잔존시킨 상태에서 상기 제2 시드 기판의 일부를 박리하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제1 단결정 반도체막간의 틈을 덮도록 에피택셜 성장에 의한 제2 단결정 반도체막을 형성하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제2 단결정 반도체막을 포함하는 제3 단결정 반도체막의 표면에서 소정의 깊이의 영역에 이온을 주입해서 제2 분리층을 형성하는 공정과,
    상기 제3 단결정 반도체막에 절연 표면을 가지는 기판을 접착하는 공정과,
    상기 제3 단결정 반도체막과 상기 절연 표면을 가지는 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 분리층에 균열을 생기게 하고, 상기 절연 표면을 가지는 기판으로부터 상기 고정 기판, 상기 제1 시드 기판, 및 상기 제3 단결정 반도체막의 일부를 박리함으로써, 상기 절연 표면을 가지는 기판 위에 제4 단결정 반도체막을 형성하는 공정을 구비한, ＳＯＩ기판의 제조 방법.
  2. 고정 기판의 표면에 접합층을 형성하는 공정과,
    상기 고정 기판에 형성된 상기 접합층에 복수의 단결정 반도체기판을 접착하여 제1 시드 기판을 형성하는 공정과,
    상기 제1 시드 기판 위에 각각이 표면에서 소정의 깊이의 영역에 이온이 주입되어서 이루어진 제1 분리층을 가지는 복수의 단결정 반도체기판으로 구성된 제2 시드 기판을 배치하여 접합하는 공정과,
    상기 제1 시드 기판과 상기 제2 시드 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 시드 기판의 상기 제1 분리층에 균열을 생기게 하고, 상기 제1 시드 기판 위에 제1 단결정 반도체막을 복수개 잔존시킨 상태에서 상기 제2 시드 기판의 일부를 박리하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제1 단결정 반도체막간의 틈을 덮도록 에피택셜 성장에 의한 제2 단결정 반도체막을 형성하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제2 단결정 반도체막을 포함하는 제3 단결정 반도체막의 표면에서 소정의 깊이의 영역에 이온을 주입해서 제2 분리층을 형성하는 공정과,
    상기 제3 단결정 반도체막에 절연 표면을 가지는 기판을 접착하는 공정과,
    상기 제3 단결정 반도체막과 상기 절연 표면을 가지는 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 분리층에 균열을 생기게 하고, 상기 절연 표면을 가지는 기판으로부터 상기 고정 기판, 상기 접합층, 상기 제1 시드 기판, 및 상기 제3 단결정 반도체막의 일부를 박리함으로써, 상기 절연 표면을 가지는 기판 위에 제4 단결정 반도체막을 형성하는 공정을 구비한, ＳＯＩ기판의 제조 방법.
  3. 고정 기판 위에 복수의 단결정 반도체기판을 배치하여 제1 시드 기판을 형성하는 공정과,
    상기 제1 시드 기판 위에 각각이 표면에서 소정의 깊이의 영역에 이온이 주입되어서 이루어진 제1 분리층을 가지는 복수의 단결정 반도체기판으로 구성된 제2 시드 기판을 배치하여 접합하는 공정과,
    상기 제1 시드 기판과 상기 제2 시드 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 시드 기판의 상기 제1 분리층에 균열을 생기게 하고, 상기 제1 시드 기판 위에 제1 단결정 반도체막을 복수개 잔존시킨 상태에서 상기 제2 시드 기판의 일부를 박리하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제1 단결정 반도체막간의 틈을 덮도록 ＣＶＤ법에 의한 아모포스 실리콘막을 형성하는 공정과,
    상기 아모포스 실리콘막과 상기 제1 단결정 반도체막을 겹친 상태에서 열처리를 행하여, 상기 아모포스 실리콘막이 제2 단결정 반도체막이 되는 단결정 반도체막으로 전환되는 공정과,
    상기 제1 단결정 반도체막 및 상기 제2 단결정 반도체막을 포함하는 제3 단결정 반도체막의 표면에서 소정의 깊이의 영역에 이온을 주입해서 제2 분리층을 형성하는 공정과,
    상기 제3 단결정 반도체막에 절연 표면을 가지는 기판을 접착하는 공정과,
    상기 제3 단결정 반도체막과 상기 절연 표면을 가지는 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 분리층에 균열을 생기게 하고, 상기 절연 표면을 가지는 기판으로부터 상기 고정 기판, 상기 제1 시드 기판, 상기 제3 단결정 반도체막의 일부를 박리함으로써, 상기 절연 표면을 가지는 기판 위에 제4 단결정 반도체막을 형성하는 공정을 구비한, ＳＯＩ기판의 제조 방법.
  4. 고정 기판의 표면에 접합층을 형성하는 공정과,
    상기 고정 기판에 형성된 상기 접합층에 복수의 단결정 반도체기판을 접착하여 제1 시드 기판을 형성하는 공정과,
    상기 제1 시드 기판 위에 각각이 표면에서 소정의 깊이의 영역에 이온이 주입되어서 이루어진 제1 분리층을 가지는 복수의 단결정 반도체기판으로 구성된 제2 시드 기판을 배치하여 접합하는 공정과,
    상기 제1 시드 기판과 상기 제2 시드 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 시드 기판의 상기 제1 분리층에 균열을 생기게 하고, 상기 제1 시드 기판 위에 제1 단결정 반도체막을 복수개 잔존시킨 상태에서 상기 제2 시드 기판의 일부를 박리하는 공정과,
    상기 제1 단결정 반도체막 및 상기 제1 단결정 반도체막간의 틈을 덮도록 ＣＶＤ법에 의한 아모포스 실리콘막을 형성하는 공정과,
    상기 아모포스 실리콘막과 상기 제1 단결정 반도체막을 겹친 상태에서 열처리를 행하여, 상기 아모포스 실리콘막이 제2 단결정 반도체막이 되는 단결정 반도체막으로 전환되는 공정과,
    상기 제1 단결정 반도체막 및 상기 제2 단결정 반도체막을 포함하는 제3 단결정 반도체막의 표면에서 소정의 깊이의 영역에 이온을 주입해서 제2 분리층을 형성하는 공정과,
    상기 제3 단결정 반도체막에 절연 표면을 가지는 기판을 접착하는 공정과,
    상기 제3 단결정 반도체막과 상기 절연 표면을 가지는 기판을 겹친 상태에서 열처리를 행하는 공정과,
    상기 제2 분리층에 균열을 생기게 하고, 상기 절연 표면을 가지는 기판으로부터 상기 고정 기판, 상기 접합층, 상기 제1 시드 기판, 상기 제3 단결정 반도체막의 일부를 박리함으로써, 상기 절연 표면을 가지는 기판 위에 제4 단결정 반도체막을 형성하는 공정을 구비한, ＳＯＩ기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고정 기판은 복수의 단결정 반도체기판을 평면에 빈틈없이 깔아서 구성되는, ＳＯＩ기판의 제조 방법.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 접합층은 상기 고정 기판 위에 유기 실란 가스를 사용해서 화학기상성장법에 의해 형성된 산화 실리콘막인, ＳＯＩ기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 유기 실란 가스는, 테트라에톡시실란(TEOS: Ｓｉ(ＯＣ2Ｈ5)4), 테트라메틸실란(ＴＭＳ: Ｓｉ(ＣＨ3)4), 테트라메틸시클로테트라실록산(ＴＭＣＴＳ), 옥타메틸시클로테트라실록산(ＯＭＣＴＳ), 헥사메틸디실라잔(ＨＭＤＳ), 트리에톡시 실란(ＳｉＨ(ＯＣ2Ｈ5)3), 트리스디메틸아미노실란(ＳｉＨ(N(ＣＨ3)2)3)으로 이루어진 군에서 선택되는, ＳＯＩ기판의 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고정 기판 및 상기 제1 시드 기판이 각각 동일 사이즈의 단결정 반도체기판을 복수개 빈틈없이 깔아서 구성되고, 상기 고정 기판의 일부를 구성하는 상기 단결정 반도체기판간의 틈 위에 상기 제1 시드 기판의 일부를 구성하는 상기 단결정 반도체기판이 배치되는, ＳＯＩ기판의 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 시드 기판 및 상기 제2 시드 기판이 각각 동일 사이즈의 단결정 반도체기판을 복수개 빈틈없이 깔아서 구성되고, 상기 제1 시드 기판의 일부를 구성하는 상기 단결정 반도체기판간의 틈 위에 상기 제2 시드 기판의 일부를 구성하는 상기 단결정 반도체기판이 배치되는, ＳＯＩ기판의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 시드 기판 및 상기 제2 시드 기판이 각각 사각형의 단결정 반도체기판을 복수개 사용해서 구성되는, ＳＯＩ기판의 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제3 단결정 반도체막의 표면을 연마하는, ＳＯＩ기판의 제조 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 제조 방법에 의해 형성된 ＳＯＩ기판을 포함하는 반도체장치의 제조 방법으로서,
    상기 제4 단결정 반도체막을 에칭에 의해 소자 분리하는 공정과,
    상기 에칭에 의해 소자 분리된 제4 단결정 반도체막을 포함한 트랜지스터를 제조하는 공정을 더 구비한, 반도체장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
KR1020080075877A 2007-08-10 2008-08-04 Ｓｏｉ 기판의 제조 방법 및 반도체장치의 제조 방법 KR101456564B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007208932 2007-08-10
JPJP-P-2007-00208932 2007-08-10

Publications (2)

Publication Number Publication Date
KR20090016391A KR20090016391A (ko) 2009-02-13
KR101456564B1 true KR101456564B1 (ko) 2014-10-31

Family

ID=40346931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080075877A KR101456564B1 (ko) 2007-08-10 2008-08-04 Ｓｏｉ 기판의 제조 방법 및 반도체장치의 제조 방법

Country Status (3)

Country Link
US (2) US7795114B2 (ko)
JP (1) JP5500798B2 (ko)
KR (1) KR101456564B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088500A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
US8048754B2 (en) * 2008-09-29 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer
JP5611571B2 (ja) * 2008-11-27 2014-10-22 株式会社半導体エネルギー研究所 半導体基板の作製方法及び半導体装置の作製方法
JP5607399B2 (ja) * 2009-03-24 2014-10-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5593107B2 (ja) * 2009-04-02 2014-09-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5755931B2 (ja) 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
US8896964B1 (en) 2013-05-16 2014-11-25 Seagate Technology Llc Enlarged substrate for magnetic recording medium

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068592A (ja) 2001-08-22 2003-03-07 Toshiba Corp エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板
JP2003324188A (ja) 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
KR20050083687A (ko) * 2002-09-12 2005-08-26 어플라이드 머티어리얼스, 인코포레이티드 공통 유리 기판상에 타일링된 실리콘 웨이퍼 및 그 제조방법
WO2007061563A1 (en) 2005-11-22 2007-05-31 Corning Incorporated Large area semiconductor on glass insulator

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461943A (en) 1987-09-02 1989-03-08 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH0618926A (ja) 1992-07-02 1994-01-28 Sharp Corp 液晶表示用大型基板およびその製造方法
US6534409B1 (en) * 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2003031779A (ja) * 2001-07-13 2003-01-31 Mitsubishi Electric Corp Ｓｏｉウェハの製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4772258B2 (ja) * 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
JP2004025360A (ja) 2002-06-25 2004-01-29 Nakamura Tome Precision Ind Co Ltd 微細作業用３次元動作機構
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2004134675A (ja) 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
US7199397B2 (en) * 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
EP1978554A3 (en) * 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068592A (ja) 2001-08-22 2003-03-07 Toshiba Corp エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板
JP2003324188A (ja) 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
KR20050083687A (ko) * 2002-09-12 2005-08-26 어플라이드 머티어리얼스, 인코포레이티드 공통 유리 기판상에 타일링된 실리콘 웨이퍼 및 그 제조방법
WO2007061563A1 (en) 2005-11-22 2007-05-31 Corning Incorporated Large area semiconductor on glass insulator

Also Published As

Publication number Publication date
JP5500798B2 (ja) 2014-05-21
US7994023B2 (en) 2011-08-09
US7795114B2 (en) 2010-09-14
JP2009065134A (ja) 2009-03-26
US20110008946A1 (en) 2011-01-13
KR20090016391A (ko) 2009-02-13
US20090042362A1 (en) 2009-02-12

Similar Documents

Publication Publication Date Title
KR101456564B1 (ko) Ｓｏｉ 기판의 제조 방법 및 반도체장치의 제조 방법
KR101515793B1 (ko) Ｓｏｉ 기판의 제작 방법
KR101400699B1 (ko) 반도체 기판 및 반도체 장치 및 그 제조 방법
KR101521832B1 (ko) Ｓｏｉ 기판의 제작 방법
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
JP2008311627A (ja) Ｓｏｉ基板の製造方法
KR20100033408A (ko) 반도체 장치의 제조 방법
JP2008288569A (ja) 半導体基板の作製方法
JP5486781B2 (ja) 半導体装置の作製方法
JP5459900B2 (ja) 半導体装置の作製方法
JP5201967B2 (ja) 半導体基板の作製方法および半導体装置の作製方法
EP1993126B1 (en) Manufacturing methods of semiconductor substrate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee