KR101521832B1 - Ｓｏｉ 기판의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 절연체로 이루어지는 기판으로 구성되는 SOI 기판을 제작할 때에 접합 불량을 저감하는 것을 목적의 하나로 한다.
절연체로 이루어지는 제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판과, 제 1 기판과 같은 재료로 형성된 제 2 기판을 준비하고, 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하고, 제 2 단결정 반도체 막에 이온을 첨가하여 박리층을 형성하고, 제 2 단결정 반도체 막 위에 접합층으로서 기능하는 제 2 절연막을 형성하고, 제 1 SOI 기판의 표면과 제 2 기판의 표면을 대향시키고, 제 2 절연막의 표면과 제 2 기판의 표면을 접합시킨 후에 열 처리를 행하고, 박리층을 경계로 하여 벽개(劈開)함으로써, 제 2 기판 위에 제 2 절연막을 통하여 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판을 형성한다.
SOI, 단결정 기판, 이온 주입, LTSS, 접합

Description

ＳＯＩ 기판의 제작 방법{METHOD FOR MANUFACTURING SOI SUBSTRATE}
본 발명은 SOI(Silicon on Insulator) 기판의 제작 방법 및 반도체 장치의 제작 방법에 관한 것이다.
근년, 벌크(bulk) 상태의 실리콘 웨이퍼 대신에 절연 표면에 얇은 단결정 반도체 막이 존재하는 SOI(Silicon on Insulator) 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판간에 있어서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제조하는 방법의 하나로, 스마트 컷(등록 상표)법이 알려져 있다(예를 들면, 특허문헌 1 참조). 스마트 컷법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 박리용 기판이 되는 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 이온 주입층을 형성한다. 다음에, 산화실리콘 막을 통하여, 수소 이온을 주입한 실리콘 웨이퍼를 별도(피박리용)의 실리콘 웨이퍼에 접합시킨다. 그 후, 가열 처리를 행함으로써, 이온 주입층이 벽개면(劈開面)이 되고, 수소 이온을 주입한 박리용의 실리콘 웨이 퍼가 박막 형상으로 박리되어, 접합시킨 피박리용의 실리콘 웨이퍼 위에 단결정 실리콘 막을 형성할 수 있다. 또한, 스마트 컷법은 수소 이온 주입 박리법이라고 부르는 경우도 있다.
또한, 이러한 스마트 컷법을 사용하여 단결정 실리콘 층을 유리로 이루어지는 지지 기판 위에 형성하는 방법이 제안된다(예를 들어, 특허 문헌 2 참조).
그 이외에도 스마트 컷법에 있어서, 박리용의 기판인 실리콘 웨이퍼를 벽개 후에 연마함으로써, 반복하여 재이용하는 방법이 제안된다(예를 들어, 특허 문헌 3 참조).
[특허 문헌 1] 특개 2000-124092호 공보
[특허 문헌 2] 특개평 11-163363호 공보
[특허 문헌 3] 특개 2007-251129호 공보
유리 기판은 실리콘 웨이퍼보다 대면적화가 가능하고, 또 싼값의 기판이기 때문에, 주로 액정 표시 장치 등의 제조에 사용된다. 유리 기판을 베이스 기판(피박리용 기판)으로서 사용함으로써, 대면적이며 싼값의 SOI 기판을 제작할 수 있다. 이 경우, 스마트 컷법을 사용하여 유리 기판 위에 단결정 반도체 막을 형성하기 위해서는, 박리용 기판인 실리콘 웨이퍼와, 피박리용 기판인 유리 기판을 접합시킨 후, 실리콘 웨이퍼의 일부를 유리 기판 위에 잔존시키도록 상기 실리콘 웨이퍼를 분리할 필요가 있다.
그러나, 박리용 기판과 피박리용 기판의 특성(열 팽창 계수, 휘어짐량 등)이 다른 경우, 접합 후에 행하는 열 처리 등에 의하여 접합 불량이 생길 우려가 있다. 특히, 피박리용 기판으로서 반도체 기판 이외의 기판(예를 들어, 유리 기판 등)을 사용할 경우에는, 기판끼리의 재질이 다르기 때문에, 접합 불량이 생기기 쉽다.
또한, 같은 박리용 기판을 반복하여 사용하는(재이용하는) 경우, 열 처리 공정 등이 반복하여 행하여짐으로써, 박리용 기판의 품질이 저하되고, 상기 박리용 기판을 사용하여 제조한 SOI 기판의 품질이 저하될 우려가 있다. 따라서, 1장의 실리콘 웨이퍼로 처음에 제작된 SOI 기판과 마지막으로 제작된 SOI 기판의 품질에 현저한 차이가 생길 우려가 있다. 또한, 1장의 실리콘 웨이퍼를 사용하여 가능한 한 많은 SOI 기판을 제작하려고 하는 경우는, 재이용할수록 기판의 막 두께가 작게 되기 때문에, 제조 과정에 있어서, 박리용 기판이 파손될 우려나 접합 불량이 생기 는 확률이 높게 될 우려가 있다.
상술한 문제를 감안하여, 본 발명은 절연체로 이루어지는 기판으로 구성되는 SOI 기판을 제작할 때에, 접합 불량을 저감하는 것을 목적의 하나로 한다. 또는, 복수의 SOI 기판을 제작할 때에, 박리용 기판의 파손을 억제하고, 복수의 SOI 기판간에 있어서의 품질의 차이를 저감하는 것을 목적의 하나로 한다.
본 발명은, 제 1 기판 위에 절연막을 통하여 형성된 단결정 반도체 막을 가지는 제 1 SOI 기판을 사용하여 제 1 기판과 같은 재료로 형성된 제 2 기판 위에 절연막을 통하여 형성된 단결정 반도체 막을 가지는 제 2 SOI 기판을 제작한다.
본 발명의 SOI 기판의 제작 방법의 하나는, 절연체로 이루어지는 제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판과, 제 1 기판과 같은 재료로 형성된 제 2 기판을 준비하고, 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하고, 제 2 단결정 반도체 막에 이온을 첨가하여 박리층을 형성하고, 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하고, 제 1 SOI 기판의 표면과 제 2 기판의 표면을 대향시키고, 제 2 절연막의 표면과 제 2 기판의 표면을 접합시키고 가열 처리를 행함으로써, 박리층을 경계로 하여 벽개하고, 제 2 기판 위에 제 2 절연막을 통하여 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판을 형성하는 것을 특징으로 한다.
본 발명의 SOI 기판의 제작 방법의 하나는, 표면에 제 1 절연막이 형성되고, 또 소정의 깊이에 제 1 박리층이 형성된 반도체 기판과, 절연체로 이루어지는 제 1 기판과, 제 1 기판과 같은 재료로 형성된 제 2 기판을 준비하고, 반도체 기판의 표면과 제 1 기판의 표면을 대향시키고, 제 1 절연막의 표면과 제 1 기판의 표면을 접합시키고, 가열 처리를 행함으로써 제 1 박리층을 경계로 하여 벽개하고, 제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판을 형성하고, 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하고, 제 2 단결정 반도체 막에 이온을 첨가하여 제 2 박리층을 형성하고, 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하고, 제 1 SOI 기판의 표면과 제 2 기판의 표면을 대향시키고, 제 2 절연막의 표면과 제 2 기판의 표면을 접합시키고, 가열 처리를 행함으로써, 제 2 박리층을 경계로 하여 벽개하고, 제 2 기판 위에 제 2 절연막을 통하여 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판을 형성하는 것을 특징으로 한다.
본 발명의 SOI 기판의 제작 공정의 하나는, 제 1 공정과 제 2 공정을 가지는 SOI 기판의 제작 방법이며, 제 1 공정은, 절연체로 이루어지는 제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판과, 제 1 기판과 같은 재료로 형성된 제 2 기판을 준비하고, 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하고, 제 2 단결정 반도체 막에 이온을 첨가하여 박리층을 형성하고, 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하는 공정을 가지고, 제 2 공정은 제 1 SOI 기판의 표면과 제 2 기판의 표면을 대향시키고, 제 2 절연막의 표면과 제 2 기판의 표면을 접합시키고, 가열 처리를 행함으로써, 박리층을 경계로 하여 벽개하고, 제 2 기판 위에 제 2 절연막을 통하여 제 2 단결정 반도체 막의 일 부가 형성된 제 2 SOI 기판을 형성하는 공정을 가지고, 제 2 공정에 있어서 형성된 제 2 SOI 기판을 제 1 공정에 있어서의 제 1 SOI 기판으로서 이용하는 것을 특징으로 한다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반(全般)을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에 있어서 표시 장치란, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는 전류 또는 전압에 따라 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는, 무기 EL(Electro Luminescence)소자, 유기 EL 소자가 포함된다.
본 발명에 의하여, 절연체로 이루어지는 기판으로 구성되는 SOI 기판을 제작하는 경우라도, 접합 불량을 저감할 수 있다. 또한, 복수의 SOI 기판을 제작하는 경우라도, 박리용 기판의 파손을 억제하고, 복수의 SOI 기판간에 있어서의 품질의 차이를 저감할 수 있다.
이하에 본 발명의 실시형태를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업 자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 SOI 기판의 제작 방법의 일례에 대해서 도면을 참조하여 설명한다.
우선, 제 1 SOI 기판(100)을 준비한다(도 1a-1 참조).
제 1 SOI 기판(100)은 제 1 기판(101) 위에 절연막(102)을 통하여 제 1 단결정 반도체 막(103)이 형성된 것을 사용할 수 있다. 여기서는, 제 1 SOI 기판(100)은 박리용 기판이 된다.
제 1 기판(101)은 절연체로 이루어지는 기판을 사용한다. 구체적으로는, 제 1 기판(101)으로서, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 유리 기판을 사용한다. 또한, 본 공정의 처리 온도에 견딜 수 있는 내열성을 가지고, 표면에 절연막(예를 들어, 산화실리콘 막이나 산질화실리콘 막)이 형성된 플라스틱 기판을 사용할 수 있다. 제 1 기판(101)으로서 대면적화가 가능하고 싼값의 유리 기판이나 플라스틱 기판을 사용함으로써, 실리콘 웨이퍼를 사용하는 경우와 비교하여 저비용화를 도모할 수 있다. 즉, 본 실시형태에서는, 제 1 기판(101)으로서 실리콘 웨이퍼 등의 반도체 기판 이외의 기판(비반도체 기판)을 사용한다.
절연막(102)은, 산화실리콘 막, 산화질화실리콘 막, 질화실리콘 막, 질화산화시리콘 막 등의 단층 또는 이들을 적층시킨 막을 사용할 수 있다. 또한, 산화질화실리콘이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 바람직하게는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, 바람직하게는 RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유비율이 상기의 범위 내에 포함되는 것으로 한다.
제 1 단결정 반도체 막(103)은 단결정 실리콘 막 등으로 형성할 수 있다. 막 두께는, 20nm 내지 250nm로 형성하는 것이 바람직하다. 또한, 본 명세서에 있어서의 "단결정"이란, 결정면, 결정축이 일치하는 결정이며, 그것을 구성하는 원자 또는 분자가 공간적으로 규칙적인 배열이 되는 것을 가리킨다. 그러나, 단결정은 원자가 규칙적으로 배열됨으로써 구성되는 것이지만, 일부에 이 배열의 흐트러짐이 있는 격자 결함을 포함하는 것, 의도적 또는 비의도적으로 격자 왜곡을 가지는 것도 포함된다.
다음, 제 1 SOI 기판(100)의 제 1 단결정 반도체 막(103) 위에 반도체 막(104)을 형성한다(도 1a-2 참조).
반도체 막(104)은, CVD법 등을 사용하여 실리콘 막을 20nm 내지 250nm로 형성할 수 있다. 본 실시형태에서는, 제 1 단결정 반도체 막(103) 위에 비정질 반도체 막(예를 들어, 아모퍼스 실리콘)을 20nm 내지 250nm로 형성한다. 반도체 막(104)의 막 두께는 제 1 단결정 반도체 막(103)의 막 두께에 따라, 적절히 설정하면 좋다. 예를 들어, 제 1 단결정 반도체 막(103)이 후의 박리 공정에 있어서 필요하게 되는 막 두께를 가지는 경우는, 반도체 막(104)을 형성하지 않아도 좋다.
다음, 열 처리를 행하고, 제 1 단결정 반도체 막(103) 위에 형성된 반도체 막(104)을 에피택시얼 성장(고상 성장)시키고 결정화시킨다(도 1a-3 참조). 그 결과, 제 1 단결정 반도체 막(103) 위에 제 2 단결정 반도체 막(154)이 형성된다.
열 처리는 가열로, 레이저 조사, RTA(Rapid Thermal Annealing) 또는 이들을 조합하여 사용할 수 있다. 여기서, 제 1 단결정 반도체 막(103) 위에 반도체 막(104)을 형성한 후, RTA에 의하여 500℃ 내지 800℃에서 5sec 내지 180sec 열 처리를 행함으로써, 반도체 막(104)을 결정화시킨다.
다음, 제 2 단결정 반도체 막(154)의 표면으로부터 소정의 깊이의 영역에 박리층(105)을 형성하고, 제 2 단결정 반도체 막(154) 위에 절연막(106)을 형성한다(도 1a-4 참조).
박리층(105)은, 전계로 가속된 이온으로 이루어지는 이온 빔(107)을 조사하여 제 2 단결정 반도체 막(154)의 표면으로부터 소정의 깊이의 영역에 이온을 첨가 함으로써 형성할 수 있다. 이온 빔(107)은 소스 가스를 여기하여 소스 가스의 플라즈마를 생성하고, 플라즈마로부터 전계의 작용에 의하여 플라즈마에 포함되는 이온을 인출(引出)함으로써 생성된다.
박리층(105)이 형성되는 영역의 깊이는, 이온 빔(107)의 가속 에너지와 입사각에 따라, 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 박리층(105)이 형성된다. 이온을 첨가하는 깊이에 따라, 후의 공정에 있어서 결정화한 제 2 단결정 반도체 막(154)으로부터 분리되는 반도체 막의 두께가 결정된다. 박리층(105)이 형성되는 깊이는 10nm 이상 500nm 이하이며, 바람직한 깊이의 범위는 50nm 이상 200nm 이하이다.
이온의 첨가에는 질량 분리를 수반하지 않는 이온 도핑법 또는 질량 분리를 수반하는 이온 주입법을 사용할 수 있다.
이온의 첨가시에 사용하는 소스 가스로서는, 수소 가스, 희소 가스 등이 있지만, 본 실시형태에서는 수소 가스를 사용하는 것이 바람직하다. 이온 도핑법으로 수소 가스를 사용한 경우, 생성하는 이온 종은, H+, H2 + 및 H3 +이지만, H3 +가 가장 많이 주입되는 것이 바람직하다. H3 +는 H+, H2 +보다 이온의 주입 효율이 좋고, 주입 시간의 단축을 도모할 수 있다. 또한, 후의 공정에 있어서는, 박리층에 균열이 생기기 쉽게 된다.
또한, 이온을 첨가하기 전에 제 2 단결정 반도체 막(154) 위에 절연막을 형 성하는 것이 바람직하다. 절연막을 형성함으로써, 이온의 첨가에 따라 제 2 단결정 반도체 막(154)의 표면에 불순물이 부착하는 것이나, 표면이 에칭되는 것을 방지할 수 있다. 절연막으로서는, 산화실리콘 막, 산화질화실리콘 막, 질화실리콘 막, 질화산화실리콘 막 등의 단층, 또는 이것들을 적층시킨 막을 사용할 수 있다. 이 경우, 절연막(106)의 하방에 이것들의 절연막이 형성된다. 또한, 절연막(106)을 형성한 후에 이온을 첨가하여도 좋다.
절연막(106)은, 피박리용 기판과 접합하는 층(접합층)으로서 기능하고, CVD법이나 스퍼터링법 등에 의하여 산화실리콘 막, 산화질화실리콘 막으로 형성할 수 있다. 또한, 절연막(106)은 접합층으로서 기능하기 때문에, 표면이 평탄인 것이 바람직하다. 여기서는, 유기 실란을 원료 가스에 사용한 CVD법에 의하여 성막되는 산화실리콘 층을 형성한다. 그 이외에도 실란을 원료 가스로서 사용한 CVD법에 의하여 성막되는 산화실리콘 층 또는 산화질화실리콘 층을 적용할 수도 있다.
또한, 본 실시형태에서는, 제 2 단결정 반도체 막(154)에 박리층(105)을 형성하는 경우를 나타내지만, 제 1 단결정 반도체 막(103)의 막 두께가 제 2 단결정 반도체 막(154)보다 두꺼운 경우에는 제 1 단결정 반도체 막(103)에 박리층(105)을 형성하여도 좋다.
다음, 제 2 기판(111)을 준비한다(도 1b 참조).
제 2 기판(111)은, 박리용 기판의 제 1 SOI 기판(100)을 구성하는 제 1 기판(101)과 동일한 재료로 이루어지는 기판을 사용한다. 예를 들어, 제 1 기판(101) 및 제 2 기판(111)으로서 유리 기판을 사용할 수 있다. 또한, 여기서는, 제 2 기판(111)은, 피박리용 기판이 된다.
제 2 기판(111)으로서 제 1 기판(101)과 동일한 재료로 이루어지는 기판을 사용함으로써, 제 1 SOI 기판(100)과 제 2 기판(111)을 접합한 후에 가열 처리를 행한 경우라도 각각의 기판의 열 팽창이나 열 처리 전후에 있어서의 기판의 수축의 차이를 작게 할 수 있다. 그 결과, 접합 불량을 억제할 수 있다.
다음, 제 1 SOI 기판(100)의 표면과 제 2 기판(111)의 표면을 대향시키고, 접합층으로서 기능하는 절연막(106)의 표면과 제 2 기판(111)의 표면을 접합시킨다(도 1c 참조). 이 접합은 반데르발스 힘(Van der Waal's forces)이 작용하며, 제 1 SOI 기판(100)과 제 2 기판(111)을 밀착함으로써, Si-H, Si-OH 등을 결합 종으로 하여 수소 결합에 의한 강고한 접합을 형성할 수 있다.
또한, 제 1 SOI 기판(100)과 제 2 기판(111)을 접합하기 전에 접합면을 메가소닉(megasonic) 세정, 또는 메가소닉 세정 및 오존 수 세정을 행하는 것이 바람직하다. 이들의 처리를 행함으로써, 접합면의 유기물 등의 먼지를 제거하고, 표면을 친수화할 수 있다.
다음, 가열 처리를 행하여 박리층(105)에서 분리(벽개)함으로써, 제 2 기판(111) 위에 절연막(106)을 통하여 제 3 단결정 반도체 막(113)(제 2 단결정 반도체 막(154)의 일부)을 형성한다(도 1d 참조). 여기서는, 400℃ 내지 700℃의 가열 처리를 행함으로써, 박리층(105)에 포함되는 이온(예를 들어, 수소 이온)에 미소한 공동(空洞)의 체적 변화가 일어나고, 박리층(105)을 따라서 벽개된다. 그 결과, 제 2 기판(111) 위에 절연막(106)을 통하여 제 3 단결정 반도체 막(113)이 형성되 고, 제 1 기판(101) 위에는 박리되지 않는 제 2 단결정 반도체 막(154)이 잔존한다.
이상의 공정에 의하여, 제 2 기판(111) 위에 절연막(106)을 통하여 제 3 단결정 반도체 막(113)이 형성된 제 2 SOI 기판(110)을 형성할 수 있다. 제 2 SOI 기판(110)은 상기 도 1a-1에 있어서의 박리용 기판으로서 이용할 수 있다.
상술한 바와 같이, 박리용 기판으로서 SOI 기판을 사용하여 피박리 기판으로서 박리용 기판의 SOI 기판을 구성하는 기판과 동일한 재료로 이루어지는 기판을 사용함으로써, 반도체 기판 이외의 기판으로 구성되는 SOI 기판을 제작하는 경우라도, 접합 불량을 저감할 수 있다. 또한, 피박리용 기판인 제 2 기판(111)을 사용하여 형성된 제 2 SOI 기판(110)을 박리용 기판으로서 사용함으로써, 복수의 SOI 기판의 양산 공정에 있어서, 스루풋을 향상시킬 수 있다.
또한, 상기 공정에 있어서, 박리한 후의 제 1 SOI 기판(100'), 제 2 SOI 기판(110)의 표면에 평탄화 처리를 행하여도 좋다(도 1e 참조). 평탄화 처리를 행함으로써, 박리한 후에 제 2 단결정 반도체 막(154), 제 3 단결정 반도체 막(113)의 표면에 요철(凹凸)이 생긴 경우라도 표면을 평탄화할 수 있다.
평탄화 처리로서는, CMP(Chemical Mechanical Polishing), 에칭 처리, 레이저 광의 조사 등에 의하여 행할 수 있다. 여기서는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합한 에칭 처리(에치백 처리)를 행한 후에 레이저 광을 조사함으로써, 단결정 반도체 막의 재결정화와 표면의 평탄화를 행한다. 또한, 제 1 SOI 기판(100)의 평탄화 처리에 있어서, 제 2 단결정 반도체 막(154)을 제거 하여 제 1 단결정 반도체 막(103)을 노출시켜도 좋다.
레이저 광을 단결정 반도체 막의 상면 측으로부터 조사함으로써, 단결정 반도체 막의 상면을 용융시킬 수 있다. 용융한 후, 단결정 반도체 막이 냉각, 고화됨으로써, 그 상면의 평탄성이 향상된 단결정 반도체 막을 얻을 수 있다. 레이저 광을 사용함으로써, 제 1 기판(101) 또는 제 2 기판(111)이 직접 가열되지 않기 때문에, 상기 제 1 기판(101) 또는 제 2 기판(111)의 온도 상승을 억제할 수 있다. 따라서, 유리 기판과 같은 내열성이 낮은 기판을 제 1 기판(101) 또는 제 2 기판(111)에 사용할 수 있다.
또한, 레이저 광의 조사에 의한 단결정 반도체 막의 용융은, 부분 용융으로 하는 것이 바람직하다. 완전 용융시킨 경우에는, 액상(液相)이 된 후의 무질서한 핵 발생에 의하여 미결정화하고, 결정성이 저하될 가능성이 높기 때문이다. 한편, 부분 용융시킴으로써, 용융되지 않는 고상 부분으로부터 결정 성장이 진행된다. 이것에 따라, 반도체 막 중의 결함을 감소시킬 수 있다. 여기서, 완전 용융이란, 단결정 반도체 막이 하부 계면 부근까지 용융되고, 액체 상태가 되는 것을 가리킨다. 한편, 부분 용융이란, 이 경우, 단결정 반도체 막의 상부는 용융하여 액상이 되지만, 하부는 용융시키지 않고 고상 상태인 것을 가리킨다.
상기 레이저 광의 조사에는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은, 순간적으로 고에너지의 펄스 레이저 광을 발진할 수 있고, 부분 용융 상태를 창출(創出)하는 것이 용이하게 되기 때문이다. 발진 주파수는, 1Hz 이상 10MHz 이하 정도로 하는 것이 바람직하다.
상술한 바와 같이, 레이저 광을 조사한 후에는, 단결정 반도체 막의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체 막의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합한 에칭 처리(에치백 처리)를 적용하면 좋다. 예를 들어, 단결정 반도체 막이 실리콘 재료로 이루어지는 층인 경우, 드라이 에칭으로서 SF6와 O2를 프로세스 가스에 사용하여 단결정 반도체 막을 얇게 할 수 있다.
또한, 본 실시형태에서 나타낸 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태에서 나타내는 제작 방법과 적절히 조합하여 행할 수 있다.
(실시형태 2)
본 실시형태에서는, 복수의 SOI 기판의 제작 방법 및 기판의 이용 방법에 대해서 도면을 참조하여 설명한다.
우선, 박리용 기판이 되는 제 1 SOI 기판(100)과, 제 2 기판(111)을 준비하고, 제 1 SOI 기판(100) 위에 제 2 단결정 반도체 막(154)을 형성한 후, 상기 제 2 단결정 반도체 막(154)에 박리층(105)을 형성하고, 제 2 단결정 반도체 막(154) 위에 절연막(106)을 형성한다(도 2a-1 내지 도 2a-4, 도 2b, 이하 "공정 A"라고 기재한다). 또한, 도 2a-1 내지 도 2b까지의 공정은, 상기 도 1a-1 내지 도 1b와 마찬가지로 행하면 좋다.
다음, 접합층으로서 기능하는 절연막(106)의 표면과 제 2 기판(111)의 표면을 접합시킨 후에 가열 처리를 행하고, 박리층(105)을 경계로 하여 벽개함으로써, 제 2 기판(111) 위에 절연막(106)을 통하여 제 3 단결정 반도체 막(113)을 형성한 후, 박리한 후의 제 1 SOI 기판(100'), 제 2 SOI 기판(110)의 표면에 평탄화 처리를 행한다(도 2c 내지 도 2e, 이하 "공정 B"라고 기재한다). 또한, 도 2c 내지 도 2e까지의 공정은 상기 도 1c 내지 도 1e와 마찬가지로 행하면 좋다.
그 후, 공정 B에 있어서 형성된 제 2 SOI 기판(110)을 공정 A에 있어서의 박리용의 제 1 SOI 기판(100)으로서 사용함으로써, 새로운 SOI 기판의 제작을 행한다. 또한, 공정 B에 있어서 박리한 후의 제 1 SOI 기판(100')을 사용하여 트랜지스터 등의 반도체 소자를 제작한다. 이 경우, 공정 B에 있어서 형성된 제 2 SOI 기판(110)의 제 2 기판(111), 절연막(106), 제 3 단결정 반도체 막(113)이, 공정 A에 있어서의 제 1 SOI 기판(100)의 제 1 기판(101), 절연막(102), 제 1 단결정 반도체 막(103)에 각각 대응한다. 또한, 공정 B에 있어서는, 박리한 후의 제 1 SOI 기판(100'), 제 2 SOI 기판(110)의 표면이 평탄한 경우에는, 평탄화 처리(도 2e 참조)를 생략하여도 좋다.
즉, 본 실시형태에서는, 박리용의 SOI 기판을 사용하여 새롭게 제조된 SOI 기판을 1번은 박리용의 SOI 기판으로서 이용하고, 박리용의 SOI 기판으로서 사용된 SOI 기판을 트랜지스터 등의 반도체 소자 형성용의 SOI 기판으로서 사용한다.
도 2a-1 내지 도 2e-2에 도시한 방법을 이용하여 SOI 기판을 제작함으로써, 박리용 기판을 몇 번에 걸쳐 반복해서 재이용할 필요가 없어진다. 그 결과, 박리용 기판에 열 처리 등이 반복해서 행해지는 것에 의거한 박리용 기판의 품질의 저하를 억제할 수 있다. 또한, 박리용 기판의 박막화 등에 의한 파손을 방지할 수 있다. 또한, 새롭게 제조된 SOI 기판을 박리용 기판으로서 1번 사용한 후에, 반도 체 소자 형성용의 기판으로서 사용함으로써, 복수의 SOI 기판을 제작할 때에, 복수의 SOI 기판간에 있어서의 품질의 차이를 저감할 수 있다.
특히, 박리용 기판으로서 내열성이 낮은 유리 기판 등을 적용하는 경우에는, 박리용 기판을 몇 번에 걸쳐 반복해서 재이용함으로써 열 처리가 복수 횟수 행해지고, 기판의 특성의 변화에 의한 접합 불량이 생길 우려가 있지만, 박리용 기판으로서 수회(數回)(바람직하게는, 1번)의 이용이라면, 기판의 특성의 변화에 따른 접합 불량을 저감할 수 있다.
또한, 도 2a-1 내지 도 2e-2에서는, 새롭게 제조한 SOI 기판(제 2 SOI 기판(110))을 박리용의 기판(공정 A에 있어서의 제 1 SOI 기판(100))으로서 사용하는 경우, 제 3 단결정 반도체 막(113)을 평탄화한 후에 상기 제 3 단결정 반도체 막(113) 위에 반도체 막을 형성하고, 열 처리에 의한 에피택시얼 성장(고상 성장)에 의하여 결정화를 행하는 방법을 도시하지만, 이것에 한정되지 않는다.
예를 들어, 박리한 후의 제 2 SOI 기판(110)의 제 3 단결정 반도체 막(113)의 표면에 평탄화 처리를 행하지 않고, 반도체 막(114)을 형성하고(도 3e-1 참조), 그 후, 열 처리를 행함으로써, 반도체 막(114)의 결정화를 행하여도 좋다(도 3a-3 참조). 이 경우, 제 3 단결정 반도체 막(113)의 표면에 요철이 있는 경우라도, 상기 제 3 단결정 반도체 막(113) 위에 반도체 막(114)을 형성한 후에 결정화하여 제 2 단결정 반도체 막(154)을 형성함으로써, 상기 제 2 단결정 반도체 막(154)의 표면을 제 3 단결정 반도체 막(113)의 표면의 요철보다 완화된 표면으로 할 수 있다.
그 후, 도 3a-4의 공정을 행하여도 좋고, 제 2 단결정 반도체 막(154)의 표 면에 평탄화 처리를 행한 후에 도 3a-4의 공정을 행하여도 좋다. 또한, 제 2 단결정 반도체 막(154)의 평탄화를 행하는 경우라도, 박리한 후의 제 3 단결정 반도체 막(113)의 표면과 비교하여 표면이 평탄하기 때문에, 박리한 후에 평탄화 처리를 행하는 경우와 비교하여 평탄화를 용이하게 행할 수 있다.
도 3a-1 내지 도 3e-2에서는, 제 2 SOI 기판(110)을 제조하기 위해서 박리용 기판으로서 사용한 제 1 SOI 기판(100)은, 박리한 후에 평탄화 처리(도 3e-2 참조)를 행하는 경우를 도시하지만, 제 2 SOI 기판(110)과 마찬가지로 잔존한 제 2 단결정 반도체 막(154) 위에 반도체 막을 형성한 후에 열 처리를 행함으로써, 잔존한 제 2 단결정 반도체 막(154)을 시드(seed)층으로서 단결정 반도체 막을 형성하여도 좋다. SOI 기판의 단결정 반도체 막을 두껍게 형성하는 경우에는 적합하다.
또한, 본 실시형태에서 나타낸 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태에서 도시하는 제작 방법과 적절히 조합하여 행할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와 다른 SOI 기판의 제작 방법에 대해서 도면을 참조하여 설명한다. 구체적으로는, 제 1 단결정 반도체 막 위에 반도체 막을 형성하고, 성막과 동시에 에피택시얼 성장(기상(氣相) 성장)시켜 제 2 단결정 반도체 막을 형성하는 방법에 관해서 상기 실시형태와 다른 방법에 대해서 설명한다.
단결정 반도체 막(예를 들어, 단결정 실리콘 막) 위에 CVD법에 의하여 소정의 조건으로 반도체 막(예를 들어, 실리콘 막)을 형성함으로써 형성되는 반도체 막 을 퇴적과 동시에 단결정 실리콘 막을 시드층으로서 에피택시얼 성장(기상 성장)시킬 수 있다.
예를 들어, 상기 도 2a-1 내지 도 2d까지의 공정을 행한 후, 박리용 기판으로서 이용하는 제 2 SOI 기판(110) 위에 CVD법을 사용하여 소정의 조건으로 반도체 막을 형성한다. 그 결과, 제 2 SOI 기판(110)의 제 3 단결정 반도체 막(113)위에 에피택시얼 성장(기상 성장)시키면서 반도체 막을 형성함으로써, 제 4 단결정 반도체 막(164)을 형성할 수 있다(도 4e-1 참조).
또한, 플라즈마 CVD법의 조건은, 미결정 반도체 막을 형성하는 조건으로 행한다. 구체적으로는, 실란 가스 및 수소 가스를 포함하는 분위기하에서 수소 가스의 유량을 실란 가스의 유량과 비교하여 50배 이상, 바람직하게는, 100배 이상으로 하여 행한다. 이러한 조건으로 행함으로써, 성막과 동시에 에피택시얼 성장을 행할 수 있다.
또한, 본 실시형태에서 나타낸 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태에서 나타내는 제작 방법과 적절히 조합하여 행할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 나타낸 SOI 기판의 제작 방법에 있어서, 박리용 기판이 되는 SOI 기판의 제작 방법의 일례에 관하여 도면을 참조하여 설명한다.
상기 실시형태에서는, 박리용 기판으로서 기능하는 SOI 기판(제 1 SOI 기판(100))을 사용하여 제작된 SOI 기판(제 2 SOI 기판(110))을 박리용 기판으로서 사용하는 경우에 대해서 나타내지만, 본 실시형태에서는, 그 기초가 되는 SOI 기판(제 1 SOI 기판(100))의 제작 방법에 관하여 도면을 참조하여 설명한다.
우선, 표면에 절연막(102)이 형성되고, 표면으로부터 소정의 깊이에 박리층(175)이 형성된 단결정 반도체 기판(171)(예를 들어, 단결정 실리콘 기판)을 준비한다(도 9a 참조).
단결정 반도체 기판(171)은 시중 판매(市中販賣)의 반도체 기판을 사용할 수 있고, 예를 들어, 단결정의 실리콘 기판이나 게르마늄 기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 들 수 있다. 시중 판매의 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형(圓形)이 대표적이다. 또한, 형상은 원형에 한정되지 않고, 직사각형 형상 등으로 가공한 실리콘 기판을 사용할 수도 있다.
절연막(102)은 접합층으로서 기능한다.
박리층(175)은 전계로 가속된 이온으로 이루어지는 이온 빔을 조사하여 단결정 반도체 기판(171)의 표면으로부터 소정의 깊이의 영역에 이온을 도입함으로써 형성할 수 있다.
다음, 제 1 기판(101)을 준비하고(도 9b 참조), 단결정 반도체 기판(171)의 표면과 제 1 기판(101)의 표면을 대향시키고, 접합층으로서 기능하는 절연막(102)의 표면과 제 1 기판(101)의 표면을 접합시킨다(도 9c 참조). 단결정 반도체 기판(171) 위에 형성된 절연막(102)과 제 1 기판(101)의 표면을 밀착시킴으로써 접합이 형성된다. 이 접합은 반데르발스 힘(Van der Waal's forces)이 작용하고, 단결 정 반도체 기판(171)과 제 1 기판(101)을 밀착시킴으로써, Si-H, Si-OH 등을 결합 종으로서, 수소 결합에 의한 강고한 접합을 형성할 수 있게 된다.
다음, 가열 처리를 행하고, 박리층(175)에서 벽개하고, 단결정 반도체 기판(171)의 일부를 박리하여 제 1 기판(101) 위에 형성한다(도 9d 참조). 여기서는, 400℃ 내지 700℃의 가열 처리를 행함으로써, 박리층(175)에 포함되는 이온(예를 들어, 수소 이온)에 미소한 공동의 체적 변화가 일어나고, 박리층(175)에 연하여 벽개될 수 있게 된다. 그 결과, 제 1 기판(101) 위에 절연막(102)을 통하여 제 1 단결정 반도체 막(103)이 형성된다.
이상의 공정에 의하여 제 1 기판(101) 위에 절연막(102)을 통하여 제 1 단결정 반도체 막(103)이 형성된 제 1 SOI 기판(100)을 형성할 수 있다.
그 후, 제 1 SOI 기판(100)은 상기 도 1a-1 내지 도 2e-2에 있어서의 박리용 기판으로서 이용할 수 있다.
이와 같이, 본 실시형태에서는, 후에 박리용 기판으로서 사용하는 SOI 기판을 단결정 반도체 기판을 사용하여 제작한 후, 상기 SOI 기판을 박리용 기판으로서 사용한다. 따라서, 가령 비반도체 기판(예를 들어, 유리 기판) 위에 단결정 반도체 막을 가지는 SOI 기판을 50장 형성하는 경우, 종래 방법에서는, 모든 SOI 기판의 제작에 있어서 박리용 기판으로서 단결정 반도체 기판을 사용할 필요가 있었다. 따라서, 박리용 기판과 피박리용 기판의 특성의 상이에 의하여 접합 불량이 생길 가능성이 높고, 수율이 저하될 우려가 있다. 또한, 반도체 기판을 반복하여 재이용할 경우에는, 박리용 기판이 되는 반도체 기판의 품질의 저하에 따라, 제작된 복 수의 SOI 기판간에 있어서의 품질의 차이가 생긴다.
한편, 본 발명의 SOI 기판의 제작 방법에서는, 최초의 1장째의 SOI 기판(여기서는 제 1 SOI 기판)의 제조에는, 박리용 기판으로서 단결정 반도체 기판을 사용하지만, 2장째 이후의 SOI 기판의 제조에는 박리용 기판과 피박리용 기판으로서 동일한 재료로 이루어지는 기판을 사용할 수 있다. 그 결과, 접합 불량을 저감하고, 수율의 향상을 도모할 수 있다. 또한, 상기 도 2a-1 내지 도 2e-2에 도시하는 바와 같이, 제조된 SOI 기판을 박리용 기판으로서 사용함으로써, 박리용 기판이 반복하여 재이용되는 것을 방지하고, 제작된 복수의 SOI 기판간에 있어서의 품질의 차이를 저감할 수 있다.
또한, 본 실시형태에서 나타낸 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태에서 나타내는 제작 방법과 적절히 조합하여 행할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에서 제작한 SOI 기판을 사용하여, 반도체 장치를 제작하는 방법을 설명한다.
우선, 도 5a 내지 도 6c를 참조하여 반도체 장치의 제작 방법으로서 n채널형 박막 트랜지스터, 및 p채널형 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터(TFT)를 조합함으로써, 각종의 반도체 장치를 형성할 수 있다.
SOI 기판으로서 실시형태 1의 방법에 의하여 제작한 SOI 기판을 사용하는 경우에 대해서 설명한다. 또한, 여기서는, 상기 도 1e에 있어서, 평탄화 처리를 행하고, 제 2 단결정 반도체 막(154)을 제거하여 제 1 단결정 반도체 막(103)을 노출 시킨 SOI 기판을 사용하는 경우에 대해서 나타낸다.
도 5a는 도 1a-1 내지 도 1e를 사용하여 설명한 방법으로 제작된 SOI 기판의 단면도이다.
에칭에 의하여 SOI 기판의 제 1 단결정 반도체 막(103)을 소자 분리하여, 도 5b에 도시하는 바와 같이, 반도체 막(251, 252)을 형성한다. 반도체 막(251)은 n채널형의 TFT를 구성하고, 반도체 막(252)은 p채널형 TFT를 구성한다.
도 5c에 도시하는 바와 같이, 반도체 막(251, 252) 위에 절연막(254)을 형성한다. 다음, 절연막(254)을 통하여 반도체 막(251) 위에 게이트 전극(255)을 형성하고, 반도체 막(252) 위에 게이트 전극(256)을 형성한다.
또한, 제 1 단결정 반도체 막(103)의 에칭을 행하기 전에 TFT의 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물 원소, 또는 인, 비소 등의 도너가 되는 불순물 원소를 제 1 단결정 반도체 막(103)에 첨가하는 것이 바람직하다. 예를 들어, n채널형 TFT가 형성되는 영역에 억셉터를 첨가하고, p채널형 TFT가 형성되는 영역에 도너를 첨가한다.
다음, 도 5d에 도시하는 바와 같이, 반도체 막(251)에 n형의 저농도 불순물 영역(257)을 형성하고, 반도체 막(252)에 p형의 고농도 불순물 영역(259)을 형성한다. 우선, 반도체 막(251)에 n형 저농도 불순물 영역(257)을 형성한다. 따라서, p채널형 TFT가 되는 반도체 막(252)을 레지스트로 마스크하고, 도너를 반도체 막(251)에 첨가한다. 도너로서 인 또는 비소를 첨가하면 좋다. 이온 도핑법 또는 이온 주입법에 의하여 도너를 첨가함으로써, 게이트 전극(255)이 마스크가 되고, 반도체 막(251)에 자기 정합적으로 n형의 저농도 불순물 영역(257)이 형성된다. 반도체 막(251)의 게이트 전극(255)과 겹치는 영역은 채널 형성 영역(258)이 된다.
다음에, 반도체 막(252)을 덮는 마스크를 제거한 후, n채널형 TFT가 되는 반도체 층(251)을 레지스트 마스크로 덮는다. 다음에, 이온도핑법 또는 이온 주입법에 의해 억셉터를 반도체 막(252)에 첨가한다. 억셉터로서, 붕소를 첨가할 수 있다. 억셉터의 첨가공정에서는, 게이트 전극(255)이 마스크로서 기능하여, 반도체 막(252)에 p형의 고농도 불순물 영역(259)이 자기정합적으로 형성된다. p형의 고농도 불순물 영역(259)은 소스 영역 또는 드레인 영역으로서 기능한다. 반도체 막(252)의 게이트 전극(256)과 겹치는 영역은 채널 형성 영역(260)이 된다. 여기에서는, n형의 저농도 불순물 영역(257)을 형성한 후, p형의 고농도 불순물 영역(259)을 형성하는 방법을 설명하였지만, 먼저 p형의 고농도 불순물 영역(259)을 형성할 수도 있다.
다음에, 반도체 막(251)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해서 질화실리콘 등의 질소 화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향의 이방성 에칭함으로써, 도 6a에 도시하는 바와 같이, 게이트 전극(255, 256)의 측면에 접하는 사이드 월 절연층(261, 262)을 형성한다. 이 이방성 에칭에 의해, 절연막(254)도 에칭된다.
다음에, 도 6b에 도시하는 바와 같이, 반도체 층(252)을 레지스트(265)로 덮는다. 반도체 층(251)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순 물 영역을 형성하기 위해서, 이온 주입법 또는 이온 도핑법에 의해, 반도체 층(251)에 고도즈량으로 도너를 첨가한다. 게이트 전극(255) 및 사이드 월 절연막(261)이 마스크가 되어, n형의 고농도 불순물 영역(267)이 형성된다. 다음에, 도너 및 억셉터의 활성화를 위한 가열 처리를 한다.
활성화의 가열 처리 후, 도 6c에 도시하는 바와 같이, 수소를 포함한 절연막(268)을 형성한다. 절연막(268)을 형성 후, 350℃ 이상 450℃ 이하의 온도로 가열 처리를 하여, 절연막(268) 중에 포함되는 수소를 반도체 막(251, 252) 중으로 확산시킨다. 절연막(268)은, 프로세스 온도가 350℃ 이하의 플라즈마 CVD법에 의하여 질화실리콘 또는 질화산화실리콘을 퇴적시킴으로써 형성할 수 있다. 반도체 막(251, 252)에 수소를 공급함으로써, 반도체 막(251, 252) 중 및 절연막(254)과의 계면에서의 포획 중심이 되는 결함을 효과적으로 보상할 수 있다.
그 후, 층간 절연층(269)을 형성한다. 층간 절연층(269)은, 산화실리콘 막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기재료로 이루어지는 절연막, 또는, 폴리이미드, 아크릴 등의 유기수지막으로부터 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간 절연막(269)에 콘택트 홀을 형성한 후, 도 6c에 도시하는 바와 같이 배선(270)을 형성한다. 배선(270)의 형성에는, 예를 들어, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
이상의 공정에 의해, n채널형 TFT와 p채널형 TFT를 갖는 반도체 장치를 제작 할 수 있다. SOI 기판의 제작 과정에서, 채널 형성 영역을 구성하는 반도체 막의 금속 원소의 농도를 저감시키고 있기 때문에, 오프 전류가 작고, 임계값 전압의 변동이 억제된 TFT를 제작할 수 있다.
도 5a 내지 도 6c를 참조하여 TFT의 제작 방법을 설명하였지만, TFT 이외에 용량, 저항 등 TFT와 함께 각종의 반도체 소자를 형성함으로써, 고부가가치의 반도체 장치를 제작할 수 있다. 이하, 도면을 참조하면서 반도체 장치의 구체적인 형태를 설명한다.
우선, 반도체 장치의 일례로서, 마이크로프로세서에 대해서 설명한다. 도 7은 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU라고도 함.), 연산회로 제어부(502; ALU Controller), 명령 해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510)를 가진다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령 해석부(503)에 입력되고, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 기초하여 각종 제어를 행한다.
연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행중에, 외부의 입출력 장치나 주변회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(504)는 인터럽트 요구의 우선도나 마스크 상태를 판단하여 인터럽트 요구를 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는 기준 클록 신호 CLK1을 기초로 하여, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비한다. 도 7에 도시하는 바와 같이, 내부 클록 신호 CLK2는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 하는 기능, 및 연산기능을 구비한 반도체 장치의 일례를 설명한다. 도 8은 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 8에 도시하는 반도체 장치는 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RFCPU"라고 한다)라고 부를 수 있다.
도 8에 도시하는 바와 같이, RFCPU(511)는, 아날로그 회로부(512)와 디지털 회로부(513)를 가진다. 아날로그 회로부(512)로서, 공진용량을 가지는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520)를 가진다. 디지털 회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처 리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 가진다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의해 유도 기전력이 발생한다. 유도 기전력은, 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(529)는 RFCPU(511)을 구성하는 기판에 집적될 필요는 없고, 별도 부품으로서 RFCPU(511)에 조합할 수도 있다.
리셋 회로(517)는, 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는, 정전압 회로(516)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(519)는, 수신 신호를 복조하는 회로이고, 변조 회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(519)는 로패스 필터(low-pass filter)로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 이치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(520)는, 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(523)는, 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RF CPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)로의 데이터의 기록, 중앙 처리 유닛(525)에의 연산 명령 등이 포함된다.
중앙 처리 유닛(525)은, CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(오퍼레이팅 시스템)을 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 연산 처리를 하고, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
다음, 도 10a 내지 도 11b를 사용하여 반도체 장치로서 표시 장치에 대해서 설명한다.
도 10a 및 도 10b는 액정 표시 장치를 설명하기 위한 도면이다. 도 10a는 액정 표시 장치의 화소의 평면도이고, 도 10b는 J-K 절단선에 의한 도 10a의 단면 도이다.
도 10a에 도시하는 바와 같이, 화소는 단결정 반도체 막(320), 단결정 반도체 막(320)과 교차하는 주사선(322), 주사선(322)과 교차하는 신호선(323), 화소 전극(324), 화소 전극(324)과 단결정 반도체 막(320)을 전기적으로 접속하는 전극(328)을 가진다. 단결정 반도체 막(320)은 SOI 기판에 접합된 단결정 반도체 막(302)으로부터 형성된 층이며, 화소의 TFT(325)를 구성한다.
SOI 기판에는 상기 실시형태에서 나타낸 SOI 기판이 사용된다. 도 10b에 도시하는 바와 같이, 제 1 기판(101) 위에 절연막(102) 및 단결정 반도체 막(320)이 적층된다. 제 1 기판(101)은 유리이다. TFT(325)의 단결정 반도체 막(320)은 SOI 기판의 반도체 막을 에칭에 의하여 소자 분리하여 형성된 막이다. 단결정 반도체 막(320)에는 채널 형성 영역(340), 도너가 첨가된 n형의 고농도 불순물 영역(341)이 형성된다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 및 드레인 전극의 한쪽은 신호선(323)에 포함된다.
층간 절연막(327) 위에는 신호선(323), 화소 전극(324) 및, 전극(328)이 형성된다. 층간 절연막(327) 위에는 주상(柱狀) 스페이서(329)가 형성된다. 신호선(323), 화소 전극(324), 전극(328) 및 주상 스페이서(329)를 덮어 배향막(330)이 형성된다. 대향 기판(332)에는 대향 전극(333), 대향 전극(333)을 덮는 배향막(334)이 형성된다. 주상 스페이서(329)는, 제 1 기판(101)과 대향 기판(332)의 빈틈을 유지하기 위해서 형성된다. 주상 스페이서(329)에 의해서 형성되는 공극(空隙)에 액정층(335)이 형성된다. 신호선(323) 및 전극(328)과 고농도 불순물 영 역(341)의 접속부는, 콘택트 홀의 형성에 의해서 층간 절연막(327)에 단차가 생기기 때문에, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 그 때문에, 이 단차부에 주상 스페이서(329)를 형성하여 액정의 배향의 흐트러짐을 방지한다.
다음, 일렉트로루미네선스 표시장치(이하, EL 표시장치라고 한다)에 대해서, 도 11a 및 도 11b를 참조하여 설명한다. 도 11a는 EL 표시장치의 화소의 평면도이고, 도 11b는, J-K 절단선에 의한 도 11a의 단면도이다.
도 11a에 도시하는 바와 같이, 화소는 TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL 층)이 한 쌍의 전극간에 끼운 구조의 발광 소자가 각 화소에 형성된다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다. 또한, 반도체 막(403)은, 선택용 트랜지스터(401)의 채널 형성 영역, 소스 영역, 및 드레인 영역이 형성된다. 반도체 막(404)은, 표시 제어용 트랜지스터(402)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체 막(403, 404)은, SOI 기판에 접합된 단결정 반도체 막(302)으로 형성된 막이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(411)으로서 형성된다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은 화소 전 극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은 전류 공급선(407)에 포함된다.
표시 제어용 트랜지스터(402)는 p채널형 TFT이다. 도 11b에 도시하는 바와 같이, 반도체 막(404)에는 채널 형성 영역(451) 및 p형 고농도 불순물 영역(452)이 형성된다. 또한, SOI 기판은 실시형태 1의 방법으로 제작한 SOI 기판(132)이 사용된다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮고, 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성된다. 또한, 층간 절연막(427) 위에는 전극(413)에 전기적으로 접속되어 있는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소 전극(408) 위에는 EL 층(429)이 형성되고, EL 층(429) 위에는 대향 전극(430)이 형성된다. 보강판으로서 대향 기판(431)이 형성되어 있고, 대향 기판(431)은 수지층(432)에 의해 제 1 기판(101)에 고정된다.
EL 표시장치의 계조의 제어는, 발광 소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다에 트랜지스터의 특성 값의 차이가 큰 경우, 채용하는 것은 어렵고, 그것을 위해서는 특성의 편차를 보정하는 보정 회로가 필요하게 된다. SOI 기판의 제작 공정, 및 게터링 공정을 포함하는 제조 방법으로 EL 표시장치를 제작함으로써, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 편차가 없어지기 때문에, 전류 구동 방식을 채용할 수 있다.
즉, SOI 기판을 사용함으로써, 다양한 전기 기기를 제작할 수 있다. 전기 기기로서는, 비디오카메라, 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disc) 등의 기록매체를 재생하고 또 기억된 화상 데이터를 표시할 수 있는 표시장치를 구비한 장치) 등이 포함된다.
도 12a 내지 도 12c를 사용하여, 전기 기기의 구체적인 형태를 설명한다. 도 12a는 휴대 전화기(901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성된다. 표시부(902)에, 도 10a 및 도 10b에서 설명한 액정 표시 장치 또는 도 11a 및 도 11b에서 설명한 EL 표시장치를 적용함으로써, 표시 불균일이 적고 화질이 뛰어난 표시부(902)로 할 수 있다.
또한, 도 12b는 디지털 플레이어(911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 이어폰(914)의 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 10a 및 도 10b에서 설명한 액정 표시 장치 또는 도 11a 및 도 11b에서 설명한 EL 표시장치를 적용함으로써, 화면 사이즈가 0.3인치부터 2인치 정도인 경우라도, 고정세(高精細)의 화상 및 다량의 문자정보를 표시할 수 있다.
또한, 도 12c는 전자 서적(921)의 외관도이다. 이 전자 서적(921)은, 표시 부(922), 조작 스위치(923)를 포함한다. 전자 서적(921)에, 모뎀이 내장되어도 좋고, 도 8의 RFCPU를 내장시킴으로써, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는 도 10a 및 도 10b에서 설명한 액정 표시 장치, 또는 도 11a 및 도 11b에서 설명한 EL 표시장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
또한, 본 실시형태에서 나타낸 SOI 기판의 제작 방법은, 본 명세서의 다른 실시형태에서 나타내는 제작 방법과 적절히 조합하여 행할 수 있다.
[실시예 1]
본 실시예에서는, SOI 기판의 제작에 있어서, 박리 후의 SOI 기판의 단결정 반도체 막 위에 비정질 반도체 막을 형성한 후에 열 처리를 행한 경우의 열 처리 후의 결정성에 관하여 설명한다.
우선, 박리용 기판이 되는 단결정 반도체 기판(여기서는 실리콘 웨이퍼)을 준비하고, 상기 단결정 반도체 기판 위에 플라즈마 CVD법을 사용하여 산화질화실리콘 막을 100nm 형성하고, 계속해서 질화산화실리콘 막을 50nm 형성하였다. 다음, 단결정 반도체 기판에 이온 도핑법을 사용하여 수소 이온을 도입하고, 박리층을 형성하였다. 수소 도핑의 조건은, 수소 가스를 사용하여 가속 전압 25kV, RF전력 100W, 도즈량 2.2×1016ion/cm2로 행하였다. 다음, 질화산화실리콘 막 위에 접합층으로서 기능하는 절연막을 형성하였다. 여기서는, 접합층으로서 기능하는 절연막으로서 CVD법에 의하여 유기 실란(TEOS: 화학식 Si(OC2H5)4)을 원료 가스에 사용하 여 산화실리콘 막을 50nm 형성하였다. 다음, 유리 기판을 준비하고, 단결정 반도체 기판 위에 형성된 접합층으로서 기능하는 절연막의 표면과 유리 기판의 표면을 접합시킨다(도 13a 참조). 다음, 열 처리(200℃에서 2시간의 열 처리 후, 600℃에서 4시간의 열 처리)를 행하고, 박리층에서 벽개시킴으로써, 유리 기판 위에 단결정 실리콘 막을 형성하였다(도 13b 참조). 또한, 단결정 실리콘 막은 산화질화실리콘 막, 질화산화실리콘 막 및 산화실리콘 막을 통하여 유리 기판 위에 형성되었다(도 13c 참조).
다음, 유리 기판 위에 형성된 단결정 실리콘 막 위에 CVD법을 사용하여, 아모퍼스 실리콘(a-Si) 막을 40nm 형성하였다(도 13d 참조). 그 후, RTA(Rapid Thermal Anneal) 장치를 사용하여 750℃에서 3분 열처리를 행하고 a-Si 막의 결정화를 행하였다(도 13e 참조).
도 14에 성막한 반도체 막의 열 처리 전후에 있어서의 결정성에 대해서 라만 분광 측정을 행한 결과를 도시한다.
도 14에 도시하는 바와 같이, 열 처리 전은, 520.6cm-1의 작은 단결정 피크와 440cm-1 내지 500cm-1의 아모퍼스를 나타내는 완만한 피크가 관찰되었다. 한편, 열 처리 후는 실리콘의 단결정을 나타내는 라만 피크(520.6cm-1)만이 관찰되었다. 그 결과, 단결정 실리콘 막 위에 형성된 아모퍼스 실리콘이 열 처리에 의하여 응력이 가해지지 않는 단결정 실리콘 막에 결정화된 것을 알 수 있었다.
다음에, 성막한 반도체 막의 열 처리 전후의 결정의 면 방위에 관하여 도 15a 내지 도 15c를 참조하여 설명한다. 도 15a 및 도 15b는 실리콘 막 표면의 전자후방산란회절상(EBSP; Electron Back Scatter Diffraction Pattern)의 측정 데이터로부터 얻어진 역극점도(逆極點圖)(IPF; Inverse Pole Figure) 맵이다. 도 15a는 아모퍼스 실리콘의 성막 후에 열 처리를 행하지 않는 실리콘 막의 IPF 맵이며, 도 15b는 아모퍼스 실리콘의 성막 후에 열 처리를 행한 실리콘 막의 IPF 맵이다. 도 15c는 결정의 각 방위를 컬러 코드화하고, IPF 맵의 배색(配色)과 결정 방위의 관계를 도시하는 컬러 코드 맵이다. 또한, 측정 범위는 40㎛×40㎛로 행하였다.
도 15a 및 도 15b의 IPF 맵을 보면, a-Si 막의 형성 후에서는 면방위가 랜덤이었지만, 열 처리 후는 결정립계가 없고, 결정축이 <100>방위로 일치한 단결정 실리콘 막이 얻어진 것을 확인할 수 있었다.
이상의 결과에 따라, 평탄화 처리를 행하지 않고, 단결정 실리콘 막 위에 a-Si를 형성하고, 열 처리를 행한 경우라도, 상기 단결정 실리콘 막을 시드층으로서 a-Si 막이 에피택시얼 성장(고상 성장)에 의하여 결정화하는 것을 확인할 수 있었다.
[실시예 2]
본 실시예에서는, SOI 기판의 제작에 있어서, 박리 후의 SOI 기판의 단결정 반도체 막 위에 비정질 반도체 막을 형성한 후에 열 처리를 행한 경우의 표면의 평탄화에 대해서 설명한다.
본 실시예에서는, 상기 실시예 1과 마찬가지로 박리한 후에 a-Si 성막하고 열 처리를 행한 후(도 13e 참조)의 표면을 주사형(走査型) 전자 현미경(SEM; Scanning Electron Microscope)을 사용하여 관찰하였다. 또한, 비교로서, 박리한 후(도 13c 참조)의 단결정 실리콘 막의 표면에 대해서 SEM를 사용하여 관찰을 행하였다.
도 16a에 박리한 후에 a-Si 성막하고 열 처리를 행한 후의 SOI 기판의 표면의 SEM 상을 나타내고, 도 16b에 비교예로서 박리한 후의 SOI 기판의 표면의 SEM 상을 나타낸다.
도 16a 및 도 16b에 도시하는 바와 같이, 박리한 후의 SOI 기판의 표면은, 표면의 요철이 관찰되었다. 한편, a-Si 성막 후에 열 처리를 행한 SOI 기판의 표면은, 박리한 후의 SOI 기판의 표면과 비교하여 요철이 완화됨으로써 표면이 평탄으로 되는 것이 관찰되었다. 이것은 성막된 a-Si가 단결정 실리콘 막의 표면의 요철을 완화하도록 형성되기 때문이라고 생각할 수 있다.
도 1a-1 내지 도 1e는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 2a-1 내지 도 2e-2는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 3a-1 내지 도 3e-2는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 4a-1 내지 도 4e-2는 본 발명의 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 5a 내지 도 5d는 본 발명의 SOI 기판을 사용한 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 6a 내지 도 6c는 본 발명의 SOI 기판을 사용한 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 7은 본 발명의 SOI 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 8은 본 발명의 SOI 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 9a 내지 도 9f는 박리용 기판이 되는 SOI 기판의 제작 방법의 일례를 도시하는 도면.
도 10a 및 도 10b는 본 발명의 SOI 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 11a 및 도 11b는 본 발명의 SOI 기판을 사용한 표시 장치의 일례를 도시 하는 도면.
도 12a 내지 도 12c는 본 발명의 SOI 기판을 사용한 전자 기기를 도시하는 도면.
도 13a 내지 도 13e는 본 발명의 SOI 기판의 제작 방법을 도시하는 도면.
도 14는 열 처리 전후에 있어서의 반도체 막의 라만 분광 측정의 결과를 도시하는 도면.
도 15a 내지 도 15c는 열 처리 전후에 있어서의 반도체 막의 EBSP의 결과를 도시하는 도면.
도 16a 및 도 16b는 고상(固相) 성장시킨 반도체 막의 표면의 SEM상을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: SOI 기판 100' : 제 1 SOI 기판
101: 기판 102: 절연막
103: 단결정 반도체 막 104: 반도체 막
105: 박리층 106: 절연막
107: 이온 빔 110: SOI 기판
111: 기판 113: 단결정 반도체 막
154: 제 2 단결정 반도체 막

Claims (20)

  1. 제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판을 준비하는 단계와;
    상기 제 1 기판과 동일한 재료로 형성되는 제 2 기판을 준비하는 단계와;
    상기 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하는 단계와;
    상기 제 2 단결정 반도체 막에 이온들을 첨가함으로써 박리층을 형성하는 단계와;
    상기 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 2 기판의 표면에 상기 제 2 절연막의 표면을 접합하는 단계와;
    상기 제 2 기판 위에 상기 제 2 절연막을 통하여 상기 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판이 형성되도록 상기 박리층에서 벽개를 일으키기 위해서 상기 박리층에 열 처리를 행하는 단계를 포함하는, SOI 기판의 제작 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 표면 위에 형성된 제 1 절연막과, 소정의 깊이에 형성된 제 1 박리층과, 제 1 기판을 포함하는 반도체 기판을 준비하는 단계와;
    상기 제 1 기판과 동일한 재료로 형성되는 제 2 기판을 준비하는 단계와;
    상기 제 2 기판의 표면에 상기 제 1 절연막의 표면을 접합하는 단계와;
    상기 제 2 기판 위에 상기 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성되는 제 1 SOI 기판이 형성되도록, 상기 제 1 박리층에서 벽개를 일으키기 위해서 상기 제 1 박리층에 열 처리를 행하는 단계와;
    상기 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하는 단계와;
    상기 제 2 단결정 반도체 막에 이온들을 첨가함으로써 제 2 박리층을 형성하는 단계와;
    상기 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 1 기판과 동일한 재료로 형성되는 제 3 기판의 표면에 상기 제 2 절연막의 표면을 접합하는 단계와;
    상기 제 3 기판 위에 상기 제 2 절연막을 통하여 상기 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판이 형성되도록 상기 제 2 박리층에서 벽개를 일으키기 위해서 상기 제 2 박리층에 열 처리를 행하는 단계를 포함하는, SOI 기판의 제작 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 공정으로서,
    제 1 기판 위에 제 1 절연막을 통하여 제 1 단결정 반도체 막이 형성된 제 1 SOI 기판을 준비하는 단계와;
    상기 제 1 기판과 동일한 재료로 형성되는 제 2 기판을 준비하는 단계와;
    상기 제 1 단결정 반도체 막 위에 제 2 단결정 반도체 막을 형성하는 단계와;
    상기 제 2 단결정 반도체 막에 이온들을 첨가함으로써 박리층을 형성하는 단계와;
    상기 제 2 단결정 반도체 막 위에 제 2 절연막을 형성하는 단계를 포함하는, 상기 제 1 공정; 및
    제 2 공정으로서,
    상기 제 2 기판의 표면에 상기 제 2 절연막의 표면을 접합하는 단계와;
    상기 제 2 기판 위에 상기 제 2 절연막을 통하여 상기 제 2 단결정 반도체 막의 일부가 형성된 제 2 SOI 기판이 형성되도록 상기 박리층에서 벽개를 일으키기 위해서 상기 박리층에 열 처리를 행하는 단계를 포함하는, 상기 제 2 공정을 포함하고,
    상기 제 2 공정에서 형성된 상기 제 2 SOI 기판은 상기 제 1 공정에서의 상기 제 1 SOI 기판으로서 사용되는, SOI 기판의 제작 방법.
  12. 제 11 항에 있어서,
    상기 제 1 기판 위에 잔존한 상기 제 2 단결정 반도체 막의 표면과 상기 제 2 기판 위에 형성된 상기 제 2 단결정 반도체 막의 표면의 한쪽 또는 양쪽 모두에 평탄화 처리를 행하는, SOI 기판의 제작 방법.
  13. 제 12 항에 있어서,
    상기 평탄화 처리를 위해서 레이저 광 조사를 행하는, SOI 기판의 제작 방법.
  14. 제 1 항, 제 6 항 및 제 11 항 중 어느 한 항에 있어서,
    유리 기판은 상기 제 1 기판 및 상기 제 2 기판으로서 사용되는, SOI 기판의 제작 방법.
  15. 제 1 항, 제 6 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 단결정 반도체 막은 상기 제 1 단결정 반도체 막 위에 반도체 막을 형성한 후에 열 처리를 행하여 상기 반도체 막의 고상 성장에 의하여 결정화되는, SOI 기판의 제작 방법.
  16. 제 15 항에 있어서,
    비정질 반도체 막은 상기 반도체 막으로서 사용되는, SOI 기판의 제작 방법.
  17. 제 1 항, 제 6 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 단결정 반도체 막은 CVD법에 의하여 상기 제 1 단결정 반도체 막 위에 형성된 반도체 막의 기상 성장에 의하여 형성되는, SOI 기판의 제작 방법.
  18. 제 1 항, 제 6 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 기판은 절연 재료로 만들어진, SOI 기판의 제작 방법.
  19. 제 1 항에 있어서,
    상기 제 1 기판 위에 잔존한 상기 제 2 단결정 반도체 막의 표면과, 상기 제 2 기판 위에 형성된 상기 제 2 단결정 반도체 막의 표면의 한쪽 또는 양쪽 모두에 평탄화 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  20. 제 6 항에 있어서,
    상기 제 1 기판 위에 잔존한 상기 제 1 단결정 반도체 막의 표면과, 상기 제 2 기판 위에 형성된 상기 제 1 단결정 반도체 막의 표면과, 상기 제 2 기판 위에 잔존한 상기 제 2 단결정 반도체 막의 표면과, 상기 제 3 기판 위에 형성된 상기 제 2 단결정 반도체 막의 표면의 하나 이상에 평탄화 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
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