JP2009158943A - Ｓｏｉ基板の作製方法 - Google Patents

Ｓｏｉ基板の作製方法 Download PDF

Info

Publication number
JP2009158943A
JP2009158943A JP2008305901A JP2008305901A JP2009158943A JP 2009158943 A JP2009158943 A JP 2009158943A JP 2008305901 A JP2008305901 A JP 2008305901A JP 2008305901 A JP2008305901 A JP 2008305901A JP 2009158943 A JP2009158943 A JP 2009158943A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor film
single crystal
crystal semiconductor
soi substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008305901A
Other languages
English (en)
Other versions
JP2009158943A5 (ja
JP5503866B2 (ja
Inventor
Fumito Isaka
史人 井坂
Sho Kato
翔 加藤
Tatsu Komatsu
立 小松
Takamasa Nei
孝征 根井
Akihisa Shimomura
明久 下村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008305901A priority Critical patent/JP5503866B2/ja
Publication of JP2009158943A publication Critical patent/JP2009158943A/ja
Publication of JP2009158943A5 publication Critical patent/JP2009158943A5/ja
Application granted granted Critical
Publication of JP5503866B2 publication Critical patent/JP5503866B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】絶縁体でなる基板から構成されるＳＯＩ基板を作製するに際し、貼り合わせ不良を低減することを目的の一とする。
【解決手段】絶縁体でなる第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が設けられた第１のＳＯＩ基板と、第１の基板と同じ材料で形成された第２の基板とを用意し、第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、第２の単結晶半導体膜にイオンを添加して剥離層を形成し、第２の単結晶半導体膜上に接合層として機能する第２の絶縁膜を形成し、第１のＳＯＩ基板の表面と第２の基板の表面とを対向させ、第２の絶縁膜の表面と第２の基板の表面とを接合させた後に熱処理を行い、剥離層を境として劈開することにより、第２の基板上に第２の絶縁膜を介して第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成する。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法及び半導体装置の作製方法に関する。
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体膜が存在するＳＯＩ（Ｓｉｌｉｃｏｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている（例えば、特許文献１参照）。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、剥離用基板となるシリコンウエハにイオン注入法を用いて水素イオンを注入することによって表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別（被剥離用）のシリコンウエハに接合させる。その後、熱処理を行うことにより、イオン注入層が劈開面となり、水素イオンを注入した剥離用のシリコンウエハが薄膜状に剥離し、接合させた被剥離用のシリコンウエハ上に単結晶シリコン膜を形成することができる。また、スマートカット法は水素イオン注入剥離法と呼ぶこともある。
また、このようなスマートカット法を用いて単結晶シリコン層をガラスからなる支持基板上に形成する方法が提案されている（例えば、許文献２参照）。
他にも、スマートカット法において、剥離用の基板であるシリコンウエハを劈開後に研磨することによって、繰り返し再利用する方法が提案されている（例えば、特許文献３）。
特開２０００−１２４０９２号公報 特開平１１−１６３３６３号公報 特開２００７−２５１１２９号公報
ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、主に、液晶表示装置等の製造に用いられている。ガラス基板をベース基板（被剥離用基板）として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。この場合、スマートカット法を用いてガラス基板上に単結晶半導体膜を形成するには、剥離用基板であるシリコンウエハと、被剥離用基板であるガラス基板とを接合させた後、シリコンウエハの一部をガラス基板上に残存させるように当該シリコンウエハを分離する必要がある。
しかしながら、剥離用基板と被剥離用基板の特性（熱膨張係数、反り量等）が異なる場合、接合後に行う熱処理等により貼り合わせ不良を生じる恐れがある。特に、被剥離用基板として半導体基板以外の基板（例えば、ガラス基板等）を用いる場合には、基板同士の材質が異なるため、貼り合わせ不良が生じやすい。
また、同じ剥離用基板を繰り返し用いる（再利用する）場合、熱処理工程等が繰り返し行われることにより剥離用基板の品質が低下し、当該剥離用基板を用いて製造したＳＯＩ基板の品質が低下する恐れがある。そのため、１枚のシリコンウエハから初めに作製されたＳＯＩ基板と最後に作製されたＳＯＩ基板の品質に顕著な差が生じるおそれがある。また、１枚のシリコンウエハを用いてできるだけ多くのＳＯＩ基板を作製しようとする場合には、再利用するにつれ基板の膜厚が小さくなっていくため、製造過程で剥離用基板が破損する恐れや、貼り合わせ不良が生じる確率が高くなる恐れがある。
上述した問題に鑑み、本発明は、絶縁体でなる基板から構成されるＳＯＩ基板を作製するに際し、貼り合わせ不良を低減することを目的の一とする。又は、複数のＳＯＩ基板を作製するに際し、剥離用基板の破損を抑制し、複数のＳＯＩ基板間における品質の差異を低減することを目的の一とする。
本発明は、第１の基板上に絶縁膜を介して設けられた単結晶半導体膜を有する第１のＳＯＩ基板を用いて、第１の基板と同じ材料で形成された第２の基板上に絶縁膜を介して設けられた単結晶半導体膜を有する第２のＳＯＩ基板を作製する。
本発明のＳＯＩ基板の作製方法の一は、絶縁体でなる第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が設けられた第１のＳＯＩ基板と、第１の基板と同じ材料で形成された第２の基板とを用意し、第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、第２の単結晶半導体膜にイオンを添加して剥離層を形成し、第２の単結晶半導体膜上に第２の絶縁膜を形成し、第１のＳＯＩ基板の表面と第２の基板の表面とを対向させ、第２の絶縁膜の表面と第２の基板の表面とを接合させ、加熱処理を行うことにより剥離層を境として劈開し、第２の基板上に第２の絶縁膜を介して第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成することを特徴としている。
本発明のＳＯＩ基板の作製方法の一は、表面に第１の絶縁膜が形成され、且つ所定の深さに第１の剥離層が形成された半導体基板と、絶縁体でなる第１の基板と、第１の基板と同じ材料で形成された第２の基板とを用意し、半導体基板の表面と第１の基板の表面とを対向させ、第１の絶縁膜の表面と第１の基板の表面とを接合させ、加熱処理を行うことにより第１の剥離層を境として劈開し、第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が設けられた第１のＳＯＩ基板を形成し、第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、第２の単結晶半導体膜にイオンを添加して第２の剥離層を形成し、第２の単結晶半導体膜上に第２の絶縁膜を形成し、第１のＳＯＩ基板の表面と第２の基板の表面とを対向させ、第２の絶縁膜の表面と第２の基板の表面とを接合させ、加熱処理を行うことにより第２の剥離層を境として劈開し、第２の基板上に第２の絶縁膜を介して第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成することを特徴としている。
本発明のＳＯＩ基板の作製方法の一は、第１の工程と第２の工程とを有するＳＯＩ基板の作製方法であって、第１の工程は、絶縁体でなる第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が形成された第１のＳＯＩ基板と、第１の基板と同じ材料で形成された第２の基板とを用意し、第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、第２の単結晶半導体膜にイオンを添加して剥離層を形成し、第２の単結晶半導体膜上に第２の絶縁膜を形成する工程を有し、第２の工程は、第１のＳＯＩ基板の表面と第２の基板の表面とを対向させ、第２の絶縁膜の表面と第２の基板の表面とを接合させ、加熱処理を行うことにより剥離層を境として劈開し、第２の基板上に第２の絶縁膜を介して第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成する工程を有し、第２の工程において形成された第２のＳＯＩ基板を、第１の工程における第１のＳＯＩ基板として利用することを特徴としている。
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
本発明により、絶縁体でなる基板から構成されるＳＯＩ基板を作製する場合であっても、貼り合わせ不良を低減することができる。また、複数のＳＯＩ基板を作製する場合であっても、剥離用基板の破損を抑制し、複数のＳＯＩ基板間における品質の差異を低減することができる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明のＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。
まず、第１のＳＯＩ基板１００を準備する（図１（Ａ−１）参照）。
第１のＳＯＩ基板１００は、第１の基板１０１上に絶縁膜１０２を介して第１の単結晶半導体膜１０３が設けられたものを用いることができる。ここでは、第１のＳＯＩ基板１００は、剥離用基板となる。
第１の基板１０１は、絶縁体でなる基板を用いる。具体的には、第１の基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。また、本工程の処理温度に耐えうる耐熱性を有し、表面に絶縁膜（例えば、酸化シリコン膜や酸窒化シリコン膜）が形成されたプラスチック基板を用いることができる。第１の基板１０１として大面積化が可能で安価なガラス基板やプラスチック基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。つまり、本実施の形態では、第１の基板１０１として、シリコンウエハ等の半導体基板以外の基板（非半導体基板）を用いる。
絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
第１の単結晶半導体膜１０３は、単結晶シリコン膜等で形成することができる。膜厚は、２０ｎｍ〜２５０ｎｍで設けることが好ましい。なお、本明細書における「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含まれる。
次に、第１のＳＯＩ基板１００の第１の単結晶半導体膜１０３上に半導体膜１０４を形成する（図１（Ａ−２）参照）。
半導体膜１０４は、ＣＶＤ法等を用いてシリコン膜を２０ｎｍ〜２５０ｎｍで形成することができる。本実施の形態では、第１の単結晶半導体膜１０３上に非晶質半導体膜（例えば、アモルファスシリコン）を２０ｎｍ〜２５０ｎｍで形成する。半導体膜１０４の膜厚は、第１の単結晶半導体膜１０３の膜厚に応じて適宜設定すればよい。例えば、第１の単結晶半導体膜１０３が後の剥離工程において必要とされる膜厚を有している場合には、半導体膜１０４を設けなくてもよい。
次に、熱処理を行い、単結晶半導体膜１０３上に形成された半導体膜１０４をエピタキシャル成長（固相成長）させ結晶化させる（図１（Ａ−３）参照）。その結果、単結晶半導体膜１０３上に第２の単結晶半導体膜１５４が形成される。
熱処理は、加熱炉、レーザー照射、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）又はこれらを組み合わせて用いることができる。ここでは、単結晶半導体膜１０３上に半導体膜１０４を形成した後、ＲＴＡにより５００℃〜８００℃で５ｓｅｃ〜１８０ｓｅｃ熱処理を行うことにより、半導体膜１０４を結晶化させる。
次に、第２の単結晶半導体膜１５４の表面から所定の深さの領域に剥離層１０５を形成し、第２の単結晶半導体膜１５４上に絶縁膜１０６を形成する（図１（Ａ−４）参照）。
剥離層１０５は、電界で加速されたイオンでなるイオンビーム１０７を照射して、第２の単結晶半導体膜１５４の表面から所定の深さの領域にイオンを添加することにより形成することができる。イオンビーム１０７は、ソースガスを励起してソースガスのプラズマを生成し、プラズマから電界の作用によりプラズマに含まれるイオンを引き出すことで生成される。
剥離層１０５が形成される領域の深さは、イオンビーム１０７の加速エネルギーと入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に剥離層１０５が形成される。イオンを添加する深さで、後の工程において結晶化した第２の単結晶半導体膜１５４から分離される半導体膜の厚さが決定する。剥離層１０５が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
イオンの添加には、質量分離を伴わないイオンドーピング法又は質量分離を伴うイオン注入法を用いることができる。
イオンの添加の際に用いるソースガスとしては、水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。イオンドーピング法で水素ガスを用いた場合、生成するイオン種は、Ｈ＋、Ｈ２ ＋及びＨ３ ＋であるが、Ｈ３ ＋が最も多く注入されることが好ましい。Ｈ３ ＋はＨ＋、Ｈ２ ＋よりもイオンの注入効率がよく、注入時間の短縮を図ることができる。また、後の工程において剥離層に亀裂が生じやすくなる。
また、イオンを添加する前に、第２の単結晶半導体膜１５４上に絶縁膜を設けることが好ましい。絶縁膜を設けることにより、イオンの添加に伴い第２の単結晶半導体膜１５４の表面に不純物が付着することや、表面がエッチングされることを防止することができる。絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。この場合、絶縁膜１０６の下方にこれらの絶縁膜が形成される。また、絶縁膜１０６を形成した後にイオンを添加してもよい。
絶縁膜１０６は、被剥離用基板と接合する層（接合層）として機能し、ＣＶＤ法やスパッタリング法等により酸化シリコン膜、酸化窒化シリコン膜で設けることができる。また、絶縁膜１０６は接合層として機能するため表面が平坦であることが好ましい。ここでは、有機シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層を形成する。他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。
なお、本実施の形態では、第２の単結晶半導体膜１５４に剥離層１０５を設ける場合を示したが、第１の単結晶半導体膜１０３の膜厚が第２の単結晶半導体膜１５４より厚い場合には第１の単結晶半導体膜１０３に剥離層１０５を設けてもよい。
次に、第２の基板１１１を準備する（図１（Ｂ）参照）。
第２の基板１１１は、剥離用基板の第１のＳＯＩ基板１００を構成する第１の基板１０１と同一の材料でなる基板を用いる。例えば、第１の基板１０１及び第２の基板１１１としてガラス基板を用いることができる。また、ここでは、第２の基板１１１は、被剥離用基板となる。
第２の基板１１１として第１の基板１０１と同一の材料でなる基板を用いることにより、第１のＳＯＩ基板１００と第２の基板１１１を接合した後に加熱処理を行った場合であっても、それぞれの基板の熱膨張や熱処理前後における基板の収縮の差を小さくすることができる。その結果、接合不良を抑制することが可能となる。
次に、第１のＳＯＩ基板１００の表面と第２の基板１１１の表面とを対向させ、接合層として機能する絶縁膜１０６の表面と第２の基板１１１の表面とを接合させる（図１（Ｃ）参照）。この接合は、ファンデルワールス力が作用しており、第１のＳＯＩ基板１００と第２の基板１１１を密着することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ等を結合種として、水素結合による強固な接合を形成することが可能となる。
なお、第１のＳＯＩ基板１００と第２の基板１１１を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことが好ましい。これらの処理を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できる。
次に、加熱処理を行い剥離層１０５にて分離（劈開）することにより、第２の基板１１１上に絶縁膜１０６を介して第３の単結晶半導体膜１１３（第２の単結晶半導体膜１５４の一部）を設ける（図１（Ｄ）参照）。ここでは、４００℃乃至７００℃の加熱処理を行うことにより、剥離層１０５に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、剥離層１０５に沿って劈開する。その結果、第２の基板１１１上に、絶縁膜１０６を介して第３の単結晶半導体膜１１３が形成され、第１基板１０１上には、剥離されなかった第２の単結晶半導体膜１５４が残存する。
以上の工程により、第２の基板１１１上に絶縁膜１０６を介して単結晶半導体膜１１３が設けられた第２のＳＯＩ基板１１０を形成することができる。第２のＳＯＩ基板１１０は、上記図１（Ａ−１）における剥離用基板として利用することができる。
上述したように、剥離用基板としてＳＯＩ基板を用い、被剥離用基板として剥離用基板のＳＯＩ基板を構成する基板と同一の材料からなる基板を用いることによって、半導体基板以外の基板から構成されるＳＯＩ基板を作製する場合であっても、貼り合わせ不良を低減することができる。また、被剥離用基板である第２の基板１１１を用いて形成された第２のＳＯＩ基板１１０を、剥離用基板として用いることにより、複数のＳＯＩ基板の量産工程においてスループットを向上させることができる。
また、上記工程において、剥離後の第１のＳＯＩ基板１００’、第２のＳＯＩ基板１１０の表面に平坦化処理を行ってもよい（図１（Ｅ）参照）。平坦化処理を行うことにより、剥離後に第２の単結晶半導体膜１５４、第３の単結晶半導体膜１１３の表面に凹凸が生じた場合でも表面を平坦化することができる。
平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。ここでは、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、単結晶半導体膜の再結晶化と表面の平坦化を行う。また、第１のＳＯＩ基板１００の平坦化処理において、第２の単結晶半導体膜１５４を除去して、第１の単結晶半導体膜１０３を露出させてもよい。
レーザー光を単結晶半導体膜の上面側から照射することで、単結晶半導体膜の上面を溶融させることができる。溶融した後、単結晶半導体膜が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザー光を用いることにより、第１の基板１０１又は第２の基板１１１が直接加熱されないため、当該第１の基板１０１又は第２の基板１１１基板の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板を第１の基板１０１又は第２の基板１１１に用いることが可能である。
なお、レーザー光の照射による単結晶半導体膜の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体膜が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体膜の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザー光を発振することができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。
上述のようにレーザー光を照射した後には、単結晶半導体膜の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体膜の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体膜がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ６と０２をプロセスガスに用いて、単結晶半導体膜を薄くすることができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態２）
本実施の形態では、複数のＳＯＩ基板の作製方法及び基板の利用方法について図面を参照して説明する。
まず、剥離用基板となる第１のＳＯＩ基板１００と、第２の基板１１１を準備し、第１のＳＯＩ基板１００上に第２の単結晶半導体膜１５４を形成した後、当該第２の単結晶半導体膜１５４に剥離層１０５を形成し、第２の単結晶半導体膜１５４上に絶縁膜１０６を形成する（図２（Ａ−１）〜（Ａ−４）、図２（Ｂ）、以下「工程Ａ」と記す）。なお、図２（Ａ−１）〜図２（Ｂ）までの工程は、上記図１（Ａ−１）〜図１（Ｂ）と同様に行えばよい。
次に、接合層として機能する絶縁膜１０６の表面と第２の基板１１１の表面とを接合させた後に加熱処理を行い、剥離層１０５を境として劈開することにより、第２の基板１１１上に絶縁膜１０６を介して第３の単結晶半導体膜１１３を形成した後、剥離後の第１のＳＯＩ基板１００’、第２のＳＯＩ基板１１０の表面に平坦化処理を行う（図２（Ｃ）〜（Ｅ）、以下「工程Ｂ」と記す）。なお、図２（Ｃ）〜（Ｅ）までの工程は、上記図１（Ｃ）〜（Ｅ）と同様に行えばよい。
その後、工程Ｂにおいて形成された第２のＳＯＩ基板１１０を、工程Ａにおける剥離用の第１のＳＯＩ基板１００として用いることにより、新たなＳＯＩ基板の作製を行う。また、工程Ｂにおいて剥離後の第１のＳＯＩ基板１００’を用いてトランジスタ等の半導体素子を作製する。この場合、工程Ｂにおいて形成された第２のＳＯＩ基板１１０の第２の基板１１１、絶縁膜１０６、第３の単結晶半導体膜１１３が、工程Ａにおける第１のＳＯＩ基板１００の第１の基板１０１、絶縁膜１０２、第１の単結晶半導体膜１０３にそれぞれ対応する。なお、工程Ｂにおいて、剥離後の第１のＳＯＩ基板１００’、第２のＳＯＩ基板１１０の表面が平坦である場合には、平坦化処理（図２（Ｅ））を省略してもよい。
つまり、本実施の形態では、剥離用のＳＯＩ基板を用いて新たに製造されたＳＯＩ基板を、一回は剥離用のＳＯＩ基板として利用し、剥離用のＳＯＩ基板として用いられたＳＯＩ基板をトランジスタ等の半導体素子形成用のＳＯＩ基板として用いる。
図２に示した方法を利用してＳＯＩ基板を作製することによって、剥離用基板を何回も繰り返し再利用する必要がなくなる。その結果、剥離用基板に熱処理等が繰り返し行われることによる剥離用基板の品質の低下を抑制することができる。また、剥離用基板の薄膜化等による破損を防止することができる。また、新たに製造されたＳＯＩ基板を剥離用基板として一回使用した後に、半導体素子形成用の基板として用いることによって、複数のＳＯＩ基板を作製するに際し、複数のＳＯＩ基板間における品質の差異を低減することができる。
特に、剥離用基板として耐熱性が低いガラス基板等を適用する場合には、剥離用基板を何回も繰り返して再利用することにより熱処理が複数回行われ、基板の特性の変化による接合不良が生じる恐れがあるが、剥離用基板として数回（好ましくは１回）の利用であれば基板の特性の変化に伴う接合不良を低減することができる。
なお、図２では、新たに製造したＳＯＩ基板（第２のＳＯＩ基板１１０）を剥離用の基板（工程Ａにおける第１のＳＯＩ基板１００）として用いる場合、第３の単結晶半導体膜１１３を平坦化した後に当該第３の単結晶半導体膜１１３上に半導体膜を形成し、熱処理によるエピタキシャル成長（固相成長）により結晶化を行う方法を示しているが、これに限られない。
例えば、剥離後の第２のＳＯＩ基板１１０の第３の単結晶半導体膜１１３の表面に平坦化処理を行わずに半導体膜１１４を形成し（図３（Ｅ−１）参照）、その後、熱処理を行うことによって、半導体膜１１４の結晶化を行ってもよい（図３（Ａ−３）参照）。この場合、第３の単結晶半導体膜１１３の表面に凹凸がある場合でも、当該第３の単結晶半導体膜１１３上に半導体膜１１４を形成した後に結晶化して第２の単結晶半導体膜１５４を形成することにより、当該第２の単結晶半導体膜１５４の表面を第３の単結晶半導体膜１１３の表面の凹凸より緩和された表面とすることができる。
その後、図３（Ａ−４）の工程を行ってもよいし、第２の単結晶半導体膜１５４の表面に平坦化処理を行った後に図３（Ａ−４）の工程を行ってもよい。なお、第２の単結晶半導体膜１５４の平坦化を行う場合であっても、剥離後の第３の単結晶半導体膜１１３の表面と比較して表面が平坦であるため、剥離後に平坦化処理を行う場合と比較して平坦化を容易に行うことができる。
図３では、第２のＳＯＩ基板１１０を製造するために剥離用基板として用いた第１のＳＯＩ基板１００は、剥離後に平坦化処理（図３（Ｅ−２））を行う場合を示しているが、第２のＳＯＩ基板１１０と同様に、残存した第２の単結晶半導体膜１５４上に半導体膜を形成した後に熱処理を行うことにより、残存した第２の単結晶半導体膜１５４をシード層として単結晶半導体膜を形成してもよい。ＳＯＩ基板の単結晶半導体膜を厚く形成したい場合には好適である。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について図面を参照して説明する。具体的には、第１の単結晶半導体膜上に半導体膜を成膜し、成膜と同時にエピタキシャル成長（気相成長）させて第２の単結晶半導体膜を形成する方法に関して上記実施の形態と異なる方法について説明する。
単結晶半導体膜（例えば、単結晶シリコン膜）上に、ＣＶＤ法により所定の条件で半導体膜（例えば、シリコン膜）を成膜することによって、形成される半導体膜を堆積と同時に単結晶シリコン膜をシード層としてエピタキシャル成長（気相成長）させることができる。
例えば、上記図２（Ａ−１）〜（Ｄ）までの工程を行った後、剥離用基板として利用する第２のＳＯＩ基板１１０上にＣＶＤ法を用いて所定の条件で半導体膜の成膜を行う。その結果、第２のＳＯＩ基板１１０の第３の単結晶半導体膜１１３上にエピタキシャル成長（気相成長）させながら半導体膜を成膜することにより、第４の単結晶半導体膜１６４を形成することができる（図４（Ｅ−１））。
なお、プラズマＣＶＤ法の条件は、微結晶半導体膜を成膜する条件で行う。具体的には、シランガス及び水素ガスを含む雰囲気下で、水素ガスの流量をシランガスの流量と比較して５０倍以上、好ましくは１００倍以上として行う。このような条件で行うことによって、成膜と同時にエピタキシャル成長を行うことができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態４）
本実施の形態では、上記実施の形態で示したＳＯＩ基板の作製方法において、剥離用基板となるＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。
上記実施の形態では、剥離用基板として機能するＳＯＩ基板（第１のＳＯＩ基板１００）を用いて作製されたＳＯＩ基板（第２のＳＯＩ基板１１０）を剥離用基板として用いる場合について示したが、本実施の形態では、その元となるＳＯＩ基板（第１のＳＯＩ基板１００）の作製方法に関して、図面を参照して説明する。
まず、表面に絶縁膜１０２が設けられ、表面から所定の深さに剥離層１７５が形成された単結晶半導体基板１７１（例えば、単結晶シリコン基板）を準備する（図９（Ａ）参照）。
単結晶半導体基板１７１は、市販の半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。
絶縁膜１０２は、接合層として機能する。
剥離層１７５は、電界で加速されたイオンでなるイオンビームを照射して、単結晶半導体基板１７１の表面から所定の深さの領域にイオンを導入することにより形成することができる。
次に、第１の基板１０１を準備し（図９（Ｂ）参照）、単結晶半導体基板１７１の表面と第１の基板１０１の表面とを対向させ、接合層として機能する絶縁膜１０２の表面と第１の基板１０１の表面とを接合させる（図９（Ｃ）参照）。単結晶半導体基板１７１上に形成された絶縁膜１０２と第１の基板１０１の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、単結晶半導体基板１７１と第１の基板１０１を密着することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ等を結合種として、水素結合による強固な接合を形成することが可能となる。
次に、加熱処理を行い剥離層１７５にて劈開し、単結晶半導体基板１７１の一部を剥離して第１の基板１０１上に形成する（図９（Ｄ）参照）。ここでは、４００℃乃至７００℃の加熱処理を行うことにより、剥離層１７５に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、剥離層１７５に沿って劈開することが可能となる。その結果、第１の基板１０１上に、絶縁膜１０２を介して第１の単結晶半導体膜１０３が形成される。
以上の工程により、第１の基板１０１上に絶縁膜１０２を介して単結晶半導体膜１０３が設けられた第１のＳＯＩ基板１００を形成することができる。
その後、第１のＳＯＩ基板１００は、上記図１、図２における剥離用基板として利用することができる。
このように、本実施の形態では、後に剥離用基板として用いるＳＯＩ基板を単結晶半導体基板を用いて作製した後、当該ＳＯＩ基板を剥離用基板として用いる。従って、仮に、非半導体基板（例えば、ガラス基板）上に単結晶半導体膜を有するＳＯＩ基板を５０枚形成する場合、従来の方法では、全てのＳＯＩの作製において剥離用基板として単結晶半導体基板を用いる必要があった。そのため、剥離用基板と被剥離用基板の特性の違いにより貼り合わせ不良が生じる可能性が高く、歩留まりが低下する恐れがある。また、半導体基板を繰り返して再利用する場合には、剥離用基板となる半導体基板の品質の低下に伴い、作製された複数のＳＯＩ基板間における品質の差異が生じる。
一方で、本発明のＳＯＩ基板の作製方法では、最初の１枚目のＳＯＩ基板（ここでは、第１のＳＯＩ基板）の製造には、剥離用基板として単結晶半導体基板を用いるが、２枚目以降のＳＯＩ基板の製造には剥離用基板と被剥離用基板として同一の材料からなる基板を用いることができる。その結果、貼り合わせ不良を低減し、歩留まりの向上を図ることができる。また、上記図２に示すように製造されたＳＯＩ基板を剥離用基板として用いることによって、剥離用基板が繰り返し再利用されることを防止し、作製された複数のＳＯＩ基板間における品質の差異を低減することができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態５）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
まず、図５および図６を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
ＳＯＩ基板として、実施の形態１の方法で作製したＳＯＩ基板を用いる場合について説明する。なお、ここでは、上記図１（Ｅ）において平坦化処理を行い、第２の単結晶半導体膜１５４を除去して第１の単結晶半導体膜１０３を露出させたＳＯＩ基板を用いる場合について示す。
図５（Ａ）は、図１を用いて説明した方法で作製されたＳＯＩ基板の断面図である。
エッチングにより、ＳＯＩ基板の第１の単結晶半導体膜１０３を素子分離して、図５（Ｂ）に示すように半導体膜２５１、２５２を形成する。半導体膜２５１はｎチャネル型のＴＦＴを構成し、半導体膜２５２はｐチャネル型のＴＦＴを構成する。
図５（Ｃ）に示すように、半導体膜２５１、２５２上に絶縁膜２５４を形成する。次に、絶縁膜２５４を介して半導体膜２５１上にゲート電極２５５を形成し、半導体膜２５２上にゲート電極２５６を形成する。
なお、単結晶半導体膜１０３のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を単結晶半導体膜１０３添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
次に、図５（Ｄ）に示すように半導体膜２５１にｎ型の低濃度不純物領域２５７を形成し、半導体膜２５２にｐ型の高濃度不純物領域２５９を形成する。まず、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体膜２５２をレジストでマスクし、ドナーを半導体膜２５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極２５５がマスクとなり、半導体膜２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体膜２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。
次に、半導体膜２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体膜２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体膜２５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極２５５がマスクとして機能して、半導体膜２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。ｎ型の高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体膜２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。
次に、半導体膜２５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図６（Ａ）に示すように、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する。この異方性エッチングにより、絶縁膜２５４もエッチングされる。
次に、図６（Ｂ）に示すように、半導体膜２５２をレジスト２６５で覆う。半導体膜２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜２５１に高ドーズ量でドナーを添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
活性化の加熱処理の後、図６（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体膜２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜２５１、２５２に水素を供給することで、半導体膜２５１、２５２中および絶縁膜２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図６（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体膜の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
図５および図６を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
次に、図１０、図１１を用いて、半導体装置として表示装置について説明する。
図１０は液晶表示装置を説明するための図面である。図１０（Ａ）は液晶表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
図１０（Ａ）に示すように、画素は、単結晶半導体膜３２０、単結晶半導体膜３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体膜３２０を電気的に接続する電極３２８を有する。単結晶半導体膜３２０は、ＳＯＩ基板に貼り合わせられた単結晶半導体膜３０２から形成された層であり、画素のＴＦＴ３２５を構成する。
ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図１０（Ｂ）に示すように、第１の基板１０１上に、絶縁膜１０２及び単結晶半導体膜３２０が積層されている。第１の基板１０１はガラスである。ＴＦＴ３２５の単結晶半導体膜３２０は、ＳＯＩ基板の半導体膜をエッチングにより素子分離して形成された膜である。単結晶半導体膜３２０には、チャネル形成領域３４０、ドナーが添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、第１の基板１０１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１１を参照して説明する。図１１（Ａ）はＥＬ表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
図１１（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、ＳＯＩ基板に貼り合わせられた単結晶半導体膜３０２から形成された膜である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１１（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１の方法で作製したＳＯＩ基板１３２が用いられている。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により第１の基板１０１に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。
図１２を用いて、電気機器の具体的な態様を説明する。図１２（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。
また、図１２（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、高精細な画像および多量の文字情報を表示することができる。
また、図１２（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図８のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１０で説明した液晶表示装置、または図１１で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
本実施例では、ＳＯＩ基板の作製において、剥離後のＳＯＩ基板の単結晶半導体膜上に非晶質半導体膜を形成した後に熱処理を行った場合における、熱処理前後の結晶性に関して説明する。
まず、剥離用基板となる単結晶半導体基板（ここでは、シリコンウエハ）を準備し、当該単結晶半導体基板上にプラズマＣＶＤ法を用いて酸化窒化シリコン膜を１００ｎｍ形成し、続けて窒化酸化シリコン膜を５０ｎｍ形成した。次に、単結晶半導体基板にイオンドーピング法を用いて水素イオンを導入し、剥離層を形成した。水素ドーピングの条件は、水素ガスを用い、加速電圧２５ｋＶ、ＲＦ電力１００Ｗ、ドーズ量２．２×１０１６ｉｏｎ／ｃｍ２で行った。次に、窒化酸化シリコン膜上に接合層として機能する絶縁膜を形成した。ここでは、接合層として機能する絶縁膜として、ＣＶＤ法により有機シラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を原料ガスに用いて酸化シリコン膜を５０ｎｍ形成した。次に、ガラス基板を準備し、単結晶半導体基板上に形成された接合層として機能する絶縁膜の表面とガラス基板の表面とを接合させた（図１３（Ａ）参照）。次に、熱処理（２００℃で２時間の熱処理後、６００℃で４時間の熱処理）を行い、剥離層にて劈開させることにより、ガラス基板上に単結晶シリコン膜を形成した（図１３（Ｂ）参照）。なお、単結晶シリコン膜は、酸化窒化シリコン膜、窒化酸化シリコン膜及び酸化シリコン膜を介してガラス基板上に形成された（図１３（Ｃ）参照）。
次に、ガラス基板上に形成された単結晶シリコン膜上にＣＶＤ法を用いて、アモルファスシリコン（ａ−Ｓｉ）膜を４０ｎｍ成膜した（図１３（Ｄ）参照）。その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いて、７５０℃、３ｍｉｎで熱処理を行いａ−Ｓｉ膜の結晶化を行った（図１３（Ｅ）参照）。
図１４に、成膜した半導体膜の熱処理前後における結晶性について、ラマン分光測定を行った結果を示す。
図１４に示すように、熱処理前は、５２０．６ｃｍ−１の小さな単結晶ピークと、４４０〜５００ｃｍ−１のアモルファスを示すブロードのピークが観察された。一方、熱処理後は、シリコンの単結晶を示すラマンピーク（５２０．６ｃｍ−１）のみが観察された。その結果、単結晶シリコン膜上に形成されたアモルファスシリコンが熱処理により応力がかかっていない単結晶シリコン膜に結晶化されたことが分かった。
次に、成膜した半導体膜の熱処理前後における結晶の面方位に関して図１５を参照して説明する。図１５（Ａ）、（Ｂ）は、シリコン膜表面の電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）の測定データから得られた逆極点図（ＩＰＦ、ｉｎｖｅｒｓｅ ｐｏｌｅ ｆｉｇｕｒｅ）マップである。図１５（Ａ）は、アモルファスシリコンの成膜後熱処理を行っていないシリコン膜のＩＰＦマップであり、図１５（Ｂ）は、アモルファスシリコンの成膜後熱処理を行ったシリコン膜のＩＰＦマップである。図１５（Ｃ）は、結晶の各方位をカラーコード化し、ＩＰＦマップの配色と結晶方位の関係を示すカラーコードマップである。なお、測定範囲は、４０μｍ×４０μｍで行った。
図１５（Ａ）、（Ｂ）のＩＰＦマップより、ａ−Ｓｉ膜の成膜後では面方位がランダムであったが、熱処理後は結晶粒界がなく結晶軸が＜１００＞方位にそろった単結晶シリコン膜が得られていることが確認できた。
以上の結果より、平坦化処理を行わずに、単結晶シリコン膜上にａ−Ｓｉを成膜して熱処理を行った場合であっても、当該単結晶シリコン膜をシード層としてａ−Ｓｉ膜がエピタキシャル成長（固層成長）により結晶化することが確認できた。
本実施例では、ＳＯＩ基板の作製において、剥離後のＳＯＩ基板の単結晶半導体膜上に非晶質半導体膜を形成した後に熱処理を行った場合における、表面の平坦化について説明する。
本実施例では、上記実施例１と同様に剥離後にａ−Ｓｉ成膜して熱処理を行った後（図１３（Ｅ））の表面を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察した。また、比較として、剥離後（図１３（Ｃ））の単結晶シリコン膜の表面についてＳＥＭを用いて観察を行った。
図１６（Ａ）に剥離後にａ−Ｓｉ成膜して熱処理を行った後のＳＯＩ基板の表面のＳＥＭ像を、図１６（Ｂ）に比較例として剥離後のＳＯＩ基板の表面のＳＥＭ像を示す。
図１６に示すように、剥離後のＳＯＩ基板の表面は、表面凹凸が観察された。一方、ａ−Ｓｉ成膜後に熱処理を行ったＳＯＩ基板の表面は、剥離後のＳＯＩ基板の表面と比較して凹凸が緩和され表面が平坦となっていることが観察された。これは、成膜されたａ−Ｓｉが単結晶シリコン膜の表面の凹凸を緩和するように成膜されたためと考えられる。
本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の一例を示す図。 剥離用基板となるＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた表示装置の一例を示す図。 本発明のＳＯＩ基板を用いた表示装置の一例を示す図。 本発明のＳＯＩ基板を用いた電子機器を示す図である。 本発明のＳＯＩ基板の作製方法を示す図。 熱処理前後における半導体膜のラマン分光測定の結果を示す図。 熱処理前後における半導体膜のＥＢＳＰの結果を示す図。 固相成長させた半導体膜の表面のＳＥＭ像を示す図。
符号の説明
１００ ＳＯＩ基板
１０１ 基板
１０２ 絶縁膜
１０３ 単結晶半導体膜
１０４ 半導体膜
１０５ 剥離層
１０６ 絶縁膜
１０７ イオンビーム
１１０ ＳＯＩ基板
１１１ 基板
１１３ 単結晶半導体膜
１１４ 半導体膜
１３２ ＳＯＩ基板
１５４ 単結晶半導体膜
１６４ 単結晶半導体膜
１７１ 単結晶半導体基板
１７５ 剥離層
２０１ 単結晶シリコン層
２５１ 半導体膜
２５２ 半導体膜
２５４ 絶縁膜
２５５ ゲート電極
２５６ ゲート電極
２５７ 低濃度不純物領域
２５８ チャネル形成領域
２５９ 高濃度不純物領域
２６０ チャネル形成領域
２６１ サイドウォール絶縁膜
２６５ レジスト
２６７ 高濃度不純物領域
２６８ 絶縁膜
２６９ 層間絶縁膜
２７０ 配線
３０２ 単結晶半導体膜
３２０ 単結晶半導体膜
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
３４０ チャネル形成領域
３４１ 高濃度不純物領域
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 半導体膜
４０４ 半導体膜
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ

Claims (9)

  1. 絶縁体でなる第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が設けられた第１のＳＯＩ基板と、
    前記第１の基板と同じ材料で形成された第２の基板とを用意し、
    前記第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、
    前記第２の単結晶半導体膜にイオンを添加して剥離層を形成し、
    前記第２の単結晶半導体膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜の表面と前記第２の基板の表面とを接合し、
    加熱処理を行うことにより前記剥離層を境として劈開し、前記第２の基板上に前記第２の絶縁膜を介して前記第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成することを特徴とするＳＯＩ基板の作製方法。
  2. 表面に第１の絶縁膜が形成され、且つ所定の深さに第１の剥離層が形成された半導体基板と、
    絶縁体でなる第１の基板と、
    前記第１の基板と同じ材料で形成された第２の基板とを用意し、
    前記第１の絶縁膜の表面と前記第１の基板の表面とを接合し、
    加熱処理を行うことにより前記第１の剥離層を境として劈開し、前記第１の基板上に前記第１の絶縁膜を介して第１の単結晶半導体膜が設けられた第１のＳＯＩ基板を形成し、
    前記第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、
    前記第２の単結晶半導体膜にイオンを添加して第２の剥離層を形成し、
    前記第２の単結晶半導体膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜の表面と前記第２の基板の表面とを接合し、
    加熱処理を行うことにより前記第２の剥離層を境として劈開し、前記第２の基板上に前記第２の絶縁膜を介して前記第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成することを特徴とするＳＯＩ基板の作製方法。
  3. 第１の工程と第２の工程とを有するＳＯＩ基板の作製方法であって、
    前記第１の工程は、
    絶縁体でなる第１の基板上に第１の絶縁膜を介して第１の単結晶半導体膜が形成された第１のＳＯＩ基板と、前記第１の基板と同じ材料で形成された第２の基板とを用意し、
    前記第１の単結晶半導体膜上に第２の単結晶半導体膜を形成し、
    前記第２の単結晶半導体膜にイオンを添加して剥離層を形成し、
    前記第２の単結晶半導体膜上に第２の絶縁膜を形成する工程を有し、
    前記第２の工程は、
    前記第２の絶縁膜の表面と前記第２の基板の表面とを接合させ、
    加熱処理を行うことにより前記剥離層を境として劈開し、前記第２の基板上に前記第２の絶縁膜を介して前記第２の単結晶半導体膜の一部が設けられた第２のＳＯＩ基板を形成する工程を有し、
    前記第２の工程において形成された前記第２のＳＯＩ基板を、前記第１の工程における前記第１のＳＯＩ基板として利用することを特徴とするＳＯＩ基板の作製方法。
  4. 請求項３において、
    前記剥離層を境として劈開した後、前記第１の基板上に残存した前記第２の単結晶半導体膜の表面と、前記第２の基板上に形成された第２の単結晶半導体膜の表面の一方又は両方に平坦化処理を行うことを特徴とするＳＯＩ基板の作製方法。
  5. 請求項４において、
    前記平坦化処理として、レーザー光を照射することを特徴とするＳＯＩ基板の作製方法。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１の基板及び前記第２の基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記第２の単結晶半導体膜は、前記第１の単結晶半導体膜上に半導体膜を形成した後、熱処理を行うことにより前記半導体膜を固層成長させて結晶化することにより形成することを特徴とするＳＯＩ基板の作製方法。
  8. 請求項７において、
    前記半導体膜として、非晶質半導体膜を用いることを特徴とするＳＯＩ基板の作製方法。
  9. 請求項１乃至請求項６のいずれか一項において、
    前記第２の単結晶半導体膜は、前記第１の単結晶半導体膜上にＣＶＤ法を用いて成膜する半導体膜を気相成長させることにより形成することを特徴とするＳＯＩ基板の作製方法。
JP2008305901A 2007-12-03 2008-12-01 Ｓｏｉ基板の作製方法 Expired - Fee Related JP5503866B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008305901A JP5503866B2 (ja) 2007-12-03 2008-12-01 Ｓｏｉ基板の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007312668 2007-12-03
JP2007312668 2007-12-03
JP2008305901A JP5503866B2 (ja) 2007-12-03 2008-12-01 Ｓｏｉ基板の作製方法

Publications (3)

Publication Number Publication Date
JP2009158943A true JP2009158943A (ja) 2009-07-16
JP2009158943A5 JP2009158943A5 (ja) 2012-01-12
JP5503866B2 JP5503866B2 (ja) 2014-05-28

Family

ID=40676162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008305901A Expired - Fee Related JP5503866B2 (ja) 2007-12-03 2008-12-01 Ｓｏｉ基板の作製方法

Country Status (4)

Country Link
US (1) US7781308B2 (ja)
JP (1) JP5503866B2 (ja)
KR (1) KR101521832B1 (ja)
TW (1) TWI437662B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069817A (ja) * 2010-09-24 2012-04-05 Tokyo Univ Of Agriculture & Technology 薄膜半導体基板の製造方法
JP2012074680A (ja) * 2010-08-30 2012-04-12 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5459900B2 (ja) * 2007-12-25 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
US8048754B2 (en) * 2008-09-29 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer
JP5611571B2 (ja) * 2008-11-27 2014-10-22 株式会社半導体エネルギー研究所 半導体基板の作製方法及び半導体装置の作製方法
US8048773B2 (en) * 2009-03-24 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR101731809B1 (ko) * 2009-10-09 2017-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 ｓｏｉ 기판의 제조 방법
JP5706670B2 (ja) * 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5755931B2 (ja) 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR102206378B1 (ko) * 2014-06-13 2021-01-22 인텔 코포레이션 웨이퍼 본딩을 위한 표면 캡슐화
CN109244260B (zh) * 2018-09-19 2021-01-29 京东方科技集团股份有限公司 一种显示面板的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
JP2005005708A (ja) * 2003-06-11 2005-01-06 Soi Tec Silicon On Insulator Technologies 異質構造の製造方法
JP2005044892A (ja) * 2003-07-24 2005-02-17 Toshiba Corp Ｓｇｏｉ基板の製造方法およびひずみｓｏｉ基板の製造方法
JP2006120782A (ja) * 2004-10-20 2006-05-11 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
JP2006237235A (ja) * 2005-02-24 2006-09-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
JP2006527478A (ja) * 2003-06-06 2006-11-30 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 有用層で被覆された一対の基板の同時製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG59963A1 (en) * 1990-08-03 1999-02-22 Canon Kk Semiconductor member and process for preparing semiconductor member
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
JPH1174209A (ja) 1997-08-27 1999-03-16 Denso Corp 半導体基板の製造方法
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
WO2001011930A2 (en) * 1999-08-10 2001-02-15 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
JP4182323B2 (ja) 2002-02-27 2008-11-19 ソニー株式会社 複合基板、基板製造方法
EP1835533B1 (en) 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
JP2006527478A (ja) * 2003-06-06 2006-11-30 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 有用層で被覆された一対の基板の同時製造方法
JP2005005708A (ja) * 2003-06-11 2005-01-06 Soi Tec Silicon On Insulator Technologies 異質構造の製造方法
JP2005044892A (ja) * 2003-07-24 2005-02-17 Toshiba Corp Ｓｇｏｉ基板の製造方法およびひずみｓｏｉ基板の製造方法
JP2006120782A (ja) * 2004-10-20 2006-05-11 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
JP2006237235A (ja) * 2005-02-24 2006-09-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074680A (ja) * 2010-08-30 2012-04-12 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
JP2012069817A (ja) * 2010-09-24 2012-04-05 Tokyo Univ Of Agriculture & Technology 薄膜半導体基板の製造方法
US8258043B2 (en) 2010-09-24 2012-09-04 National University Corporation Tokyo University Of Agriculture And Technology Manufacturing method of thin film semiconductor substrate

Also Published As

Publication number Publication date
KR20090057934A (ko) 2009-06-08
TW200947610A (en) 2009-11-16
US7781308B2 (en) 2010-08-24
TWI437662B (zh) 2014-05-11
KR101521832B1 (ko) 2015-05-20
US20090142904A1 (en) 2009-06-04
JP5503866B2 (ja) 2014-05-28

Similar Documents

Publication Publication Date Title
JP5503866B2 (ja) Ｓｏｉ基板の作製方法
JP5394766B2 (ja) Ｓｏｉ基板の作製方法
JP5849077B2 (ja) Ｓｏｉ基板の作製方法
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
KR101400699B1 (ko) 반도체 기판 및 반도체 장치 및 그 제조 방법
US7795111B2 (en) Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5500833B2 (ja) Ｓｏｉ基板の作製方法
JP2008294425A (ja) Ｓｏｉ基板及びその製造方法、並びに半導体装置
KR20100033408A (ko) 반도체 장치의 제조 방법
JP5500798B2 (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2010114431A (ja) Ｓｏｉ基板の作製方法
JP5486781B2 (ja) 半導体装置の作製方法
JP5386193B2 (ja) Ｓｏｉ基板の作製方法
US20100173472A1 (en) Method for manufacturing soi substrate and method for manufacturing semiconductor device
US8815657B2 (en) Method of manufacturing semiconductor device
KR20090096353A (ko) 복합 기판의 제조 장치 및 상기 복합 기판의 제조 장치를 사용한 복합 기판의 제조 방법
JP2010147313A (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111014

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140317

R150 Certificate of patent or registration of utility model

Ref document number: 5503866

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees