以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態では、複数の半導体基板とベース基板を貼り合わせてSOI基板を作製する方法に関して図面を参照して説明する。
まず、第1の基板支持台151上に複数の半導体基板(ここでは、半導体基板100a〜100c)を設け、第2の基板支持台161にベース基板120を設ける。そして、半導体基板100a〜100cの表面とベース基板120の表面が所定の間隔をもって対向するように、第1の基板支持台151の上方に第2の基板支持台161を配置する(図1(A)参照)。つまり、半導体基板100a〜100cの上方にベース基板120を配置させる。
また、ベース基板120との接合を行う際に、あらかじめ半導体基板100a〜100cの表面に絶縁膜を設けておく。
第1の基板支持台151には、複数の半導体基板をそれぞれ水平方向において固定するための基板配置部を設けることが好ましい。例えば、図2に示すように、第1の基板支持台151に凹部を有する基板配置部152を複数設けた構成とすることができる。第1の基板支持台151の基板配置部152に半導体基板を設けることにより、複数の半導体基板を第1の基板支持台151上に設ける場合であっても、半導体基板の位置ずれ等を防止すると共にベース基板120の所望の位置に複数の半導体基板を接合することができる。なお、図2において、図2(A)は第1の基板支持台151の上面図を示し、図2(B)は図2(A)のA−B間の断面を示している。
次に、複数の半導体基板(ここでは、半導体基板100a〜100c)又はベース基板120の一方を帯電させた後、半導体基板100a〜100cの表面とベース基板120の表面の間隔を狭くする(図1(B)参照)。
図1(B)では、第1の基板支持台151と第2の基板支持台161との間に直流電圧を印加(ここでは、一例として、第2の基板支持台161にグラウンド電位、第1の基板支持台151に負電位(又は正電位)を印加)することにより、半導体基板100a〜100cを帯電する場合を示している。この場合、第1の基板支持台151及び第2の基板支持台161は、電極として機能する。もちろん、これに限られず、ベース基板120を帯電させてもよい(この場合、第1の基板支持台151にグラウンド電位、第2の基板支持台161に負電位(又は正電位)を印加すればよい)。
半導体基板100a〜100cの表面とベース基板120の表面の間隔がある程度まで狭くなったときに、半導体基板100a〜100cとベース基板120とが静電気により引き合い、半導体基板100a〜100cが第1の基板支持台151から離れて、ベース基板120表面に接触する(図1(C)参照)。
静電気を利用して半導体基板100a〜100cをベース基板120に接触させる際における半導体基板100a〜100cの表面とベース基板120との表面の間隔は、半導体基板100a〜100cの重量や大きさを考慮して、第1の基板支持台151と第2の基板支持台161との間に印加する直流電圧の値を調整することにより制御することができる。
ベース基板120における半導体基板100a〜100cの位置ずれを抑制する観点からは、静電気により半導体基板100a〜100cがベース基板120に接触する際、半導体基板100a〜100cの表面とベース基板120との表面の間隔をできるだけ短くすることが好ましい。一例として、半導体基板100a〜100cの表面とベース基板120との表面の間隔が、1mm以下(好ましくは0.3mm以下)となった時に、静電気により半導体基板100a〜100cが上方に移動してベース基板120に接触するように第1の基板支持台151と第2の基板支持台161との間に印加する直流電圧の値を調整することができる。
このように、静電気を利用して、ベース基板120に半導体基板100a〜100cを接触させることによって、半導体基板100a〜100cの厚さが異なる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
続いて、ベース基板120に接触した半導体基板100a〜100cに圧力を加えることにより、ベース基板120表面に半導体基板100a〜100cを接合させる(図1(D)参照)。
例えば、半導体基板100a〜100cとして矩形状のものを用いる場合には、矩形状の半導体基板100a〜100cの各々の角部の一に圧力を加えることによりベース基板120と半導体基板100a〜100cを接合させることができる。この場合、圧力を加えた部分から半導体基板上に形成された酸化膜とベース基板120とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができる。なお、図1(C)の工程において、半導体基板とベース基板の接合が形成されている場合には、図1(D)の工程により接合強度を向上させることができる。
半導体基板に圧力を加える手段として、本実施の形態では、基板配置部152の下方に設けられたリフトピン154を半導体基板100a〜100cの角部に押し当てることによって行う場合を示している(図2(A)、(B)参照)。支持台157にリフトピン154を設け、当該支持台157を上下に昇降させることにより、基板配置部152に形成された開口153を介してリフトピン154を上下に昇降可能な構成とすることができる。
支持台157の昇降は、モーター等により構成される昇降機構155を動作させることにより行うことができる。また、支持台157の上面に圧力センサー158を複数設けた構成としてもよい。この場合、圧力センサー158がリフトピン154に加わる荷重を検出して制御部156に出力し、当該圧力センサー158からの出力結果に基づいて、制御部156が昇降機構155の動作を制御する構成とすることができる。
例えば、リフトピン154を上昇させて、ベース基板120に貼り付いている半導体基板に圧力を加える場合、圧力センサー158からの出力に応じて制御部156が昇降機構155の動作を制御し、接触界面にかかる圧力を徐々に大きくすることにより接合を行う。接触界面にかかる圧力を徐々に大きくすることにより、急激な圧力が加わることによる接合不良を低減することができる。また、半導体基板と接触するリフトピン154の先端をシリコンゴム等の弾性体で設けることにより、急激な圧力が加わることによる接合不良を低減することができる。
開口153は、少なくとも半導体基板100a〜100cの端部(好ましくは、角部)の一に対応する領域に設けることが好ましい。ベース基板120との接合において圧力が加えられた半導体基板の端部から接合を開始させることにより、接合不良を低減することができるためである。また、半導体基板が円形である場合等、角部を有さない形状である場合には、半導体基板の周辺部に対応する領域に開口153を設ける構成とすればよい。つまり、「角部の一」を「周辺部」と読み替えることができる。なお、圧力を加える部分は、半導体基板の角部や周辺部に限られない。
なお、図2において、リフトピン154の形状(半導体基板と接する面の形状)を円状とした場合を示しているが、これに限定されるものではない。矩形状や楕円状としてもよい。また、開口153の断面形状もリフトピン154が通れるものであればよく円形に限定されない。
また、半導体基板100a〜100cとベース基板120との貼り合わせの際の雰囲気は、減圧雰囲気(真空を含む)とすることが好ましい。例えば、5Pa〜5×10−3Pa、好ましくは5×10−2Pa〜5×10−3Paとする。減圧雰囲気で行うことにより、接合面に汚染物が混入するのを抑制し、また、帯電した半導体基板100a〜100cに不純物が付着することを効果的に抑制することができる。
図1(D)に示した工程の後、ベース基板120の表面に半導体基板100a〜100cを接合させた後、当該半導体基板100a〜100cの一部を分離又は研磨することによりSOI基板を作製することができる。
なお、静電気を利用して、ベース基板120に半導体基板100a〜100cを接触させることにより、半導体基板100a〜100cとベース基板120の接合が行われ且つ十分な接合強度が得られる場合には、上記図1(D)の工程を省略してもよい。この場合、圧力を加えるためのリフトピン等が不要となるため、貼り合わせに用いる装置を簡略化することができる。
上述した方法を用いることにより、厚さが異なる複数の半導体基板をベース基板に接合させる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
なお、上述した方法において、半導体基板100a〜100c又はベース基板120の帯電方法は、図1(B)に示した構成に限られない。例えば、帯電器を用いて、所望の極性のイオン(プラスイオン又はマイナスイオン)を選択的に半導体基板100a〜100cの表面に付与することによって、半導体基板100a〜100cを帯電させてもよい。帯電器としては、一般に市販されている除電器(イオナイザ)を用いることができる。
また、半導体基板100a〜100cとベース基板120の双方を帯電させてもよい。この場合、半導体基板100a〜100cとベース基板120が互いに異なる極性となるように帯電させる。例えば、基板支持台151と基板支持台161との間に直流電圧を印加(基板支持台151に正電位(又は負電位)、基板支持台161に負電位(又は正電位)を印加)する。又は、帯電器を用いて半導体基板100a〜100cの表面にプラスイオン又はマイナスイオンの一方を付与し、ベース基板120の表面に半導体基板100a〜100cと極性が異なるようにプラスイオン又はマイナスイオンの他方を付与してもよい。
また、上記工程において、半導体基板100a〜100cとベース基板120を接合させた後、半導体基板100a〜100cとベース基板120に除電処理を行うことが好ましい。除電処理を行うことによって、後に得られたSOI基板を用いて素子を作製する際に静電気破壊等の発生を抑制することができる。除電処理は、一般に市販されている除電器(イオナイザ)を用いることができる。
次に、上述した方法を用いたSOI基板の作製方法に関して、図面を参照してより具体的に説明する。
まず、複数の半導体基板を準備する。ここでは、半導体基板100a、半導体基板100b、半導体基板100cを用いる場合について説明する(図3(A−1)参照)。
半導体基板100a〜100cは、市販の多結晶半導体基板又は単結晶半導体基板を用いることができ、例えば、多結晶又は単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることができる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ(150mm)、直径8インチ(200mm)、直径12インチ(300mm)サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、半導体基板100a〜100cとして、矩形状に加工された単結晶シリコン基板を用いる場合について示す。
次に、半導体基板100aの表面上に絶縁膜102aを設け、半導体基板100aの表面から所定の深さに脆化領域104aを設ける(図3(A−2)参照)。また、半導体基板100b、100cについても同様に、表面上に絶縁膜102b、102cをそれぞれ設け、表面から所定の深さに脆化領域104b、104cをそれぞれ設ける。
絶縁膜102a〜102cは、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、CVD法又はスパッタリング法等を用いて形成することができる。また、CVD法を用いて絶縁膜102a〜102cを形成する場合には、テトラエトキシシラン(略称;TEOS:化学式Si(OC2H5)4)等の有機シランを用いて作製される酸化シリコン膜を絶縁膜102a〜102cに用いることができる。
例えば、半導体基板100a〜100c上に酸化窒化シリコン膜と窒化酸化シリコン膜を順に積層させて形成した後、半導体基板100a〜100cの表面から所定の深さの領域にイオンを導入し、その後、CVD法によりテトラエトキシシランを用いて作製される酸化シリコン膜を窒化酸化シリコン膜上に形成してもよい。
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)、及び水素前方散乱法(HFS:Hydrogen Foward Scattering)を用いて測定した場合に、濃度範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5〜30原子%、窒素が20〜50原子%、Siが25〜35原子%、水素が15〜25原子%の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、Si及び水素の含有比率が上記の範囲内に含まれるものとする。
また、絶縁膜102a〜102cは、半導体基板100a〜100cに熱酸化処理を行うことにより形成してもよい。この場合、熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で熱処理を行うことが好ましい。このような熱酸化処理の一例としては、酸素に対し塩化水素(HCl)を0.5〜10体積%(好ましくは3体積%)の割合で含む雰囲気中で、900℃〜1150℃の温度(代表的には1000℃)で熱酸化を行うと良い。処理時間は0.1〜6時間、好ましくは0.5〜1時間とすれば良い。形成される酸化膜の膜厚としては、10nm〜1000nm(好ましくは50nm〜200nm)、例えば100nmの厚さとする。
脆化領域104a〜104cは、運動エネルギーを有するイオンを半導体基板100a〜100cに照射することで形成することができる。ここでは、絶縁膜102a〜102cを介してイオンを半導体基板100a〜100cに照射し、半導体基板100a〜100cの所定の深さの結晶構造を損傷させることにより脆化領域104a〜104cを形成する。イオンは、ソースガスを励起して、ソースガスのプラズマを生成し、このプラズマに含まれるイオンを、電界の作用によりプラズマから引き出して、加速したイオンである。
脆化領域104a〜104cが形成される領域の深さは、イオンの運動エネルギー、質量と電荷、入射角によって調節することができる。運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化領域104a〜104cが形成される。そのため、イオンを添加する深さで、半導体基板100a〜100cから分離される半導体層の厚さが決定される。この半導体層の厚さが10nm以上500nm以下、好ましくは50nm以上200nm以下になるように、脆化領域104a〜104cが形成される深さを調節する。
脆化領域104a〜104cの形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
本実施形態では、イオンドーピング装置で、水素を半導体基板100a〜100cに添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、H2を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを半導体基板100a〜100cに照射する。
イオンドーピング装置において、水素ガスから生成されるイオン種(H+、H2 +、H3 +)の総量に対してH3 +の割合が50%以上とする。より好ましくは、そのH3 +の割合を80%以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、1つを50%以上とすることが好ましく、80%以上とすることが好ましい。同じ質量のイオンを照射することで、半導体基板100a〜100cの同じ深さに集中させてイオンを添加することができる。
脆化領域104a〜104cを浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、プラズマ中のH3 +イオンの割合を高くすることで、原子状水素(H)を効率よく、半導体基板100a〜100cに添加できる。H3 +イオンはH+イオンの3倍の質量を持つことから、同じ深さに水素原子を1つ添加する場合、H3 +イオンの加速電圧は、H+イオンの加速電圧の3倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
また、加速されたイオンを半導体基板100a〜100cに照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスを励起して生成されたH+イオンおよびH2 +イオンを質量分離して、H+イオンまたはH2 +イオンの一方のイオンを加速して、半導体基板100a〜100cに照射する。
次に、ベース基板120を準備する(図3(B)参照)。
ベース基板120は、絶縁体でなる基板を用いる。具体的には、ベース基板120として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。ベース基板120として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。他にも、作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
次に、上記図1で示した方法を用いて、複数の半導体基板100a〜100cの表面とベース基板120の表面とを対向させ、絶縁膜102a〜102cとベース基板120とをそれぞれ接触させた後(図3(C)参照)、半導体基板100a〜100cの各々の角部の一箇所に0.1〜50N/cm2、好ましくは0.1〜20N/cm2程度の圧力を加える。圧力を加えた部分から絶縁膜102a〜102cとベース基板120とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができるため、ベース基板120に、ガラス基板のように耐熱温度が低い基板を用いることができる。
ベース基板120に半導体基板100a〜100cを接合させた後、ベース基板120と絶縁膜102a〜102cとの接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域104a〜104cに亀裂を発生させない温度とし、室温以上400℃未満の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板120に半導体基板100a〜100cを貼り合わせることで、ベース基板120と絶縁膜102a〜102cとの接合界面での接合強度を強固にすることができる。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA(瞬間熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置などを用いることができる。
なお、半導体基板100a〜100c上に形成された絶縁膜102a〜102cとベース基板120を接合させる前に、絶縁膜102a〜102cと、ベース基板120の表面処理を行うことが好ましい。表面処理としては、オゾン処理(例えば、オゾン水洗浄)、又は、メガソニック洗浄及びオゾン水洗浄を行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、絶縁膜102a〜102c、ベース基板120表面の有機物等のゴミを除去し、表面を親水化することができる。
他にも、表面処理としてプラズマ処理による表面処理を行ってもよい。例えば、真空状態のチャンバーに不活性ガス(例えば、Arガス)及び/又は反応性ガス(例えば、O2ガス、N2ガス)を導入し、被処理面(ここでは、ベース基板120又は絶縁膜102a〜102c)にバイアス電圧を印加してプラズマ状態として行う。プラズマ中には電子とArの陽イオンが存在し、陰極方向(被処理面側)にArの陽イオンが加速される。加速されたArの陽イオンが被処理面に衝突することによって、被処理面をスパッタエッチングすることができる。このとき、被処理面の凸部から優先的にスパッタエッチングされ、当該被処理面の平坦性を向上することができる。
次に、熱処理を行い脆化領域104a〜104cにて分離することにより、ベース基板120上に、絶縁膜102a〜102cを介して単結晶半導体膜124a〜124cを設ける(図3(D)参照)。
加熱処理を行うことで、温度上昇によって脆化領域104a〜104cに形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域104a〜104cの微小な孔に体積変化が起こり、脆化領域104a〜104cに亀裂が生じるので、脆化領域104a〜104cに沿って半導体基板100a〜100cが劈開する。絶縁膜102a〜102cはベース基板120に接合しているので、ベース基板120上には半導体基板100a〜100cから分離された単結晶半導体膜124a〜124cが形成される。また、ここでの熱処理の温度は、ベース基板120の歪み点を越えない温度とする。
この加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA(瞬間熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置などを用いることができる。例えば、RTA装置を用いる、加熱温度550℃以上700℃以下、処理時間0.5分以上60分以内で行うことができる。
このように、半導体基板100上の絶縁膜102a〜102cとベース基板120とを接合させた後に、複数回に渡って熱処理をおこなうことよって、接合強度を増加させることができる。なお、上述したベース基板120と絶縁膜102a〜102cとの接合強度を増加させるための熱処理を行わず、図3(D)の熱処理を行うことにより、ベース基板120と絶縁膜102a〜102cとの接合強度の増加の熱処理工程と、脆化領域104a〜104cにおける分離の熱処理工程を同時に行ってもよい。
以上の工程により、ベース基板120上に、それぞれ絶縁膜102a〜102cを介して単結晶半導体膜124a〜124cが設けられたSOI基板を作製することができる。
なお、上記工程において、得られたSOI基板の表面に平坦化処理を行ってもよい。平坦化処理を行うことにより、剥離後にベース基板120上に設けられた単結晶半導体膜124a〜124cの表面に凹凸が生じた場合でもSOI基板の表面を平坦化することができる。
平坦化処理としては、CMP(Chemical Mechanical Polishing)、エッチング処理、レーザ光の照射等により行うことができる。ここでは、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理(エッチバック処理)を行った後にレーザ光を照射することによって、単結晶半導体膜124a〜124cの再結晶化と表面の平坦化を行う。
レーザ光を単結晶半導体膜の上面側から照射することで、単結晶半導体膜の上面を溶融させることができる。溶融した後、単結晶半導体膜が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザ光を用いることにより、ベース基板120が直接加熱されないため、当該ベース基板120の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板をベース基板120に用いることが可能である。
なお、レーザ光の照射による単結晶半導体膜の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体膜が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体膜の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
上記レーザ光の照射には、パルス発振レーザを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザ光を発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、1Hz以上10MHz以下程度とすることができる。
上述のようにレーザ光を照射した後には、単結晶半導体膜の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体膜の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理(エッチバック処理)を適用すればよい。例えば、単結晶半導体膜がシリコン材料からなる層である場合、ドライエッチングとしてSF6と02をプロセスガスに用いて、単結晶半導体膜を薄くすることができる。
なお、平坦化処理はSOI基板に限らず分離後の半導体基板100a〜100cに対して行ってもよい。分離後の半導体基板100a〜100cの表面を平坦にすることによって、当該半導体基板100a〜100cをSOI基板の作製工程において再利用することが可能となる。
本実施の形態で示した熱処理装置は、本明細書の他の実施の形態で示すSOI基板の作製方法、半導体装置の作製方法と適宜組み合わせて行うことができる。
(実施の形態2)
本実施の形態では、SOI基板の作製方法に関し、上記実施の形態と異なる方法に関して図4、図5を参照して説明する。なお、図4(A)は第1の基板支持台151の上面図を示し、図4(B)は図4(A)のA−B間の断面を示し、図4(C)は図4(A)のC−D間の断面を示している。
第1の基板支持台151は、半導体基板を固定するための凹部を有する基板配置部152を複数有しており、当該基板配置部152に複数の半導体基板をそれぞれ固定できる構成となっている。基板配置部152にはそれぞれ複数の開口153が設けられており、基板配置部152の下方に開口153を介して上下に昇降可能なリフトピン154が複数設けられている。リフトピン154は、支持台157に設けられており、当該支持台157を上下に昇降させることにより、リフトピン154を上下に昇降可能な構成とすることができる(図4参照)。
支持台157の昇降は、モーター等により構成される昇降機構155を動作させることにより行うことができる。また、支持台157の上面に圧力センサー158を設けた構成としてもよい。圧力センサー158がリフトピン154に加わる荷重を検出して制御部156に出力し、当該圧力センサー158からの出力結果に基づいて、制御部156が昇降機構155の動作を制御することができる。ここでは、リフトピン毎に支持台157を設け、昇降機構155を用いて支持台157をそれぞれ独立して動作させる構成を示している。
以下に、図5を参照して、複数の半導体基板とベース基板を貼り合わせる方法について説明する。
まず、半導体基板100a〜100cの表面とベース基板120の表面が所定の間隔をもって対向するように、半導体基板100a〜100cが設けられた第1の基板支持台151の上方にベース基板120が設けられた第2の基板支持台161を配置する。そして、半導体基板(ここでは、半導体基板100a〜100c)とベース基板120の一方を帯電させる(図5(A)参照)。
ここでは、帯電器160を用いて、所望の極性のイオン(プラスイオン又はマイナスイオン)を選択的に付与することによって、半導体基板100a〜100cを帯電させる。帯電器としては、一般に市販されている除電器(イオナイザ)を用いることができる。また、半導体基板100a〜100cとベース基板120の一方を帯電させてもよいし、半導体基板100a〜100cとベース基板120とが互いに異なる極性となるように双方を帯電させてもよい。なお、帯電方法は帯電器160を用いる方法に限られず、上記実施の形態1で示したように、基板支持台151と基板支持台161との間に直流電圧を印加することにより、半導体基板100a〜100cとベース基板120の一方又は双方を帯電させてもよい。
次に、第1の基板支持台151の下方に設けられた複数のリフトピン154を、開口153を介して上昇させる。そして、リフトピン154を半導体基板100a〜100cの下方の面に接触させて、半導体基板100a〜100cを上昇させることにより、半導体基板100a〜100cの表面とベース基板120の表面の間隔を狭くする(図5(B)参照)。
半導体基板100a〜100cの表面とベース基板120の表面の間隔がある程度まで狭くなったときに、半導体基板100a〜100cとベース基板120とが静電気により引き合い、半導体基板100a〜100cがリフトピン154から離れて、ベース基板120表面に接触する。続いて、半導体基板を支持していた複数のリフトピン154のうちの一つを上昇させて半導体基板に圧力を加えることにより、ベース基板120表面に半導体基板100a〜100cを接合させる(図5(C)参照)。
なお、半導体基板100a〜100cがベース基板120表面に接触した(リフトピン154から離れたか)否かは、支持台157に設けられた圧力センサー158に加わる荷重に基づいて検出することができる。例えば、半導体基板100a〜100cがベース基板120表面に接触したことが圧力センサー158により検出された後、制御部156が昇降機構155を動作させることによって、特定のリフトピン154を上昇させる構成とすることができる。
このように、静電気を利用して、ベース基板120に半導体基板100a〜100cを接触させることによって、半導体基板100a〜100cの厚さが異なる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
なお、本実施の形態では、開口153をそれぞれ半導体基板100a〜100cの四隅に対応する領域に設けた場合を示したがこれに限られない。
本実施の形態で示した熱処理装置は、本明細書の他の実施の形態で示すSOI基板の作製方法、半導体装置の作製方法と適宜組み合わせて行うことができる。
(実施の形態3)
本実施の形態では、上記実施の形態で作製したSOI基板を用いて、半導体装置を作製する方法を説明する。
まず、図6および図7を参照して、nチャネル型薄膜トランジスタ、およびpチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ(TFT)を組み合わせることで、各種の半導体装置を形成することができる。
SOI基板として、上記実施の形態1の方法で作製したSOI基板を用いる場合について説明する。
図6(A)は、図3を用いて説明した方法で作製されたSOI基板の断面図である。
まず、エッチングにより、単結晶半導体膜124aをパターニングして、図6(B)に示すように半導体膜251、252を形成する。半導体膜251はnチャネル型のTFTを構成し、半導体膜252はpチャネル型のTFTを構成する。
図6(C)に示すように、半導体膜251、252上に絶縁膜254を形成する。次に、絶縁膜254を介して半導体膜251上にゲート電極255を形成し、半導体膜252上にゲート電極256を形成する。
なお、単結晶半導体膜124aのエッチングを行う前に、TFTのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどの不純物元素、またはリン、ヒ素などの不純物元素を単結晶半導体膜124aに添加することが好ましい。例えば、nチャネル型TFTが形成される領域に不純物元素を添加し、pチャネル型TFTが形成される領域に不純物元素を添加する。
次に、図6(D)に示すように半導体膜251にn型の低濃度不純物領域257を形成し、半導体膜252にp型の高濃度不純物領域259を形成する。具体的には、まず、半導体膜251にn型の低濃度不純物領域257を形成する。このため、pチャネル型TFTとなる半導体膜252をレジストでマスクし、不純物元素を半導体膜251に添加する。不純物元素としてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法により不純物元素を添加することにより、ゲート電極255がマスクとなり、半導体膜251に自己整合的にn型の低濃度不純物領域257が形成される。半導体膜251のゲート電極255と重なる領域はチャネル形成領域258となる。
次に、半導体膜252を覆うマスクを除去した後、nチャネル型TFTとなる半導体膜251をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法により不純物元素を半導体膜252に添加する。不純物元素として、ボロンを添加することができる。不純物元素の添加工程では、ゲート電極256がマスクとして機能して、半導体膜252にp型の高濃度不純物領域259が自己整合的に形成される。高濃度不純物領域259はソース領域またはドレイン領域として機能する。半導体膜252のゲート電極256と重なる領域はチャネル形成領域260となる。ここでは、n型の低濃度不純物領域257を形成した後、p型の高濃度不純物領域259を形成する方法を説明したが、先にp型の高濃度不純物領域259を形成することもできる。
次に、半導体膜251を覆うレジストを除去した後、プラズマCVD法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図7(A)に示すように、ゲート電極255、256の側面に接するサイドウォール絶縁膜261、262を形成する。この異方性エッチングにより、絶縁膜254もエッチングされる。
次に、図7(B)に示すように、半導体膜252をレジスト265で覆う。半導体膜251にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜251に高ドーズ量で不純物元素を添加する。ゲート電極255およびサイドウォール絶縁膜261がマスクとなり、n型の高濃度不純物領域267が形成される。次に、不純物元素の活性化のための加熱処理を行う。
活性化の加熱処理の後、図7(C)に示すように、水素を含んだ絶縁膜268を形成する。絶縁膜268を形成後、350℃以上450℃以下の温度による加熱処理を行い、絶縁膜268中に含まれる水素を半導体膜251、252中に拡散させる。絶縁膜268は、プロセス温度が350℃以下のプラズマCVD法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜251、252に水素を供給することで、半導体膜251、252中および絶縁膜254との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁膜269を形成する。層間絶縁膜269は、酸化シリコン膜、BPSG(Boron Phosphorus Silicon Glass)膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜269にコンタクトホールを形成した後、図7(C)に示すように配線270を形成する。配線270の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ3層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、nチャネル型TFTとpチャネル型TFTを有する半導体装置を作製することができる。SOI基板の作製過程で、チャネル形成領域を構成する半導体膜の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたTFTを作製することができる。
図6及び図7を参照してTFTの作製方法を説明したが、TFTの他、容量、抵抗などTFTと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図10はマイクロプロセッサ500の構成例を示すブロック図である。
マイクロプロセッサ500は、演算回路501(Arithmetic logic unit。ALUともいう。)、演算回路制御部502(ALU Controller)、命令解析部503(Instruction Decoder)、割り込み制御部504(Interrupt Controller)、タイミング制御部505(Timing Controller)、レジスタ506(Register)、レジスタ制御部507(Register Controller)、バスインターフェース508(Bus I/F)、読み出し専用メモリ509、およびメモリインターフェース510を有している。
バスインターフェース508を介してマイクロプロセッサ500に入力された命令は、命令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505に入力される。演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、デコードされた命令に基づき様々な制御を行う。
演算回路制御部502は、演算回路501の動作を制御するための信号を生成する。また、割り込み制御部504は、マイクロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部504は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部507は、レジスタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ506の読み出しや書き込みを行う。タイミング制御部505は、演算回路501、演算回路制御部502、命令解析部503、割り込み制御部504、およびレジスタ制御部507の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部505は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えている。図10に示すように、内部クロック信号CLK2は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図11は、このような半導体装置の構成例を示すブロック図である。図11に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ(以下、「RFCPU」という)と呼ぶことができる。
図11に示すように、RFCPU511は、アナログ回路部512とデジタル回路部513を有している。アナログ回路部512として、共振容量を有する共振回路514、整流回路515、定電圧回路516、リセット回路517、発振回路518、復調回路519と、変調回路520を有している。デジタル回路部513は、RFインターフェース521、制御レジスタ522、クロックコントローラ523、CPUインターフェース524、中央処理ユニット525、ランダムアクセスメモリ526、読み出し専用メモリ527を有している。
RFCPU511の動作の概要は以下の通りである。アンテナ528が受信した信号は共振回路514により誘導起電力を生じる。誘導起電力は、整流回路515を経て容量部529に充電される。この容量部529はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部529は、RFCPU511を構成する基板に集積されている必要はなく、他の部品としてRFCPU511に組み込むこともできる。
リセット回路517は、デジタル回路部513をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路519は、受信信号を復調する回路であり、変調回路520は、送信するデータを変調する回路である。
例えば、復調回路519はローパスフィルタで形成され、振幅変調(ASK)方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信するため、変調回路520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ523は、電源電圧または中央処理ユニット525における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路530が行っている。
アンテナ528からRFCPU511に入力された信号は復調回路519で復調された後、RFインターフェース521で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ522に格納される。制御コマンドには、読み出し専用メモリ527に記憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み、中央処理ユニット525への演算命令などが含まれている。
中央処理ユニット525は、CPUインターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522にアクセスする。CPUインターフェース524は、中央処理ユニット525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット525の演算方式は、読み出し専用メモリ527にOS(オペレーティングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット525が処理する方式を適用できる。
次に、図8、図9を用いて、表示装置について説明する。
図8は液晶表示装置を説明するための図面である。図8(A)は液晶表示装置の画素の平面図であり、図8(B)は、J−K切断線による図8(A)の断面図である。
図8(A)に示すように、画素は、単結晶半導体膜320、単結晶半導体膜320と交差している走査線322、走査線322と交差している信号線323、画素電極324、画素電極324と単結晶半導体膜320を電気的に接続する電極328を有する。単結晶半導体膜320は、ベース基板120上に設けられた単結晶半導体膜から形成された層であり、画素のTFT325を構成する。
SOI基板には上記実施の形態で示したSOI基板が用いられている。図8(B)に示すように、ベース基板120上に、酸化膜102を介して単結晶半導体膜320が積層されている。ベース基板120としては、ガラス基板を用いることができる。TFT325の単結晶半導体膜320は、SOI基板の単結晶半導体膜をエッチングにより素子分離して形成された膜である。単結晶半導体膜320には、チャネル形成領域340、不純物元素が添加されたn型の高濃度不純物領域341が形成されている。TFT325のゲート電極は走査線322に含まれ、ソース電極およびドレイン電極の一方は信号線323に含まれている。
層間絶縁膜327上には、信号線323、画素電極324および電極328が設けられている。層間絶縁膜327上には、柱状スペーサ329が形成されている。信号線323、画素電極324、電極328および柱状スペーサ329を覆って配向膜330が形成されている。対向基板332には、対向電極333、対向電極を覆う配向膜334が形成されている。柱状スペーサ329は、ベース基板120と対向基板332の隙間を維持するために形成される。柱状スペーサ329によって形成される隙間に液晶層335が形成されている。信号線323および電極328と高濃度不純物領域341との接続部は、コンタクトホールの形成によって層間絶縁膜327に段差が生じるので、この接続部では液晶層335の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ329を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置(以下、EL表示装置という。)について図9を参照して説明する。図9(A)はEL表示装置の画素の平面図であり、図9(B)は、J−K切断線による図9(A)の断面図である。
図9(A)に示すように、画素は、TFTでなる選択用トランジスタ401、表示制御用トランジスタ402、走査線405、信号線406、および電流供給線407、画素電極408を含む。エレクトロルミネセンス材料を含んで形成される層(EL層)が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極408である。また、半導体膜403は、選択用トランジスタ401のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜404は、表示制御用トランジスタ402のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜403、404は、ベース基板上に設けられた単結晶半導体膜302から形成された層である。
選択用トランジスタ401において、ゲート電極は走査線405に含まれ、ソース電極またはドレイン電極の一方は信号線406に含まれ、他方は電極410として形成されている。表示制御用トランジスタ402は、ゲート電極412が電極411と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極408に電気的に接続される電極413として形成され、他方は、電流供給線407に含まれている。
表示制御用トランジスタ402はpチャネル型のTFTである。図9(B)に示すように、半導体膜404には、チャネル形成領域451、およびp型の高濃度不純物領域452が形成されている。なお、SOI基板は、上記実施の形態で作製したSOI基板が用いられている。
表示制御用トランジスタ402のゲート電極412を覆って、層間絶縁膜427が形成されている。層間絶縁膜427上に、信号線406、電流供給線407、電極411、413などが形成されている。また、層間絶縁膜427上には、電極413に電気的に接続されている画素電極408が形成されている。画素電極408は周辺部が絶縁性の隔壁層428で囲まれている。画素電極408上にはEL層429が形成され、EL層429上には対向電極430が形成されている。補強板として対向基板431が設けられており、対向基板431は樹脂層432によりベース基板120に固定されている。
EL表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。SOI基板の作製工程、およびゲッタリング工程を含む製造方法でEL表示を作製することで、選択用トランジスタ401および表示制御用トランジスタ402は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
つまり、SOI基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポなど)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など)、記録媒体を備えた画像再生装置(具体的にはDVD(digital versatile disc)などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。それらの一例を図12に示す。
図12は、上述した表示装置を適用した携帯電話の一例であり、図12(A)が正面図、図12(B)が背面図、図12(C)が2つの筐体をスライドさせたときの正面図である。携帯電話700は、筐体701及び筐体702二つの筐体で構成されている。携帯電話700は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話700は、筐体701及び筐体702で構成されている。筐体701においては、表示部703、スピーカ704、マイクロフォン705、操作キー706、ポインティングデバイス707、表面カメラ用レンズ708、外部接続端子ジャック709及びイヤホン端子710等を備え、筐体702においては、キーボード711、外部メモリスロット712、裏面カメラ713、ライト714等により構成されている。また、アンテナは筐体701に内蔵されている。
また、携帯電話700には、上記の構成に加えて、非接触型ICチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体701と筐体702(図12(A)に示す。)は、スライドさせることが可能であり、スライドさせることで図12(C)のように展開する。表示部703には、上述した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部703と表面カメラ用レンズ708を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部703をファインダーとして用いることで、裏面カメラ713及びライト714で静止画及び動画の撮影が可能である。
スピーカ704及びマイクロフォン705を用いることで、携帯電話700は、音声記録装置(録音装置)又は音声再生装置として使用することができる。また、操作キー706により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード711を用いると便利である。更に、重なり合った筐体701と筐体702(図12(A))をスライドさせることで、図12(C)のように展開させることができる。携帯情報端末として使用する場合には、キーボード711及びポインティングデバイス707を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック709はACアダプタ及びUSBケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット712に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体702の裏面(図12(B))には、裏面カメラ713及びライト714を備え、表示部703をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、USBポート、テレビワンセグ受信機能、非接触ICチップ又はイヤホンジャック等を備えたものであってもよい。
図12において説明した各種電子機器は、上述したトランジスタ及び表示装置の作製方法を適用して作製することができる。