JP2009231819A5 - - Google Patents

Claims (10)

1. 第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
   第２の基板支持台にベース基板を設置し、
   前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
   前記複数の半導体基板又は前記ベース基板を帯電させ、
   前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
   前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
   前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
2. 請求項１において、
   前記帯電を、前記第１の基板支持台又は前記第２の基板支持台の一方をグラウンド電位とし、他方を正電位又は負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
3. 請求項１において、
   前記帯電を、前記複数の半導体基板の表面又は前記ベース基板の表面にプラスイオン又はマイナスイオンを付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
4. 第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
   第２の基板支持台にベース基板を設置し、
   前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
   互いに異なる極性となるよう前記複数の半導体基板及び前記ベース基板の双方を帯電させ、
   前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
   前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
   前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
5. 請求項４において、
   前記帯電を、前記第１の基板支持台と前記第２の基板支持台の一方を正電位とし、他方を負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
6. 請求項４において、
   前記帯電を、前記複数の半導体基板の表面にプラスイオン又はマイナスイオンの一方を付与し、前記ベース基板の表面に前記複数の半導体基板と極性が異なるようにプラスイオン又はマイナスイオンの他方を付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
7. 請求項１乃至請求項６のいずれか一項において、
   前記ベース基板の表面に前記複数の半導体基板を接触させた後、前記複数の半導体基板の各々に圧力を加えて、前記ベース基板の表面と前記複数の半導体基板の表面を接合させることを特徴とするＳＯＩ基板の作製方法。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第１の基板支持台は、複数の凹部を有する基板配置領域を具備しており、
   前記複数の半導体基板を前記複数の凹部にそれぞれ配置することを特徴とするＳＯＩ基板の作製方法。
9. 請求項１乃至請求項８のいずれか一項において、
   前記複数の半導体基板と前記ベース基板の接合を減圧雰囲気下で行うことを特徴とするＳＯＩ基板の作製方法。
10. 請求項１乃至請求項９のいずれか一項において、
    前記ベース基板としてガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。