JP2008288569A - 半導体基板の作製方法 - Google Patents

半導体基板の作製方法 Download PDF

Info

Publication number
JP2008288569A
JP2008288569A JP2008095680A JP2008095680A JP2008288569A JP 2008288569 A JP2008288569 A JP 2008288569A JP 2008095680 A JP2008095680 A JP 2008095680A JP 2008095680 A JP2008095680 A JP 2008095680A JP 2008288569 A JP2008288569 A JP 2008288569A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
single crystal
crystal semiconductor
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008095680A
Other languages
English (en)
Other versions
JP2008288569A5 (ja
JP5305712B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008095680A priority Critical patent/JP5305712B2/ja
Publication of JP2008288569A publication Critical patent/JP2008288569A/ja
Publication of JP2008288569A5 publication Critical patent/JP2008288569A5/ja
Application granted granted Critical
Publication of JP5305712B2 publication Critical patent/JP5305712B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

【課題】所望の膜厚のシリコン層を有するＳＯＩ基板を得ることを目的の一とする。また、ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる単結晶半導体層を備えた半導体基板を得ることを目的の一とする。
【解決手段】不活性ガスイオン又はハロゲンイオン又はＨ３ ＋イオンから選ばれた一のイオンを照射することにより形成された脆化層を劈開面として半導体基板をベース基板から分離することで、所望の厚さのシリコン層を有するＳＯＩ基板を得ることができる。また、絶縁表面を有する基板若しくは絶縁基板に、単結晶半導体層を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜を用いることで、ガラス基板等の耐熱温度が７００℃以下の基板であっても接合部の接着力が強固な単結晶半導体層を有する半導体基板を得ることができる
【選択図】図３

Description

本発明は、半導体基板の作製方法に関する。特に、ガラス等の絶縁表面を有する基板に単結晶若しくは多結晶の半導体層を接合させた半導体基板及び半導体装置に関する。
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを照射することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハーに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を分離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
ＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献２参照）。この場合にも、ＳＯＩ層において応力に起因する準位や欠陥を除去するために１０５０乃至１１５０℃の熱処理が必要であることが開示されている。
また、ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に、被覆膜を有する単結晶シリコン薄膜を形成したものが知られている（特許文献３参照）。この場合にも、単結晶シリコン片に水素イオンを照射することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を分離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
米国特許第６３７２６０９号 特開２０００−１２８６４号公報 特開２００４−１３４６７５号公報
上記のように水素イオン注入剥離法では、シリコンウエハー表面から所定の深さに照射された水素イオンの層（脆化層）を劈開面として分離することにより薄いシリコン層を形成するので、シリコン層の膜厚はイオン照射の深さに依存する。よって、イオン照射の深さにばらつきがあると所望の膜厚のシリコン層を得ることは困難である。なお、本発明では、単結晶半導体基板へイオンを照射し、イオンにより微小な空洞を有するように脆弱化された領域を脆化層という。
本発明は上記課題に鑑み、脆化層の深さを制御して、所望の膜厚のシリコン層を有するＳＯＩ基板を得ることを目的の一とする。
また、ガラス基板など耐熱温度が低い基板を、ＳＯＩ基板の形成に用いた場合にも、ＳＯＩ層の接着力が強固な単結晶半導体層を備えた半導体基板を提供することを目的の一とする。
上記課題を解決するために本発明は、不活性ガスイオン又はハロゲンイオン又はＨ３ ＋イオンから選ばれた一の均一の質量のイオンを単結晶半導体基板に照射して、前記単結晶半導体基板の表面から所定の深さの領域に脆化層を形成することを特徴の一とする。
絶縁表面を有する基板若しくは絶縁基板に、単結晶半導体層を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜を用いる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物が適用される。すなわち、絶縁表面を有する基板若しくは絶縁基板に低温で接合した単結晶半導体（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＴＳＳ）の構造において、平滑面を有し親水性表面を形成する層を接合面として設ける。
絶縁表面を有する基板若しくは絶縁基板に接合される単結晶半導体層は、単結晶半導体基板に形成された脆化層にて劈開し分離することにより得られる。脆化層は水素、ヘリウム若しくはフッ素に代表されるハロゲンの均一の質量のイオンを照射することで形成される。
ＳＯＩ層を接合する絶縁表面を有する基板若しくは絶縁基板にはバリア層を設けることが好ましい。バリア層により単結晶半導体層の汚染を防止することが可能となる。
不活性ガスイオン又はハロゲンイオン又はＨ３ ＋イオンから選ばれた一の均一の質量のイオンを単結晶半導体基板に照射することにより、イオン照射の深さにばらつきが少なくなり、所望の厚さのシリコン層を有するＳＯＩ基板を得ることが可能になる。
単結晶半導体基板から分離した単結晶半導体層とベースとなる基板とを接合する際に、親水性表面を有し、平坦性が高く、水素を含有する酸化シリコン膜を用いることにより７００℃以下の温度で接合を形成することができる。本構成によれば、ガラス基板等の耐熱温度が７００℃以下の基板であっても接合部の接着力が強固な単結晶半導体層を得ることができる。
単結晶半導体層を固定する基板として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
（実施の形態１）
本発明に係る半導体基板を図１（Ａ）（Ｂ）に示す。図１（Ａ）においてベース基板１００は絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を適用される。その他に石英ガラス、シリコンウエハーのような半導体基板も適用可能である。単結晶半導体層１０２は単結晶半導体であり、代表的には単結晶シリコンが適用される。その他に、水素イオン注入剥離法のようにして単結晶半導体基板若しくは多結晶半導体基板から分離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。
このようなベース基板１００と単結晶半導体層１０２の間には、平滑面を有し親水性表面を形成する接合層１０４を設ける。この接合層１０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記平滑面を有し親水性表面を形成する接合層１０４は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。ベース基板１００にも同様の酸化シリコン膜を設けておいても良い。すなわち、絶縁表面を有する基板若しくは絶縁性のベース基板１００に単結晶半導体層１０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる接合層１０４を設けることで強固な接合を形成することができる。
接合層１０４は単結晶半導体層１０２側に設けられ、ベース基板１００の表面と密接することで、室温であっても接合をすることが可能である。より強固に接合を形成するには、ベース基板１００と単結晶半導体層１０２を押圧すれば良い。さらに熱処理を加えることが好ましい。加圧状態で熱処理をしても良い。
異種材料であるベース基板１００と接合層１０４を低温で接合するには表面を清浄化する。このような状態でベース基板１００と接合層１０４を密接させると、表面間引力により接合が形成される。さらにベース基板１００と接合層１０４の少なくとも一方の表面に複数の水酸基を付着させる処理を加えると好ましい。例えば、ベース基板１００の表面を酸素プラズマ処理若しくはオゾン処理して親水性にすることが好ましい。このように表面を親水性にする処理を加えた場合には、表面の水酸基が作用して水素結合により接合が形成される。室温で形成された接合強度を高めるためには熱処理をすることが好ましい。
異種材料であるベース基板１００と接合層１０４を低温で接合するための処理として、接合を形成する表面にアルゴンなどの不活性ガスによるイオンビームを照射して清浄化しても良い。イオンビームの照射により、ベース基板１００と接合層１０４の少なくとも一方の表面に未結合手が露呈して非常に活性な表面が形成される。このように少なくとも一方の面が活性化されたベース基板１００の表面と接合層１０４の表面を密接させると低温でも接合を形成することが可能である。表面を活性化して接合を形成する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。
単結晶半導体層１０２は単結晶半導体基板を薄片化して形成されるものである。例えば、単結晶半導体基板の所定の深さに均一な質量の、Ｈ３ ＋イオン、フッ素等のハロゲンイオン又は不活性ガスイオンを照射し、その後熱処理を行って表層の単結晶シリコン層を分離するイオン注入剥離法で形成することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで劈開して分離する方法を適用しても良い。単結晶半導体層１０２の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さである。
図１（Ｂ）はベース基板１００にバリア層１０５と接合層１０４を設けた構成を示す。単結晶半導体層１０２をベース基板１００に接合した場合に、ベース基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物が拡散して単結晶半導体層１０２が汚染されることを防ぐことができる。また、ベース基板１００側の接合層１０４は適宜設ければ良い。
図２（Ａ）は単結晶半導体層１０２と接合層１０４の間に窒素含有絶縁層１２０を設けた構成を示す。窒素含有絶縁層１２０は窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層、又は複数の膜の積層で形成する。例えば、単結晶半導体層１０２側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層１２０とすることができる。なお、窒素含有絶縁層１２０は、イオン照射を行う前に、単結晶半導体層１０２となる単結晶半導体基板の表面に形成する。接合層１０４がベース基板１００と接合を形成するために設けるのに対し、窒素含有絶縁層１２０は、可動イオンや水分等の不純物が単結晶半導体層１０２に拡散して汚染されることを防ぐために設けることが好ましい。
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
図２（Ｂ）はベース基板１００に接合層１０４を設けた構成である。ベース基板１００と接合層１０４との間にはバリア層１０５が設けられていることが好ましい。ベース基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物が拡散して単結晶半導体層１０２が汚染されることを防ぐためである。また、単結晶半導体層１０２には酸化シリコン膜１２１が形成されている。この酸化シリコン膜１２１が接合層１０４と接合を形成し、ベース基板１００上に単結晶半導体層を固定する。酸化シリコン膜１２１は熱酸化により形成されたものが好ましい。
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体基板の製造方法について図３（Ａ）乃至（Ｃ）と図４を参照して説明する。
図３（Ａ）に示す半導体基板１０１は清浄化されており、その表面から電界で加速された均一な質量のイオンを照射し、所定の深さに脆化層１０３を形成する。本実施の形態では、質量分離されたハロゲン原子のイオン（ハロゲンイオンともよぶ）を用いる。質量分離されたハロゲンイオンは、ハロゲン原子を含む物質（主にガス）を質量分離することにより得られる。イオンの照射はベース基板に転置する単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。イオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１０１に照射されるようにする。脆化層は、フッ素に代表されるハロゲンのイオンを質量分離して均一な質量のイオンとして照射することで形成される。ハロゲンとしてフッ素イオンを照射する場合にはソースガスとしてＢＦ３を用いれば良い。
単結晶シリコン基板にフッ素イオンのようなハロゲンイオンをイオン注入法で照射した場合、照射されたフッ素が、シリコン結晶格子内のシリコン原子をノックアウトする（追い出す）ことによって空白部分を効果的に作り出し、脆化層に微小な空洞を作る。この場合、比較的低温の熱処理によって脆化層に形成された微小な空洞の体積変化が起こり、脆化層に沿って劈開することにより上記のような薄い単結晶半導体層を形成することができる。質量分離したフッ素イオンを照射した後に、質量分離した水素イオン（Ｈ３ ＋イオン）を照射して空洞内に水素を含ませるようにしても良い。半導体基板から薄い半導体層を分離するために形成する脆化層は、脆化層に形成された微小な空洞の体積変化を利用して劈開をするので、このようにハロゲンイオンや水素イオンの作用を有効利用することが好ましい。
脆化層の形成に当たっては質量分離したイオンを高ドーズ条件で照射する必要があり、半導体基板１０１の表面が粗くなってしまう場合がある。そのため質量分離したイオンが照射される表面に窒化シリコン膜若しくは窒化酸化シリコン膜などによりイオン照射に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
次に、図３（Ｂ）で示すようにベース基板と接合を形成する面に接合層１０４として酸化シリコン膜を形成する。酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した脆化層１０３から該脆化層１０３が含む原子の離脱が起こらない温度として、例えば３５０℃以下の成膜温度が適用される。なお、上記の脆化層１０３が含む原子とは、脆化層１０３を形成するために照射されたイオンの原子である。例えば、本実施の形態では、脆化層１０３を形成するためにハロゲンイオンが照射されているため、脆化層１０３が含む原子とはハロゲン原子である。また、単結晶若しくは多結晶半導体基板から単結晶半導体層を分離する熱処理は、酸化シリコン膜の成膜温度よりも高い熱処理温度が適用される。
図３（Ｃ）はベース基板１００と半導体基板１０１の接合層１０４の表面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、ベース基板１００と接合層１０４を密着させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、ベース基板１００と半導体基板１０１とを圧接することで水素結合により強固な接合を形成することが可能である。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
ベース基板１００と半導体基板１０１を、接合層１０４を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板１００の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板１００及び半導体基板１０１の耐圧性を考慮して行う。
図４において、ベース基板１００と半導体基板１０１を貼り合わせた後、熱処理を行い、脆化層１０３を劈開面として半導体基板１０１をベース基板１００から分離する。熱処理の温度は、脆化層１０３が含む原子が離脱する温度である。なお、上記の脆化層１０３が含む原子とは、脆化層１０３を形成するために照射されたイオンの原子である。また、熱処理の温度は接合層１０４の成膜温度以上、ベース基板１００の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、脆化層１０３に形成された微小な空洞の体積変化が起こり、脆化層１０３に沿って劈開することが可能となる。接合層１０４はベース基板１００と接合しているので、ベース基板１００上には半導体基板１０１と同じ結晶性の単結晶半導体層１０２が残存することとなる。
図５はベース基板側に接合層を設けて単結晶半導体層を形成する工程を示す。図５（Ａ）は酸化シリコン膜１２１が形成された半導体基板１０１に電界で加速された均一な質量のイオンを照射し、所定の深さに脆化層１０３を形成する工程を示している。フッ素に代表されるハロゲンのイオン照射は図３（Ａ）の場合と同様である。半導体基板１０１の表面に酸化シリコン膜１２１を形成しておくことでイオン照射によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。
図５（Ｂ）は、バリア層１０５及び接合層１０４が形成されたベース基板１００と半導体基板１０１の酸化シリコン膜１２１の表面を密着させて接合を形成する工程を示している。ベース基板１００上の接合層１０４と半導体基板１０１の酸化シリコン膜１２１を密着させることにより接合が形成される。
その後、図５（Ｃ）で示すように半導体基板１０１を分離する。半導体基板１０１を分離する熱処理は図４の場合と同様にして行う。このようにして図２（Ｂ）で示す半導体基板を得ることができる。
このように、本実施の形態によれば、ガラス基板等の耐熱温度が７００℃以下のベース基板１００であっても接合部の接着力が強固な単結晶半導体層１０２を得ることができる。ベース基板１００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
また、本実施の形態によれば、脆化層を、ハロゲンイオンを照射することにより形成できるので、比較的低温の熱処理で、薄い単結晶半導体層を形成することができる。
（実施の形態３）
本実施の形態では、実施の形態２で示した半導体基板の製造方法の別の形態について説明する。
本実施の形態においては、実施の形態２のハロゲンイオンとは異なり、不活性ガスイオンを電界で加速して、図３（Ａ）のように半導体基板１０１の表面から照射して、所定の深さに脆化層１０３を形成する。なお不活性ガスイオンは、不活性原子を含むガスを用いて得られ、不活性イオン、不活性原子イオンともよぶ。イオンの照射はベース基板に転置するＬＴＳＳ層の厚さを考慮して行う。当該ＬＴＳＳ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。不活性ガスイオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１０１に照射されるようにする。
脆化層１０３を形成するためのイオン種として不活性ガスイオン（Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅ等）を用いると、質量分離しなくても、均一の質量のイオン種が得られるため、イオン照射の深さにばらつきが少なく、所望の厚さのシリコン層を有するＳＯＩ基板を得ることができる。
また、脆化層１０３を形成する際に、不活性ガスイオン（Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅ等）を半導体基板１０１に照射した後に、さらにＨ３ ＋イオン等の質量分離した水素イオンを照射しても良い。その場合、不活性ガスイオンの照射により脆化層に微小な空洞を効果的に作ることができ、その後の質量分離した水素イオン（Ｈ３ ＋イオン）の照射により、その空洞内に水素を含ませることができる。半導体基板から薄い半導体層を分離するために形成する脆化層は、脆化層に形成された微小な空洞の体積変化を利用して劈開をするので、このように不活性ガスイオンや水素イオンの作用を有効利用することが好ましい。
他の工程は、実施の形態１の図３乃至図５で表される工程と同様である。
（実施の形態４）
本実施の形態では、実施の形態２又は実施の形態３で示した半導体基板の製造方法の別の形態について説明する。
本実施の形態においては、実施の形態２及び実施の形態３とは異なり、質量分離したＨ３ ＋イオンを電界で加速して、図３（Ａ）のように半導体基板１０１の表面から所定の深さに照射して、脆化層１０３を形成する。質量分離されたＨ３ ＋イオンは、水素原子を含む物質（主にガス）を質量分離することにより得られる。イオンの照射はベース基板に転置するＬＴＳＳ層の厚さを考慮して行う。当該ＬＴＳＳ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。質量分離したＨ３ ＋イオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１０１に照射されるようにする。
水素イオンを質量分離して、Ｈ３ ＋イオンのみをイオン照射すると、Ｈ＋、Ｈ２ ＋及びＨ３ ＋を含む水素イオンを照射する場合に比べて、イオン照射の深さにばらつきが少なくなる。また、Ｈ３ ＋イオンはＨ＋、Ｈ２ ＋イオンに比べて質量が重いため、脆化層１０３の形成効率を高めることができる。
他の工程は、実施の形態１の図３乃至図５で表される工程と同様である。
（実施の形態５）
本実施の形態では、実施の形態１及び実施の形態２で示した半導体基板を用いた半導体装置について図６乃至図１１を参照して説明する。
図６（Ａ）は、実施の形態２乃至実施の形態４に示す方法で作製された半導体基板である。
半導体基板は、ベース基板１００に接合層１０４を介して単結晶半導体層１０２が設けられている。単結晶半導体層１０２の膜厚は５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。単結晶半導体層１０２の厚さは、図３で説明した脆化層１０３の深さを制御することにより適宜設定できる。単結晶半導体層１０２にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。ベース基板１００にはバリア層１０５として窒化シリコン層と酸化シリコン層が積層形成されている。ベース基板１００にバリア層を設けることで、単結晶半導体層１０２の汚染を防ぐことができる。なお、窒化シリコン層に換えて、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層を適用しても良い。
図６（Ｂ）は、単結晶半導体層１０２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１０２を形成する。
図６（Ｃ）において、単結晶半導体層１０２が露出した後、ゲート絶縁層１０９、ゲート電極１１０ａ、１１０ｂ、サイドウォール絶縁層１１１を形成し、第１不純物領域１１２、第２不純物領域１１３を形成する。絶縁層１１４は窒化シリコンで形成し、ゲート電極１１０ａ、１１０ｂをエッチングするときのハードマスクとして用いる。
図６（Ｄ）において、層間絶縁層１１５を形成する。層間絶縁層１１５はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁層１１５にはコンタクトホール１１６を形成する。コンタクトホール１１６は、サイドウォール絶縁層１１１を利用してセルフアラインコンタクトの構成となっている。
その後、図７で示すように、コンタクトホール１１６に合わせて配線１１９を形成する。配線１１９はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。その後、配線１１９上に絶縁層１１８を形成する。
このように、ベース基板１００に接合された単結晶半導体層１０２を用いて電界効果トランジスタを作製することができる。本実施の形態に係る単結晶半導体層１０２は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
図８は半導体装置の一例として、マイクロプロセッサ２００の一例を示す。このマイクロプロセッサ２００は、上記したように実施の形態２乃至実施の形態４に示す方法で作製された半導体基板により製造されるものである。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２０９、及びメモリインターフェース２１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図８に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
本実施の形態のマイクロプロセッサ２００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図９を参照して説明する。図９は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。また、アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０と、電源管理回路２３０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５、ランダムアクセスメモリ２２６、読み出し専用メモリ２２７を有している。
このような構成のＲＦＣＰＵ２１１の動作は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット２２５が実行する方式を適用することができる。
本実施の形態のＲＦＣＰＵ２１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。
図１及び図２で例示する単結晶半導体層１０２は、表示パネルを製造するマザーガラスと呼ばれる大型のガラス基板に接合することもできる。図１０はベース基板１００としてマザーガラスに単結晶半導体層１０２を接合する場合を示す。マザーガラスからは複数の表示パネルを切り出すが、単結晶半導体層１０２は、表示パネル２３１の形成領域に合わせて接合することが好ましい。半導体基板に比べて、マザーガラス基板は面積が大きいので、単結晶半導体層１０２は図１０のように分割して配置することが好ましい。表示パネル２３１には、走査線駆動回路領域２３２、信号線駆動回路領域２３３、画素形成領域２３４があり、これらの領域が含まれるように単結晶半導体層１０２をベース基板１００（マザーガラス）に接合する。
図１１は単結晶半導体層１０２により画素トランジスタが形成される表示パネルの画素の一例を示す。図１１（Ａ）は画素の平面図を示し、単結晶半導体層１０２にゲート配線２３５が交差し、ソース配線２３６、画素電極２３７が接続する画素を示す。図１１（Ａ）に示すＪ−Ｋ切断線に対応する断面図が図１１（Ｂ）に示されている。
図１１（Ｂ）において、ベース基板１００にはバリア層１０５として窒化シリコン層と酸化シリコン層が積層されている。単結晶半導体層１０２は接合層１０４によってバリア層１０５が固定されている。絶縁層１１８上に画素電極２３７が設けられている。単結晶半導体層１０２とソース配線２３６を接続するコンタクトホールには絶縁層１１８をエッチングして凹段差が生じるのでそこを埋めるように柱状スペーサ２４０が設けられている。対向基板２３８には対向電極２３９が形成され、柱状スペーサ２４０によって形成される空隙に液晶層２４１が形成されている。
このように、表示パネルを製造するマザーガラスにも単結晶半導体層を形成しトランジスタを形成することが可能である。単結晶半導体層で形成されるトランジスタは、アモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れているので、トランジスタのサイズを小型化することができる。それにより、表示パネルにおける画素部の開口率を向上させることができる。また、図８及び図９で説明したようなマイクロプロセッサも形成することができるので、表示パネル内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能としたディスプレイを作製することもできる。
半導体基板の構成を示す断面図。 半導体基板の構成を示す断面図。 半導体基板の製造方法を説明する断面図。 半導体基板の製造方法を説明する断面図。 半導体基板の製造方法を説明する断面図。 半導体基板を用いた半導体装置の製造方法を説明する断面図。 半導体基板を用いた半導体装置の製造方法を説明する断面図。 半導体基板により得られるマイクロプロセッサの構成を示すブロック図。 半導体基板により得られるＲＦＣＰＵの構成を示すブロック図。 表示パネル製造用のマザーガラスに単結晶半導体層を接合する場合を例示する平面図。 単結晶半導体層により画素トランジスタが構成されている表示パネルの一例を示す図。
符号の説明
１００ ベース基板
１０１ 半導体基板
１０２ 単結晶半導体層
１０３ 脆化層
１０４ 接合層
１０５ バリア層
１０９ ゲート絶縁層
１１０ ゲート電極
１１１ サイドウォール絶縁層
１１２ 第１不純物領域
１１３ 第２不純物領域
１１４ 絶縁層
１１５ 層間絶縁層
１１６ コンタクトホール
１１８ 絶縁層
１１９ 配線
１２０ 窒素含有絶縁層
１２１ 酸化シリコン膜

Claims (10)

  1. 質量分離したハロゲン原子のイオン種を単結晶半導体基板に照射して、該単結晶半導体基板の表面から所定の深さの領域に脆化層を形成し、
    前記単結晶半導体基板上に有機シランガスを用いて、化学気相成長法により酸化シリコン膜を形成し、
    前記単結晶半導体基板と絶縁表面を有する基板を、前記酸化シリコン膜を挟んで重ね合わせて接合し、
    前記単結晶半導体基板と前記絶縁表面を有する基板を重ね合わせた状態で熱処理を行い、
    前記絶縁表面を有する基板上に単結晶半導体層を残存させたまま前記単結晶半導体基板を分離することを特徴とする半導体基板の作製方法。
  2. 請求項１において、質量分離したハロゲン原子のイオン種を前記単結晶半導体基板に照射した後、さらに質量分離した水素イオンを前記単結晶半導体基板に照射することを特徴とする半導体基板の作製方法。
  3. 不活性原子から選ばれたイオン種を単結晶半導体基板に照射して、該単結晶半導体基板の表面から所定の深さの領域に脆化層を形成し、
    前記単結晶半導体基板上に有機シランガスを用いて、化学気相成長法により酸化シリコン膜を形成し、
    前記単結晶半導体基板と絶縁表面を有する基板を、前記酸化シリコン膜を挟んで重ね合わせて接合し、
    前記単結晶半導体基板と前記絶縁表面を有する基板を重ね合わせた状態で熱処理を行い、
    前記絶縁表面を有する基板上に単結晶半導体層を残存させたまま前記単結晶半導体基板を分離することを特徴とする半導体基板の作製方法。
  4. 請求項３において、不活性原子のイオン種を前記単結晶半導体基板に照射した後、さらに質量分離した水素イオンを前記単結晶半導体基板に照射することを特徴とする半導体基板の作製方法。
  5. 水素原子を質量分離して得られるＨ３ ＋イオンを単結晶半導体基板に照射して、該単結晶半導体基板の表面から所定の深さの領域に脆化層を形成し、
    前記単結晶半導体基板上に有機シランガスを用いて、化学気相成長法により酸化シリコン膜を形成し、
    前記単結晶半導体基板と絶縁表面を有する基板を、前記酸化シリコン膜を挟んで重ね合わせて接合し、
    前記単結晶半導体基板と前記絶縁表面を有する基板を重ね合わせた状態で熱処理を行い、
    前記絶縁表面を有する基板上に単結晶半導体層を残存させたまま前記単結晶半導体基板を分離することを特徴とする半導体基板の作製方法。
  6. 請求項１乃至請求項５のいずれか一において、前記単結晶半導体基板にイオンを照射する前に、前記単結晶半導体基板の表面に窒素含有絶縁層を形成することを特徴とする半導体基板の作製方法。
  7. 請求項６において、前記窒素含有絶縁層を、窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層、又は複数の膜の積層で形成することを特徴とする半導体基板の作製方法。
  8. 請求項１乃至請求項７のいずれか一において、前記有機シランガスとして、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）から選ばれたものを用いることを特徴とする半導体基板の作製方法。
  9. 請求項１乃至請求項８のいずれか一において、前記酸化シリコン膜を形成する温度が前記脆化層に照射した原子が離脱しない温度であり、前記熱処理の温度が、前記脆化層に照射した原子が離脱する温度であることを特徴とする半導体基板の作製方法。
  10. 請求項１乃至請求項９のいずれか一において、前記酸化シリコン膜を形成する温度が３５０℃以下であり、前記熱処理の温度が４００℃乃至６００℃であることを特徴とする半導体基板の作製方法。
JP2008095680A 2007-04-06 2008-04-02 半導体基板の作製方法 Expired - Fee Related JP5305712B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008095680A JP5305712B2 (ja) 2007-04-06 2008-04-02 半導体基板の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2007101181 2007-04-06
JP2007101181 2007-04-06
JP2007109943 2007-04-19
JP2007109943 2007-04-19
JP2008095680A JP5305712B2 (ja) 2007-04-06 2008-04-02 半導体基板の作製方法

Publications (3)

Publication Number Publication Date
JP2008288569A true JP2008288569A (ja) 2008-11-27
JP2008288569A5 JP2008288569A5 (ja) 2011-04-14
JP5305712B2 JP5305712B2 (ja) 2013-10-02

Family

ID=39651025

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008095680A Expired - Fee Related JP5305712B2 (ja) 2007-04-06 2008-04-02 半導体基板の作製方法

Country Status (3)

Country Link
US (1) US20080248629A1 (ja)
EP (1) EP1978554A3 (ja)
JP (1) JP5305712B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101752350B1 (ko) * 2009-04-22 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5459899B2 (ja) * 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795114B2 (en) * 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
JP2009088500A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8067793B2 (en) 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
US8501585B2 (en) * 2007-10-10 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7816232B2 (en) * 2007-11-27 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and semiconductor substrate manufacturing apparatus
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR101702943B1 (ko) * 2010-10-29 2017-02-22 엘지이노텍 주식회사 발광소자의 제조방법
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US9324449B2 (en) 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
US11232975B2 (en) * 2018-09-26 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator (SOI) substrate having dielectric structures that increase interface bonding strength
US10950631B1 (en) 2019-09-24 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator wafer having a composite insulator layer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JPH10308354A (ja) * 1997-05-08 1998-11-17 Denso Corp 半導体基板の製造方法
JPH11121310A (ja) * 1997-10-09 1999-04-30 Denso Corp 半導体基板の製造方法
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
WO2006029651A1 (en) * 2004-09-16 2006-03-23 S.O.I.Tec Silicon On Insulator Technologies Method of manufacturing a silicon dioxide layer
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US39484A (en) * 1863-08-11 Improved smoothing-iron
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6534409B1 (en) * 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
KR100476901B1 (ko) * 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
FR2842647B1 (fr) * 2002-07-17 2004-09-17 Soitec Silicon On Insulator Procede de transfert de couche
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
JP2007101181A (ja) 2005-09-08 2007-04-19 Sanyo Electric Co Ltd 電池消耗表示装置
JP5326183B2 (ja) 2005-10-14 2013-10-30 澁谷工業株式会社 レーザアニール方法
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JPH10308354A (ja) * 1997-05-08 1998-11-17 Denso Corp 半導体基板の製造方法
JPH11121310A (ja) * 1997-10-09 1999-04-30 Denso Corp 半導体基板の製造方法
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
WO2006029651A1 (en) * 2004-09-16 2006-03-23 S.O.I.Tec Silicon On Insulator Technologies Method of manufacturing a silicon dioxide layer
JP2008513600A (ja) * 2004-09-16 2008-05-01 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 二酸化ケイ素層を製造する方法
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process
JP2009507363A (ja) * 2005-07-27 2009-02-19 シリコン・ジェネシス・コーポレーション 制御された劈開プロセスを用いてプレート上の複数タイル部分を形成する方法および構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101752350B1 (ko) * 2009-04-22 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법

Also Published As

Publication number Publication date
EP1978554A3 (en) 2011-10-12
EP1978554A2 (en) 2008-10-08
US20080248629A1 (en) 2008-10-09
JP5305712B2 (ja) 2013-10-02

Similar Documents

Publication Publication Date Title
JP5305712B2 (ja) 半導体基板の作製方法
JP5490371B2 (ja) 半導体装置の作製方法
JP5354945B2 (ja) 半導体装置の作製方法
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
JP5289805B2 (ja) 半導体装置製造用基板の作製方法
JP5732119B2 (ja) 半導体装置の作製方法
KR101434934B1 (ko) Ｓｏｉ 기판의 제작 방법, 및 반도체 장치의 제작 방법
JP5460972B2 (ja) Ｓｏｉ基板の作製方法、及び半導体装置の作製方法
JP5661990B2 (ja) Ｓｏｉ基板の製造方法
JP5328276B2 (ja) 半導体装置の作製方法
JP5486779B2 (ja) 半導体基板の製造方法
KR20080114525A (ko) Ｓｏｉ 기판의 제조방법 및 반도체장치의 제조방법
JP2008288563A (ja) Ｓｏｉ基板の作製方法
JP2009135465A (ja) Ｓｏｉ基板の作製方法
JP5511173B2 (ja) 半導体装置の作製方法
JP5252867B2 (ja) 半導体基板の製造方法
JP5346490B2 (ja) 半導体装置の作製方法
JP5137461B2 (ja) 半導体装置
JP2009065136A (ja) 半導体基板の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130506

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130618

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130625

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees