JP5732119B2 - 半導体装置の作製方法 - Google Patents
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Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体
基板及び半導体装置の作製方法に関する。
基板及び半導体装置の作製方法に関する。
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハーに代わって、絶
縁層の上に薄い単結晶半導体層を設けたＳＯＩ構造を有する半導体基板（以下、ＳＯＩ基
板という。）が開発されている。ＳＯＩ基板上に設けた集積回路は、トランジスタの寄生
容量が小さいため、動作速度の向上と消費電力の低減に有効であると考えられている。そ
のためマイクロプロセッサなどの高性能な半導体装置への応用が期待されている。
縁層の上に薄い単結晶半導体層を設けたＳＯＩ構造を有する半導体基板（以下、ＳＯＩ基
板という。）が開発されている。ＳＯＩ基板上に設けた集積回路は、トランジスタの寄生
容量が小さいため、動作速度の向上と消費電力の低減に有効であると考えられている。そ
のためマイクロプロセッサなどの高性能な半導体装置への応用が期待されている。
ＳＯＩ基板を作製する方法の一つとして、水素イオン注入剥離法が知られている（例え
ば、特許文献１を参照）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを注
入することで表面から所定の深さに微小気泡層を形成し、これを別のシリコンウエハーに
貼り合わせて該微小気泡層を劈開面とすることで、当該別のシリコンウエハーに薄いシリ
コン層（以下、ＳＯＩ層という。）を形成する技術である。この技術によれば、ＳＯＩ層
を剥離する熱処理を行うことに加え、酸化性雰囲気での熱処理によってＳＯＩ層に酸化膜
を形成した後に該酸化膜を除去し、その後１０００℃から１３００℃の還元性雰囲気中で
熱処理を行って接合強度を高める必要があるとされている。また、接合強度を高めるため
には、貼り合わせる面の平坦性を高くすることが有効であると考えられている。
ば、特許文献１を参照）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを注
入することで表面から所定の深さに微小気泡層を形成し、これを別のシリコンウエハーに
貼り合わせて該微小気泡層を劈開面とすることで、当該別のシリコンウエハーに薄いシリ
コン層（以下、ＳＯＩ層という。）を形成する技術である。この技術によれば、ＳＯＩ層
を剥離する熱処理を行うことに加え、酸化性雰囲気での熱処理によってＳＯＩ層に酸化膜
を形成した後に該酸化膜を除去し、その後１０００℃から１３００℃の還元性雰囲気中で
熱処理を行って接合強度を高める必要があるとされている。また、接合強度を高めるため
には、貼り合わせる面の平坦性を高くすることが有効であると考えられている。
一方で、耐熱性ガラスなどの絶縁性基板に単結晶シリコン層を設けた半導体装置が開示
されている（特許文献２を参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガ
ラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シ
リコン層が該絶縁性シリコン膜上に固着された構成を有する。
されている（特許文献２を参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガ
ラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シ
リコン層が該絶縁性シリコン膜上に固着された構成を有する。
ところで、半導体装置を設ける基板として可撓性基板を用いることで、フレキシブルな
半導体装置を作製することができることが知られている（特許文献３を参照）。可撓性基
板上に半導体層を有する半導体装置を作製する方法として、可撓性基板上に半導体層を直
接形成する方法がある。しかし、好ましくは、ある程度の耐熱性を有する基板上に剥離層
を形成し、該剥離層上に半導体層を有する素子を形成し、該剥離層をきっかけとして可撓
性基板に素子を転置する方法を用いる。このとき、剥離層は、例えば、スパッタリング法
等により設けられる。
半導体装置を作製することができることが知られている（特許文献３を参照）。可撓性基
板上に半導体層を有する半導体装置を作製する方法として、可撓性基板上に半導体層を直
接形成する方法がある。しかし、好ましくは、ある程度の耐熱性を有する基板上に剥離層
を形成し、該剥離層上に半導体層を有する素子を形成し、該剥離層をきっかけとして可撓
性基板に素子を転置する方法を用いる。このとき、剥離層は、例えば、スパッタリング法
等により設けられる。
本発明は、耐熱性及び耐薬品性の低い基板上にＳＯＩ構造を有する半導体基板を作製す
る方法を提供することを課題の一とする。
る方法を提供することを課題の一とする。
また、本発明は、耐熱性及び耐薬品性の低い基板上に高速動作が可能で、信頼性の高い
半導体装置を歩留まりよく作製する方法を提供することを課題の一とする。更には、該作
製方法を適用して作製される、高速動作が可能で信頼性の高い半導体装置を提供すること
を課題の一とする。
半導体装置を歩留まりよく作製する方法を提供することを課題の一とする。更には、該作
製方法を適用して作製される、高速動作が可能で信頼性の高い半導体装置を提供すること
を課題の一とする。
なお、ここで、耐熱性及び耐薬品性の低い基板としては、可撓性のプラスチック基板が
挙げられる。従って、本発明は、可撓性基板（特に、可撓性のプラスチック基板）上にＳ
ＯＩ構造を有する半導体基板を作製することを課題の一とする。また、該半導体基板を用
いて信頼性の高い半導体装置を歩留まりよく作製する方法を提供することを課題の一とす
る。更には、該作製方法により作製される、高速動作が可能で信頼性の高い半導体装置を
提供することを課題の一とする。
挙げられる。従って、本発明は、可撓性基板（特に、可撓性のプラスチック基板）上にＳ
ＯＩ構造を有する半導体基板を作製することを課題の一とする。また、該半導体基板を用
いて信頼性の高い半導体装置を歩留まりよく作製する方法を提供することを課題の一とす
る。更には、該作製方法により作製される、高速動作が可能で信頼性の高い半導体装置を
提供することを課題の一とする。
本発明においては、第１の基板（絶縁性基板等）又は半導体基板上に平坦性の高い剥離
層を形成し、第１の基板と半導体基板を貼り合わせ、該剥離層上には半導体素子を形成し
、該半導体素子を第２の基板（可撓性基板等）に移し替える（転置する）ことで半導体装
置を作製する。
層を形成し、第１の基板と半導体基板を貼り合わせ、該剥離層上には半導体素子を形成し
、該半導体素子を第２の基板（可撓性基板等）に移し替える（転置する）ことで半導体装
置を作製する。
本発明の一は、基板上に単結晶半導体層が設けられた半導体装置の作製方法であって、
前記基板上に剥離層を形成し、前記剥離層を平坦化し、前記剥離層を有する前記基板に損
傷領域を有する半導体基板を貼り合わせ、前記半導体基板を損傷領域で引き剥がすことを
特徴とする半導体装置の作製方法である。
前記基板上に剥離層を形成し、前記剥離層を平坦化し、前記剥離層を有する前記基板に損
傷領域を有する半導体基板を貼り合わせ、前記半導体基板を損傷領域で引き剥がすことを
特徴とする半導体装置の作製方法である。
本発明の一は、第１の基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された
剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、半導体
基板の表面から一定の深さに損傷領域を形成する工程と、を有し、前記第１の基板上に形
成された前記絶縁膜と、前記半導体基板と、を貼り合わせて前記半導体基板を損傷領域で
引き剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体
素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の
作製方法である。
剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、半導体
基板の表面から一定の深さに損傷領域を形成する工程と、を有し、前記第１の基板上に形
成された前記絶縁膜と、前記半導体基板と、を貼り合わせて前記半導体基板を損傷領域で
引き剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体
素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の
作製方法である。
本発明の一は、第１の基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された
剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、半導体
基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に
絶縁膜を形成する工程と、を有し、前記第１の基板上に形成された前記絶縁膜と、前記半
導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷領域で引き
剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子
を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製
方法である。
剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、半導体
基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に
絶縁膜を形成する工程と、を有し、前記第１の基板上に形成された前記絶縁膜と、前記半
導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷領域で引き
剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子
を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製
方法である。
本発明の一は、半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形
成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上
にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程を有し、第１の基板
と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷
領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する
半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体
装置の作製方法である。
成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上
にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程を有し、第１の基板
と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷
領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する
半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体
装置の作製方法である。
本発明の一は、半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形
成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上
にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、第１の基板上に
絶縁膜を形成する工程と、を有し、前記第１の基板上に形成された前記絶縁膜と、前記半
導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷領域で引き
剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子
を形成し、該半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方
法である。
成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上
にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、第１の基板上に
絶縁膜を形成する工程と、を有し、前記第１の基板上に形成された前記絶縁膜と、前記半
導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を損傷領域で引き
剥がすことで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子
を形成し、該半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方
法である。
本発明の一は、第１の基板上に剥離層を形成し、該剥離層を平坦化する工程と、半導体
基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に
スパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、を有し、前記第１
の基板上に形成された前記剥離層と、前記半導体基板上に形成された前記絶縁膜と、を貼
り合わせて前記半導体基板を損傷領域で引き剥がすことで、前記第１の基板上に半導体層
を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に
転置することを特徴とする半導体装置の作製方法である。
基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に
スパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、を有し、前記第１
の基板上に形成された前記剥離層と、前記半導体基板上に形成された前記絶縁膜と、を貼
り合わせて前記半導体基板を損傷領域で引き剥がすことで、前記第１の基板上に半導体層
を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に
転置することを特徴とする半導体装置の作製方法である。
本発明の一は、半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形
成された半導体基板上に剥離層を形成し、該剥離層を平坦化する工程と、第１の基板上に
スパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、を有し、前記第１
の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記剥離層と、を貼
り合わせて前記半導体基板を損傷領域で引き剥がすことで、前記第１の基板上に半導体層
を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に
転置することを特徴とする半導体装置の作製方法である。
成された半導体基板上に剥離層を形成し、該剥離層を平坦化する工程と、第１の基板上に
スパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、を有し、前記第１
の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記剥離層と、を貼
り合わせて前記半導体基板を損傷領域で引き剥がすことで、前記第１の基板上に半導体層
を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に
転置することを特徴とする半導体装置の作製方法である。
上記構成の本発明において、スパッタリング法又は化学気相成長法により形成される絶
縁膜の表面は、下地の形状を反映したものとなる。そのため、剥離層を平坦化することが
有効であるといえる。
縁膜の表面は、下地の形状を反映したものとなる。そのため、剥離層を平坦化することが
有効であるといえる。
上記構成の本発明において、前記剥離層の形成にはスパッタリング法を用い、且つ前記
剥離層の平坦化には逆スパッタリング法を用いることが好ましい。剥離層の形成と平坦化
を同一装置内で行うことができ、スループットが高いためである。
剥離層の平坦化には逆スパッタリング法を用いることが好ましい。剥離層の形成と平坦化
を同一装置内で行うことができ、スループットが高いためである。
上記構成の本発明において、前記絶縁性基板はガラス基板であることが好ましい。ガラ
ス基板は大面積のものを作製することが可能であり、絶縁性基板としてガラス基板を用い
ることで生産性を高めることができるためである。
ス基板は大面積のものを作製することが可能であり、絶縁性基板としてガラス基板を用い
ることで生産性を高めることができるためである。
上記構成の本発明において、前記半導体基板は単結晶シリコン基板であることが好まし
い。半導体基板として単結晶の基板を用いることで、高速動作が可能な半導体装置を作製
することができるためである。また、シリコン基板を用いることで、汎用性の高いプロセ
スを採用することができるためである。
い。半導体基板として単結晶の基板を用いることで、高速動作が可能な半導体装置を作製
することができるためである。また、シリコン基板を用いることで、汎用性の高いプロセ
スを採用することができるためである。
上記構成の本発明において、前記剥離層としては、モリブデン層上に酸化シリコン層が
設けられた積層構造、タングステン層上に酸化シリコン層が設けられた積層構造、または
タングステン層上に酸化アルミニウム層が設けられた積層構造などが挙げられるが、剥離
層はタングステン層上に酸化シリコン層が形成された積層構造であることが好ましい。こ
のような積層構造とすることで、作製工程において要求される密着性を確保しやすいため
である。
設けられた積層構造、タングステン層上に酸化シリコン層が設けられた積層構造、または
タングステン層上に酸化アルミニウム層が設けられた積層構造などが挙げられるが、剥離
層はタングステン層上に酸化シリコン層が形成された積層構造であることが好ましい。こ
のような積層構造とすることで、作製工程において要求される密着性を確保しやすいため
である。
なお、本明細書中において求められる平坦性は、第１の基板と半導体基板を貼り合わせ
ることを可能とする程度以上であればよい。なお、貼り合わせ面において、平均面粗さＲ
ａ≦０．７ｎｍ且つ自乗平均面粗さＲｍｓ≦０．９ｎｍであって、最大高低差Ｒｍａｘ≦
９．２ｎｍであるときに第１の基板と半導体基板を良好に貼り合わせることが可能である
。
ることを可能とする程度以上であればよい。なお、貼り合わせ面において、平均面粗さＲ
ａ≦０．７ｎｍ且つ自乗平均面粗さＲｍｓ≦０．９ｎｍであって、最大高低差Ｒｍａｘ≦
９．２ｎｍであるときに第１の基板と半導体基板を良好に貼り合わせることが可能である
。
なお、ここで測定面を座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２
）で表される４点により囲まれる長方形の領域とし、この面積をＳ０と表す。測定面をＳ
、測定面における粗さを関数ｆ（ｘ）で表すと、平均面粗さＲａは次の式（１）にて定義
される。
）で表される４点により囲まれる長方形の領域とし、この面積をＳ０と表す。測定面をＳ
、測定面における粗さを関数ｆ（ｘ）で表すと、平均面粗さＲａは次の式（１）にて定義
される。
なお、Ｚ０は測定面の平均の高さをいい、次の式（２）で表される。
なお、式（１）は、座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）
を用いると、次の式（３）にて定義される。
を用いると、次の式（３）にて定義される。
なお、自乗平均面粗さＲｍｓは、以下の式（４）にて定義される。
なお、本明細書中において、耐熱性が低い基板とは、耐熱温度が半導体装置の作製工程
中における最高温度以下である基板をいう。つまり、耐熱性が低い基板とは、半導体装置
の作製工程中における最高温度において、当該基板が変形し、または損傷等してしまう基
板をいう。また、同様に、耐薬品性が低い基板とは、半導体装置の作製工程で用いる薬品
等により変形し、または損傷等してしまう基板をいう。
中における最高温度以下である基板をいう。つまり、耐熱性が低い基板とは、半導体装置
の作製工程中における最高温度において、当該基板が変形し、または損傷等してしまう基
板をいう。また、同様に、耐薬品性が低い基板とは、半導体装置の作製工程で用いる薬品
等により変形し、または損傷等してしまう基板をいう。
なお、本明細書中において、親水性は、固体表面における水の接触角により定義される
。ここで、接触角とは、滴下したドットのふちにおける、固体表面と液滴の接線がなす角
度θのことをいう（図１３を参照）。固体表面に水を滴下した際の接触角が０°以上９０
°以下であるときには該固体表面は親水性であるとし、９０°以上１８０°以下であると
きには該固体表面は撥水性であるとする。
。ここで、接触角とは、滴下したドットのふちにおける、固体表面と液滴の接線がなす角
度θのことをいう（図１３を参照）。固体表面に水を滴下した際の接触角が０°以上９０
°以下であるときには該固体表面は親水性であるとし、９０°以上１８０°以下であると
きには該固体表面は撥水性であるとする。
なお、本明細書中において、半導体素子等を転置する工程は、第１の基板上に形成され
た半導体素子と他の一の基板（第２の基板）とを接合させる工程と、半導体素子を第１の
基板から剥離させる工程とを有する。このような転置工程により半導体素子は第２の基板
に形成された状態になる。
た半導体素子と他の一の基板（第２の基板）とを接合させる工程と、半導体素子を第１の
基板から剥離させる工程とを有する。このような転置工程により半導体素子は第２の基板
に形成された状態になる。
本発明により、耐熱性及び耐薬品性の低い基板上にＳＯＩ構造を有する半導体基板を作
製することができる。これにより、可撓性基板（例えば、プラスチック基板）上にＳＯＩ
構造を設けることができる。そのため、高速動作が可能で、信頼性の高い可撓性の半導体
装置を歩留まりよく作製することができる。
製することができる。これにより、可撓性基板（例えば、プラスチック基板）上にＳＯＩ
構造を設けることができる。そのため、高速動作が可能で、信頼性の高い可撓性の半導体
装置を歩留まりよく作製することができる。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈さ
れるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指
す符号は異なる図面間でも共通して用いる。
の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈さ
れるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指
す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、本発明に係る半導体装置の作製方法の例について、図面を参照して
説明する。なお、以下の説明では、第１の基板１００と半導体基板２００を用いる。
本実施の形態では、本発明に係る半導体装置の作製方法の例について、図面を参照して
説明する。なお、以下の説明では、第１の基板１００と半導体基板２００を用いる。
第１の基板１００は、作製工程に耐えうる程度の耐熱性と耐薬品性を有していればよく
、基板の材料は特定のものに限定されない。例えば、ガラス基板、石英基板、シリコン基
板若しくはステンレス基板等又はこれらの基板上に絶縁膜を設けた基板を用いることがで
きる。本実施の形態では、ガラス基板を用いる。ガラス基板は大面積のものを作製するこ
とが可能であるため、生産性を高めることができる。また、ガラス基板上に半導体素子（
例えば、薄膜トランジスタ）を作製する技術は、ほぼ確立されつつあり、汎用性の高いプ
ロセスを採用することができるからである。
、基板の材料は特定のものに限定されない。例えば、ガラス基板、石英基板、シリコン基
板若しくはステンレス基板等又はこれらの基板上に絶縁膜を設けた基板を用いることがで
きる。本実施の形態では、ガラス基板を用いる。ガラス基板は大面積のものを作製するこ
とが可能であるため、生産性を高めることができる。また、ガラス基板上に半導体素子（
例えば、薄膜トランジスタ）を作製する技術は、ほぼ確立されつつあり、汎用性の高いプ
ロセスを採用することができるからである。
半導体基板２００の材料としては、代表的にはシリコン又はゲルマニウムを用いる。ま
たは、ガリウムヒ素、インジウムリン等の化合物半導体を用いてもよい。また、半導体基
板２００は単結晶半導体基板に限定されず、多結晶半導体基板であってもよい。本実施の
形態では、単結晶シリコン基板を用いる。半導体基板として単結晶の基板を用いることで
、高速動作が可能な半導体装置を作製することができ、シリコン基板を用いることで、汎
用性の高いプロセスを採用することができるからである。
たは、ガリウムヒ素、インジウムリン等の化合物半導体を用いてもよい。また、半導体基
板２００は単結晶半導体基板に限定されず、多結晶半導体基板であってもよい。本実施の
形態では、単結晶シリコン基板を用いる。半導体基板として単結晶の基板を用いることで
、高速動作が可能な半導体装置を作製することができ、シリコン基板を用いることで、汎
用性の高いプロセスを採用することができるからである。
まず、第１の基板１００上に剥離層１０２を形成する（図１（Ａ−１）を参照）。剥離
層１０２は単層であってもよいし、複数の層を積層して形成してもよい。本実施の形態で
は、剥離層１０２は積層構造を有し、第１の剥離層１０４上に第２の剥離層１０６が形成
されている。
層１０２は単層であってもよいし、複数の層を積層して形成してもよい。本実施の形態で
は、剥離層１０２は積層構造を有し、第１の剥離層１０４上に第２の剥離層１０６が形成
されている。
剥離層１０２は、例えばスパッタリング法を用いて、タングステン、モリブデン、チタ
ン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウ
ム、パラジウム、オスミウム、イリジウム及びシリコンから選択された元素、又はこれら
の元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料からなる層
を、単層で、又は複数の層を積層して形成する。シリコンを含む層の結晶構造は、非晶質
、微結晶、多結晶のいずれであってもよい。
ン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウ
ム、パラジウム、オスミウム、イリジウム及びシリコンから選択された元素、又はこれら
の元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料からなる層
を、単層で、又は複数の層を積層して形成する。シリコンを含む層の結晶構造は、非晶質
、微結晶、多結晶のいずれであってもよい。
剥離層１０２が単層構造の場合には、好ましくは、タングステン、モリブデン、若しく
はタングステンとモリブデンの混合物、またはこれらを含む材料により形成する。または
、タングステンの酸化物若しくはタングステンの酸化窒化物を含む材料、モリブデンの酸
化物若しくはモリブデンの酸化窒化物を含む材料、又はタングステンとモリブデンの混合
物の酸化物若しくは酸化窒化物を含む材料により形成する。なお、タングステンとモリブ
デンの混合物としては、例えば、タングステンとモリブデンの合金が挙げられる。
はタングステンとモリブデンの混合物、またはこれらを含む材料により形成する。または
、タングステンの酸化物若しくはタングステンの酸化窒化物を含む材料、モリブデンの酸
化物若しくはモリブデンの酸化窒化物を含む材料、又はタングステンとモリブデンの混合
物の酸化物若しくは酸化窒化物を含む材料により形成する。なお、タングステンとモリブ
デンの混合物としては、例えば、タングステンとモリブデンの合金が挙げられる。
剥離層１０２が積層構造の場合には、好ましくは、１層目として金属層を形成し、２層
目として金属酸化物層を形成する。代表的には、１層目として、タングステン、モリブデ
ン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、これらの
酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。
目として金属酸化物層を形成する。代表的には、１層目として、タングステン、モリブデ
ン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、これらの
酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。
剥離層１０２として、１層目に金属層、２層目に金属酸化物層の積層構造を設ける場合
には、１層目の金属層としてタングステンを含む層を形成し、その上に金属酸化物からな
る絶縁層を形成することで、タングステンを含む層と絶縁層との界面に２層目の金属酸化
物層としてタングステンの酸化物を含む層が形成されるが、これを利用してもよい。ここ
で、金属酸化物からなる絶縁層は、第２の剥離層１０６に相当する。さらには、金属層の
表面に対して、熱酸化処理、酸素プラズマ処理、又はオゾン水等の酸化力の強い溶液によ
る処理等を行って金属酸化物層を形成してもよい。例えば、タングステン上に酸化シリコ
ン膜を成膜して、タングステンと酸化シリコンとの間にタングステン酸化物を形成しても
よい。しかし、タングステンの酸化物と酸化シリコンとは密着し難いため、剥離には有利
であるが、作製工程中において意図せず剥離してしまうおそれがある。一方、タングステ
ンと酸化シリコンとの間にタングステン窒化物を形成すると、作製工程中における意図し
ない剥離を防止することはできるが、剥離し難くなるという問題がある。そのため、剥離
層１０２として設ける層は、作製工程に応じて適宜設定するとよい。
には、１層目の金属層としてタングステンを含む層を形成し、その上に金属酸化物からな
る絶縁層を形成することで、タングステンを含む層と絶縁層との界面に２層目の金属酸化
物層としてタングステンの酸化物を含む層が形成されるが、これを利用してもよい。ここ
で、金属酸化物からなる絶縁層は、第２の剥離層１０６に相当する。さらには、金属層の
表面に対して、熱酸化処理、酸素プラズマ処理、又はオゾン水等の酸化力の強い溶液によ
る処理等を行って金属酸化物層を形成してもよい。例えば、タングステン上に酸化シリコ
ン膜を成膜して、タングステンと酸化シリコンとの間にタングステン酸化物を形成しても
よい。しかし、タングステンの酸化物と酸化シリコンとは密着し難いため、剥離には有利
であるが、作製工程中において意図せず剥離してしまうおそれがある。一方、タングステ
ンと酸化シリコンとの間にタングステン窒化物を形成すると、作製工程中における意図し
ない剥離を防止することはできるが、剥離し難くなるという問題がある。そのため、剥離
層１０２として設ける層は、作製工程に応じて適宜設定するとよい。
更には、剥離層１０２として、１層目に金属層、２層目に金属窒化物層又は金属酸化窒
化物層を設けてもよい。代表的には、１層目にタングステンを含む層を形成し、２層目に
窒化タングステン層若しくは酸化窒化タングステン層を形成すればよい。
化物層を設けてもよい。代表的には、１層目にタングステンを含む層を形成し、２層目に
窒化タングステン層若しくは酸化窒化タングステン層を形成すればよい。
剥離層１０２の厚さは、剥離工程において素子にダメージが入らない程度で形成すれば
よく、スループットを極端に低下させない程度の厚さで形成すればよい。本実施の形態で
は、第１の剥離層１０４として３０ｎｍのタングステン膜を形成し、第２の剥離層１０６
として２５０ｎｍの酸化シリコン膜を形成する。第１の剥離層１０４及び第２の剥離層１
０６は、例えばスパッタリング法又はＣＶＤ法等により形成することができる。
よく、スループットを極端に低下させない程度の厚さで形成すればよい。本実施の形態で
は、第１の剥離層１０４として３０ｎｍのタングステン膜を形成し、第２の剥離層１０６
として２５０ｎｍの酸化シリコン膜を形成する。第１の剥離層１０４及び第２の剥離層１
０６は、例えばスパッタリング法又はＣＶＤ法等により形成することができる。
なお、第１の剥離層１０４としてタングステン膜を形成し、第２の剥離層１０６として
ＣＶＤ法により酸化シリコン膜を形成する場合には、第１の剥離層１０４であるタングス
テン膜を成膜した直後にＮ２Ｏプラズマ処理を行うことが好ましい。Ｎ２Ｏプラズマ処理
を行うことで、酸化タングステン層を厚く形成することができる。タングステン層と酸化
シリコン層の界面に形成される酸化タングステン層が厚く形成なることで、作製工程にお
いて要求される密着性を確保しつつ、良好に剥離することが可能となる。
ＣＶＤ法により酸化シリコン膜を形成する場合には、第１の剥離層１０４であるタングス
テン膜を成膜した直後にＮ２Ｏプラズマ処理を行うことが好ましい。Ｎ２Ｏプラズマ処理
を行うことで、酸化タングステン層を厚く形成することができる。タングステン層と酸化
シリコン層の界面に形成される酸化タングステン層が厚く形成なることで、作製工程にお
いて要求される密着性を確保しつつ、良好に剥離することが可能となる。
次に、剥離層１０２の表面を平坦化する。剥離層１０２は、凹凸を有していることが多
い。特に、剥離層１０２がスパッタリング法により形成された場合にはこれが顕著である
。表面に凹凸を有すると、後の工程にて二つの基板上の接合層を接合する際に、接合層間
の接触面積が小さくなり、十分な接合強度を確保することが困難である。そのため、剥離
層を平坦化する工程が必要である。
い。特に、剥離層１０２がスパッタリング法により形成された場合にはこれが顕著である
。表面に凹凸を有すると、後の工程にて二つの基板上の接合層を接合する際に、接合層間
の接触面積が小さくなり、十分な接合強度を確保することが困難である。そのため、剥離
層を平坦化する工程が必要である。
剥離層１０２の平坦化は、剥離層の全面を均一に平坦化できる方法により行うとよい。
更には、平坦化は、剥離層形成工程又は接合層形成工程と同一の装置内で行うことが可能
な、簡略な工程によることが好ましい。このような工程として、例えば、剥離層１０２を
スパッタリング法により形成した場合の逆スパッタリング法が挙げられる。本実施の形態
では、平坦化は逆スパッタリング法により行う。なお、本発明はこれに限定されず、平坦
性を高めることのできる処理であれば、処理方法は特に問わない。処理として、物理的エ
ッチング方法又は化学的エッチング方法を用いることができる。しかし、剥離層をスパッ
タリング法により形成した場合には、逆スパッタリング法によって平坦化を行うことで、
剥離層の形成から平坦化までを同一の装置内にて行うことができるため、スループットが
向上し、好ましい。
更には、平坦化は、剥離層形成工程又は接合層形成工程と同一の装置内で行うことが可能
な、簡略な工程によることが好ましい。このような工程として、例えば、剥離層１０２を
スパッタリング法により形成した場合の逆スパッタリング法が挙げられる。本実施の形態
では、平坦化は逆スパッタリング法により行う。なお、本発明はこれに限定されず、平坦
性を高めることのできる処理であれば、処理方法は特に問わない。処理として、物理的エ
ッチング方法又は化学的エッチング方法を用いることができる。しかし、剥離層をスパッ
タリング法により形成した場合には、逆スパッタリング法によって平坦化を行うことで、
剥離層の形成から平坦化までを同一の装置内にて行うことができるため、スループットが
向上し、好ましい。
逆スパッタリング法は、例えば、高真空のチャンバーに不活性ガス、Ａｒガス等を導入
し、被処理面に対して電界をかけることでプラズマ状態として行う。プラズマ中には電子
とＡｒの陽イオンが存在し、陰極方向にＡｒの陽イオンが加速される。加速されたＡｒの
陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部は優先的にスパッタさ
れ、平坦化される。
し、被処理面に対して電界をかけることでプラズマ状態として行う。プラズマ中には電子
とＡｒの陽イオンが存在し、陰極方向にＡｒの陽イオンが加速される。加速されたＡｒの
陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部は優先的にスパッタさ
れ、平坦化される。
以上説明したように、本発明を適用して、剥離層の平坦性を向上させ、平坦な剥離層１
０８を形成することができる（図１（Ｂ−１）を参照）。更には、本発明を適用すること
で、剥離層の形成及び剥離層の平坦化を連続して一括で同一の装置内にて行うことができ
るため、半導体装置の作製工程におけるスループットが向上し、好ましい。
０８を形成することができる（図１（Ｂ−１）を参照）。更には、本発明を適用すること
で、剥離層の形成及び剥離層の平坦化を連続して一括で同一の装置内にて行うことができ
るため、半導体装置の作製工程におけるスループットが向上し、好ましい。
なお、本発明は上記に限定されず、剥離層として、酸化シリコン膜上にタングステン膜
を成膜してもよいし、タングステン膜を酸化シリコン膜により挟持した構造としてもよい
。
を成膜してもよいし、タングステン膜を酸化シリコン膜により挟持した構造としてもよい
。
次に、平坦な剥離層１０８上に第１の接合層１１０を形成する（図１（Ｃ−１）を参照
）。第１の接合層１１０は、スパッタリング法又はＣＶＤ法等により形成されるため、そ
の表面は平坦な剥離層１０８の形状を反映することになる。第１の接合層１１０は、表面
の平坦性が高く、且つ表面が親水性を有するような材料により設ける。第１の接合層１１
０としては、例えば酸化シリコン膜を用いればよい。特にシランガス、ジシランガス、ト
リシランガス又は有機シランガス等のシラン系ガスを用いて化学気相成長法により作製さ
れる酸化シリコン膜が好ましい。シランガスを用いる場合、二酸化窒素又は一酸化二窒素
との混合ガスを用いることが好適である。有機シランガスとしては、珪酸エチル（ＴＥＯ
Ｓ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）
、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロ
キサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（Ｓ
ｉＨ（ＯＣ２Ｈ５）３）又はトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３
）等のシリコン含有化合物を用いることができる。化学気相成長法としては、プラズマＣ
ＶＤ、熱ＣＶＤ又は光ＣＶＤを用いればよい。第１の接合層１１０として、窒化シリコン
膜を用いてもよいし、窒化シリコン膜上に窒化酸化シリコン膜を積層したものを用いても
よいし、窒化シリコン膜上に酸化窒化シリコン膜を積層したものを用いてもよい。または
、酸化アルミニウム膜を用いてもよい。
）。第１の接合層１１０は、スパッタリング法又はＣＶＤ法等により形成されるため、そ
の表面は平坦な剥離層１０８の形状を反映することになる。第１の接合層１１０は、表面
の平坦性が高く、且つ表面が親水性を有するような材料により設ける。第１の接合層１１
０としては、例えば酸化シリコン膜を用いればよい。特にシランガス、ジシランガス、ト
リシランガス又は有機シランガス等のシラン系ガスを用いて化学気相成長法により作製さ
れる酸化シリコン膜が好ましい。シランガスを用いる場合、二酸化窒素又は一酸化二窒素
との混合ガスを用いることが好適である。有機シランガスとしては、珪酸エチル（ＴＥＯ
Ｓ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）
、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロ
キサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（Ｓ
ｉＨ（ＯＣ２Ｈ５）３）又はトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３
）等のシリコン含有化合物を用いることができる。化学気相成長法としては、プラズマＣ
ＶＤ、熱ＣＶＤ又は光ＣＶＤを用いればよい。第１の接合層１１０として、窒化シリコン
膜を用いてもよいし、窒化シリコン膜上に窒化酸化シリコン膜を積層したものを用いても
よいし、窒化シリコン膜上に酸化窒化シリコン膜を積層したものを用いてもよい。または
、酸化アルミニウム膜を用いてもよい。
上記の、表面の平坦性が高く、且つ親水性表面を有する第１の接合層１１０は５ｎｍ以
上５００ｎｍ以下の厚さで設けるとよい。第１の接合層１１０を上記の厚さで形成するこ
とで、第１の接合層１１０が表面に下地の形状を反映して形成される絶縁膜であっても、
接合面における下地の形状の影響を小さくすることが可能である。また、第１の接合層１
１０を厚く形成することで、接合する基板間に生じる歪みを緩和することができる。
上５００ｎｍ以下の厚さで設けるとよい。第１の接合層１１０を上記の厚さで形成するこ
とで、第１の接合層１１０が表面に下地の形状を反映して形成される絶縁膜であっても、
接合面における下地の形状の影響を小さくすることが可能である。また、第１の接合層１
１０を厚く形成することで、接合する基板間に生じる歪みを緩和することができる。
本実施の形態では、第１の接合層１１０の下に接して設けられている平坦な剥離層１０
８は逆スパッタリング法等により平坦化されたものである。そのため、第１の接合層１１
０を薄く形成することができる。具体的には５ｎｍ以上５０ｎｍ以下とすることができる
。第１の接合層１１０を薄く形成することができるため、半導体装置の作製工程のスルー
プットを向上させることができる。しかし、第１の接合層１１０を５０ｎｍよりも厚く形
成する場合であっても本発明を適用することができる。剥離層を厚く形成する場合であっ
ても最表面の平坦性を十分なものとすることができない場合があり、この場合にも本発明
を適用することで、第１の接合層１１０と第２の接合層２１０とを強固に接合することが
できるからである。
８は逆スパッタリング法等により平坦化されたものである。そのため、第１の接合層１１
０を薄く形成することができる。具体的には５ｎｍ以上５０ｎｍ以下とすることができる
。第１の接合層１１０を薄く形成することができるため、半導体装置の作製工程のスルー
プットを向上させることができる。しかし、第１の接合層１１０を５０ｎｍよりも厚く形
成する場合であっても本発明を適用することができる。剥離層を厚く形成する場合であっ
ても最表面の平坦性を十分なものとすることができない場合があり、この場合にも本発明
を適用することで、第１の接合層１１０と第２の接合層２１０とを強固に接合することが
できるからである。
接合層の厚さに関わらず、本発明により、接合層間における剥離が生じ難いものとする
ことができ、製造工程の歩留まりが向上する。更には、接合層間の剥離が生じ難く、これ
に起因する不良を低減することができる。そのため、信頼性の高い半導体装置を作製する
ことができる。
ことができ、製造工程の歩留まりが向上する。更には、接合層間の剥離が生じ難く、これ
に起因する不良を低減することができる。そのため、信頼性の高い半導体装置を作製する
ことができる。
上記のように第１の基板１００上に薄膜を形成する一方で、半導体基板２００にも処理
を行う。
を行う。
半導体基板２００には、まず表面から一定の深さの位置に、損傷領域２０２を形成する
（図１（Ａ−２）を参照）。損傷領域２０２は、電界で加速されたイオンを、清浄化され
た半導体基板２００の表面から所定の深さまで打ち込むことで形成される。イオンの打ち
込みは、第１の基板１００上に形成する単結晶半導体層又は多結晶半導体層（以下、これ
をＬＴＳＳ層とよぶ）の厚さを考慮して加速電圧等を調整して行う。ＬＴＳＳ層の厚さは
、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下とする。損傷領域
２０２の形成には、水素、不活性ガス又はハロゲンを用いる。不活性ガスとしてはヘリウ
ムが挙げられ、ハロゲンとしてはフッ素が挙げられる。
（図１（Ａ−２）を参照）。損傷領域２０２は、電界で加速されたイオンを、清浄化され
た半導体基板２００の表面から所定の深さまで打ち込むことで形成される。イオンの打ち
込みは、第１の基板１００上に形成する単結晶半導体層又は多結晶半導体層（以下、これ
をＬＴＳＳ層とよぶ）の厚さを考慮して加速電圧等を調整して行う。ＬＴＳＳ層の厚さは
、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下とする。損傷領域
２０２の形成には、水素、不活性ガス又はハロゲンを用いる。不活性ガスとしてはヘリウ
ムが挙げられ、ハロゲンとしてはフッ素が挙げられる。
なお、損傷領域２０２の形成ではイオンを高ドーズ条件で打ち込むため、半導体基板２
００の表面が粗くなる場合がある。この表面の荒れを防ぐためには、イオンが打ち込まれ
る表面に、保護膜を設けておくとよい。この保護膜は、酸化シリコン膜、窒化シリコン膜
又は窒化酸化シリコン膜等により０．５ｎｍ以上２００ｎｍ以下の厚さで設ければよい。
００の表面が粗くなる場合がある。この表面の荒れを防ぐためには、イオンが打ち込まれ
る表面に、保護膜を設けておくとよい。この保護膜は、酸化シリコン膜、窒化シリコン膜
又は窒化酸化シリコン膜等により０．５ｎｍ以上２００ｎｍ以下の厚さで設ければよい。
なお、ここで高ドーズ条件は、本発明を実施する者が目的に応じて適宜設定すればよい
。このドーズ条件により、損傷領域２０２が半導体基板表面からどれだけの深さの位置に
形成されるかが決定される。例えば、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６
ｃｍ−２とすると、半導体基板表面から約１５０ｎｍの深さの位置に損傷領域２０２が形
成される。
。このドーズ条件により、損傷領域２０２が半導体基板表面からどれだけの深さの位置に
形成されるかが決定される。例えば、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６
ｃｍ−２とすると、半導体基板表面から約１５０ｎｍの深さの位置に損傷領域２０２が形
成される。
次に、第１の基板１００と接合する面に、第２の接合層２１０を形成する（図１（Ｂ−
２）を参照）。第２の接合層２１０は、シリコンを含む絶縁膜、特に酸化シリコン膜によ
り形成することが好ましい。酸化シリコン膜としては上述のように有機シランガスを用い
て化学気相成長法により形成される酸化シリコン膜が好ましく、シランガス、ジシランガ
ス又はトリシランガス等のシラン系ガスを用いて、化学気相成長法により形成される酸化
シリコン膜を適用してもよい。化学気相成長法による成膜では、半導体基板２００に形成
した損傷領域２０２から脱ガスが起こらない温度（例えば、３５０℃以下）とする。また
、単結晶半導体基板若しくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理には、成
膜温度よりも高い温度が適用される。
２）を参照）。第２の接合層２１０は、シリコンを含む絶縁膜、特に酸化シリコン膜によ
り形成することが好ましい。酸化シリコン膜としては上述のように有機シランガスを用い
て化学気相成長法により形成される酸化シリコン膜が好ましく、シランガス、ジシランガ
ス又はトリシランガス等のシラン系ガスを用いて、化学気相成長法により形成される酸化
シリコン膜を適用してもよい。化学気相成長法による成膜では、半導体基板２００に形成
した損傷領域２０２から脱ガスが起こらない温度（例えば、３５０℃以下）とする。また
、単結晶半導体基板若しくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理には、成
膜温度よりも高い温度が適用される。
なお、化学気相成長法としては、プラズマＣＶＤ法、熱ＣＶＤ法又は光ＣＶＤ法を用い
ればよい。特にＴＥＯＳとＯ２によるプラズマＣＶＤ法を用いて、又はＳｉＨ４とＮＯ２
による熱ＣＶＤ法を用いて形成すると、接合層に適した平坦な酸化シリコン膜を低温（３
５０℃以下）で形成する事ができるため好ましい。
ればよい。特にＴＥＯＳとＯ２によるプラズマＣＶＤ法を用いて、又はＳｉＨ４とＮＯ２
による熱ＣＶＤ法を用いて形成すると、接合層に適した平坦な酸化シリコン膜を低温（３
５０℃以下）で形成する事ができるため好ましい。
また、第２の接合層２１０となる酸化シリコン膜は、オゾン水と過酸化水素とを含む薬
液、またはオゾン水で形成することもできる。その場合には、膜厚は０．５ｎｍ以上５ｎ
ｍ以下とすればよい。また、第２の接合層２１０は水素又はフッ素で終端した半導体表面
であってもよい。または、第２の接合層２１０となる酸化シリコン膜は、塩化水素を含む
薬液により形成することもできる。このような薬液として、例えば、ジクロロエチレンが
挙げられる。
液、またはオゾン水で形成することもできる。その場合には、膜厚は０．５ｎｍ以上５ｎ
ｍ以下とすればよい。また、第２の接合層２１０は水素又はフッ素で終端した半導体表面
であってもよい。または、第２の接合層２１０となる酸化シリコン膜は、塩化水素を含む
薬液により形成することもできる。このような薬液として、例えば、ジクロロエチレンが
挙げられる。
なお、第１の接合層１１０と半導体基板２００との接合強度が十分に確保できるのであ
れば、第２の接合層２１０を形成することなく、第１の接合層１１０と半導体基板２００
とを直接接合してもよい。
れば、第２の接合層２１０を形成することなく、第１の接合層１１０と半導体基板２００
とを直接接合してもよい。
同様に、平坦な剥離層１０８と第２の接合層２１０との接合強度が十分に確保できるの
であれば、第１の接合層１１０を形成することなく、平坦な剥離層１０８と第２の接合層
２１０とを直接接合してもよい。
であれば、第１の接合層１１０を形成することなく、平坦な剥離層１０８と第２の接合層
２１０とを直接接合してもよい。
つまり、接合強度に問題がなければ、必ずしも第１の基板１００上と半導体基板２００
上の双方に接合層を形成しなくともよい。接合層を形成しないことで、半導体装置の作製
工程におけるスループットを向上させることができる。
上の双方に接合層を形成しなくともよい。接合層を形成しないことで、半導体装置の作製
工程におけるスループットを向上させることができる。
次に、第１の基板１００上に形成された第１の接合層１１０と、半導体基板２００上に
形成された第２の接合層２１０とを密接させて接合する（図１（Ｄ）を参照）。これによ
り、第３の接合層１１２が形成される。第１の接合層１１０と第２の接合層２１０とを密
接させることで、室温で接合することも可能である。より強固に接合するためには、第１
の基板１００と半導体基板２００に対して、接合面と垂直な方向に加圧すればよい。更に
は、熱処理を加えることが好ましい。加圧した状態で熱処理をしてもよい。加圧した状態
で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固に
なるため、接合層間の剥離を低減することができ、歩留まりが向上する。また、得られる
半導体装置の信頼性が向上する。
形成された第２の接合層２１０とを密接させて接合する（図１（Ｄ）を参照）。これによ
り、第３の接合層１１２が形成される。第１の接合層１１０と第２の接合層２１０とを密
接させることで、室温で接合することも可能である。より強固に接合するためには、第１
の基板１００と半導体基板２００に対して、接合面と垂直な方向に加圧すればよい。更に
は、熱処理を加えることが好ましい。加圧した状態で熱処理をしてもよい。加圧した状態
で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固に
なるため、接合層間の剥離を低減することができ、歩留まりが向上する。また、得られる
半導体装置の信頼性が向上する。
接合を形成する面が異種材料であって、低温で接合する場合には、接合を形成する面を
清浄化するとよい。清浄化した第１の接合層１１０と第２の接合層２１０とを密接させる
と、表面間引力により第３の接合層１１２が形成される。清浄化した表面を親水性表面と
するためには、多数の水酸基を付着させればよい。例えば、第１の接合層１１０又は第２
の接合層２１０の表面を、酸素プラズマ処理若しくはオゾン処理することで、これらの表
面を親水性にすることができる。このように表面を親水性にする処理を加えると、表面の
水酸基が作用して水素結合し、強固な接合が形成される。
清浄化するとよい。清浄化した第１の接合層１１０と第２の接合層２１０とを密接させる
と、表面間引力により第３の接合層１１２が形成される。清浄化した表面を親水性表面と
するためには、多数の水酸基を付着させればよい。例えば、第１の接合層１１０又は第２
の接合層２１０の表面を、酸素プラズマ処理若しくはオゾン処理することで、これらの表
面を親水性にすることができる。このように表面を親水性にする処理を加えると、表面の
水酸基が作用して水素結合し、強固な接合が形成される。
また、良好な接合を形成するために、接合を形成する面を活性化してもよい。例えば、
接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイ
オンビームを用いる場合、アルゴン等の、不活性ガス中性原子ビーム若しくは不活性ガス
イオンビームを照射することができる。特に、イオンビームを照射すると、第１の接合層
１１０又は第２の接合層２１０の表面に未結合手が露出し、非常に活性な表面が形成され
る。または、プラズマ照射若しくはラジカル処理を行ってもよい。接合を形成する面に対
してこのような表面処理を行うことにより、第１の接合層１１０と第２の接合層２１０が
異種材料であっても、２００℃乃至４００℃程度の温度で第３の接合層１１２を形成しや
すくなる。表面を活性化して接合する方法は、当該表面を高度に清浄化しておくことが要
求されるので、真空中で行うことが好ましい。また、更に好ましくは高真空中で行う。
接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイ
オンビームを用いる場合、アルゴン等の、不活性ガス中性原子ビーム若しくは不活性ガス
イオンビームを照射することができる。特に、イオンビームを照射すると、第１の接合層
１１０又は第２の接合層２１０の表面に未結合手が露出し、非常に活性な表面が形成され
る。または、プラズマ照射若しくはラジカル処理を行ってもよい。接合を形成する面に対
してこのような表面処理を行うことにより、第１の接合層１１０と第２の接合層２１０が
異種材料であっても、２００℃乃至４００℃程度の温度で第３の接合層１１２を形成しや
すくなる。表面を活性化して接合する方法は、当該表面を高度に清浄化しておくことが要
求されるので、真空中で行うことが好ましい。また、更に好ましくは高真空中で行う。
第３の接合層１１２の接合強度を高めるために、接合後に加熱処理又は加圧処理を行う
ことが好ましい。特に、第３の接合層１１２が室温にて貼り合わせられた場合には、接合
後に熱処理を行うことが好ましい。加熱処理又は加圧処理を行うことで、接合する面にお
ける接合に寄与する主な結合が水素結合から共有結合に変わり、接合強度が向上する。加
熱処理の温度は、第１の基板１００の耐熱温度以下で行う。加圧処理では、接合面に対し
て垂直な方向に圧力を加える。ここで加える圧力は、第１の基板１００と半導体基板２０
０の機械的強度等を考慮して決定する。
ことが好ましい。特に、第３の接合層１１２が室温にて貼り合わせられた場合には、接合
後に熱処理を行うことが好ましい。加熱処理又は加圧処理を行うことで、接合する面にお
ける接合に寄与する主な結合が水素結合から共有結合に変わり、接合強度が向上する。加
熱処理の温度は、第１の基板１００の耐熱温度以下で行う。加圧処理では、接合面に対し
て垂直な方向に圧力を加える。ここで加える圧力は、第１の基板１００と半導体基板２０
０の機械的強度等を考慮して決定する。
次に、半導体基板２００が貼り合わせられた第１の基板１００に対して熱処理を行い、
損傷領域２０２内の任意の位置を劈開面として、半導体基板２００を第１の基板１００か
ら剥離する（図１（Ｅ）を参照）。剥離には物理的手段を用いればよい。また、熱処理の
温度は第１の接合層１１０及び第２の接合層２１０の成膜温度以上、第１の基板１００の
耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うこと
により、損傷領域２０２に形成された微小な空洞の体積が変化し、損傷領域２０２に沿っ
て劈開させることが可能となる。第３の接合層１１２は第１の基板１００と接合している
ので、第１の基板１００上には半導体基板２００と同じ結晶性のＬＴＳＳ層が残存するこ
ととなる。
損傷領域２０２内の任意の位置を劈開面として、半導体基板２００を第１の基板１００か
ら剥離する（図１（Ｅ）を参照）。剥離には物理的手段を用いればよい。また、熱処理の
温度は第１の接合層１１０及び第２の接合層２１０の成膜温度以上、第１の基板１００の
耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うこと
により、損傷領域２０２に形成された微小な空洞の体積が変化し、損傷領域２０２に沿っ
て劈開させることが可能となる。第３の接合層１１２は第１の基板１００と接合している
ので、第１の基板１００上には半導体基板２００と同じ結晶性のＬＴＳＳ層が残存するこ
ととなる。
なお、物理的手段とは、力学的手段または機械的手段を指し、力学的エネルギー（機械
的エネルギー）を変化させる何らかの手段を指しており、その手段は、代表的には機械的
な力を加えること（例えば、人間の手や把治具で引き剥がす処理や、ローラーを回転させ
ながら分離する処理）である。
的エネルギー）を変化させる何らかの手段を指しており、その手段は、代表的には機械的
な力を加えること（例えば、人間の手や把治具で引き剥がす処理や、ローラーを回転させ
ながら分離する処理）である。
ＬＴＳＳ層１１６は、上記の剥離工程後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を用いて、平坦化及び薄膜化されることが好ましい（図
１（Ｆ）を参照）。例えば、単結晶半導体基板の所定の深さに、水素若しくはヘリウムに
代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを導入し、その後熱処
理を行って表層の単結晶シリコン層を剥離する、イオン注入剥離法で形成することができ
る。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシ
リコン層をウオータージェットで劈開して剥離する方法を適用してもよい。ＬＴＳＳ層１
１６の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、
本発明はこれに限定されず、ＬＴＳＳ層の平坦化及び薄膜化も逆スパッタリング法によっ
て行ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化と薄膜化を行っ
てもよい。
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を用いて、平坦化及び薄膜化されることが好ましい（図
１（Ｆ）を参照）。例えば、単結晶半導体基板の所定の深さに、水素若しくはヘリウムに
代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを導入し、その後熱処
理を行って表層の単結晶シリコン層を剥離する、イオン注入剥離法で形成することができ
る。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシ
リコン層をウオータージェットで劈開して剥離する方法を適用してもよい。ＬＴＳＳ層１
１６の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、
本発明はこれに限定されず、ＬＴＳＳ層の平坦化及び薄膜化も逆スパッタリング法によっ
て行ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化と薄膜化を行っ
てもよい。
また、損傷領域２０２を劈開面として半導体基板２００を剥離する前に、剥離を容易に
行うためのきっかけを形成してもよい。さらには、半導体基板２００を剥離する際、第１
の基板１００又は半導体基板２００の少なくとも一方の表面に光又は熱により剥離可能な
粘着シートを設けて、第１の基板１００及び半導体基板２００のいずれかを固定し、他方
を引き剥がすと、剥離が更に容易になる。このとき、第１の基板１００又は半導体基板２
００の他方（接合していない面の少なくとも一方）に支持部材を設けることで、容易に引
き剥がすことができる。
行うためのきっかけを形成してもよい。さらには、半導体基板２００を剥離する際、第１
の基板１００又は半導体基板２００の少なくとも一方の表面に光又は熱により剥離可能な
粘着シートを設けて、第１の基板１００及び半導体基板２００のいずれかを固定し、他方
を引き剥がすと、剥離が更に容易になる。このとき、第１の基板１００又は半導体基板２
００の他方（接合していない面の少なくとも一方）に支持部材を設けることで、容易に引
き剥がすことができる。
なお、図示していないが、ＬＴＳＳ層１１６と第３の接合層１１２の間にバリア層を設
けてもよい。バリア層は、第１の基板１００として用いられるガラス基板からアルカリ金
属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１１６が汚
染されることを防止できる材質の膜により設ければよい。また、剥離層からの不純物の拡
散を防止することもできる。バリア層として、例えば、窒素を含有した絶縁層を用いるこ
とができる。窒素を含有した絶縁層としては窒化シリコン膜、窒化酸化シリコン膜若しく
は酸化窒化シリコン膜を単層で、又は積層して形成したものが挙げられる。例えば、ＬＴ
ＳＳ層１１６側から酸化窒化シリコン膜と、窒化酸化シリコン膜とを積層して形成するこ
とで、窒素を含有した絶縁層によるバリア層を設けることができる。
けてもよい。バリア層は、第１の基板１００として用いられるガラス基板からアルカリ金
属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１１６が汚
染されることを防止できる材質の膜により設ければよい。また、剥離層からの不純物の拡
散を防止することもできる。バリア層として、例えば、窒素を含有した絶縁層を用いるこ
とができる。窒素を含有した絶縁層としては窒化シリコン膜、窒化酸化シリコン膜若しく
は酸化窒化シリコン膜を単層で、又は積層して形成したものが挙げられる。例えば、ＬＴ
ＳＳ層１１６側から酸化窒化シリコン膜と、窒化酸化シリコン膜とを積層して形成するこ
とで、窒素を含有した絶縁層によるバリア層を設けることができる。
なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多
いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（Ｈ
ＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場
合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが
２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化
酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好
ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原
子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％
の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成す
る原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上
記の範囲内に含まれるものとする。
いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（Ｈ
ＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場
合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが
２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化
酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好
ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原
子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％
の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成す
る原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上
記の範囲内に含まれるものとする。
なお、本発明は上記の説明に限定されない。なお、図示していないが、第１の接合層１
１０が不要な場合には特に形成しなくてもよい（図２を参照）。または、第２の接合層２
１０が不要な場合には特に形成しなくてもよい（図３を参照）。なお、接合層が不要な場
合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせら
れる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は
双方を形成しないことで、工程が削減され、スループットが向上する。
１０が不要な場合には特に形成しなくてもよい（図２を参照）。または、第２の接合層２
１０が不要な場合には特に形成しなくてもよい（図３を参照）。なお、接合層が不要な場
合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせら
れる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は
双方を形成しないことで、工程が削減され、スループットが向上する。
以上説明したように、本発明により平坦な剥離層を得ることができる。そのため、接合
層の表面を平坦にすることができる。従って、可撓性基板上にＳＯＩ構造を形成すること
ができる。また、可撓性基板上に形成される半導体装置を歩留まりよく作製することがで
きる。更には、作製される高速動作が可能な半導体装置の信頼性をも向上させることがで
きる。
層の表面を平坦にすることができる。従って、可撓性基板上にＳＯＩ構造を形成すること
ができる。また、可撓性基板上に形成される半導体装置を歩留まりよく作製することがで
きる。更には、作製される高速動作が可能な半導体装置の信頼性をも向上させることがで
きる。
（実施の形態２）
本発明は、実施の形態１にて説明した形態に限定されず、例えば、剥離層を半導体基板
上に形成してもよい。このような形態について、以下に説明する。なお、重複する点につ
いては、説明を省略する。
本発明は、実施の形態１にて説明した形態に限定されず、例えば、剥離層を半導体基板
上に形成してもよい。このような形態について、以下に説明する。なお、重複する点につ
いては、説明を省略する。
図４は、剥離層を半導体基板上に形成する形態の一例を示す。
まず、半導体基板２００に実施の形態１と同様にドープを行って損傷領域２０２を形成
する（図４（Ａ−２）を参照）。
する（図４（Ａ−２）を参照）。
次に、損傷領域２０２が形成された半導体基板２００上に、実施の形態１と同様に剥離
層１０２を形成する（図４（Ｂ−２）を参照）。
層１０２を形成する（図４（Ｂ−２）を参照）。
次に、剥離層１０２を平坦化し、平坦な剥離層１０８上に第２の接合層２１０を形成す
る。なお、平坦化は逆スパッタリング法により行うことが好ましい（図４（Ｃ−２）を参
照）。
る。なお、平坦化は逆スパッタリング法により行うことが好ましい（図４（Ｃ−２）を参
照）。
半導体基板２００に処理を行う一方で、第１の基板１００上に実施の形態１と同様に、
第１の接合層１１０を形成する（図４（Ａ−１）を参照）。
第１の接合層１１０を形成する（図４（Ａ−１）を参照）。
以上のように処理を行った第１の基板１００と、半導体基板２００と、を貼り合わせる
。つまり、実施の形態１と同様に、第１の接合層１１０と第２の接合層２１０とを接合さ
せ、第３の接合層１１２を形成することができる（図４（Ｄ）を参照）。
。つまり、実施の形態１と同様に、第１の接合層１１０と第２の接合層２１０とを接合さ
せ、第３の接合層１１２を形成することができる（図４（Ｄ）を参照）。
次に、半導体基板２００を損傷領域で剥離することで、第１の基板１００上に半導体層
を形成する（図４（Ｅ）を参照）。更には、半導体層を平坦化することで、ＬＴＳＳ層１
１６を形成する。
を形成する（図４（Ｅ）を参照）。更には、半導体層を平坦化することで、ＬＴＳＳ層１
１６を形成する。
なお、本発明は上記の説明に限定されない。第１の接合層１１０が不要な場合には特に
形成しなくてもよい（図５を参照）。または、第２の接合層２１０が不要な場合には特に
形成しなくてもよい（図６を参照）。なお、接合層が不要な場合とは、接合層を形成しな
くとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接
合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、
工程が削減され、スループットが向上する。
形成しなくてもよい（図５を参照）。または、第２の接合層２１０が不要な場合には特に
形成しなくてもよい（図６を参照）。なお、接合層が不要な場合とは、接合層を形成しな
くとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接
合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、
工程が削減され、スループットが向上する。
以上、本実施の形態にて説明したようにも、本発明を実施することができる。
（実施の形態３）
実施の形態１及び実施の形態２にて説明したように、ＳＯＩ基板を作製し、該ＳＯＩ基
板を用いて半導体装置を作製することができる。本実施の形態では、本発明を適用した薄
膜集積回路の作製方法について、図面を参照してより詳細に説明する。
実施の形態１及び実施の形態２にて説明したように、ＳＯＩ基板を作製し、該ＳＯＩ基
板を用いて半導体装置を作製することができる。本実施の形態では、本発明を適用した薄
膜集積回路の作製方法について、図面を参照してより詳細に説明する。
図７（Ａ）は、実施の形態１又は実施の形態２にて説明したように作製したＳＯＩ基板
を示す。まず、ＳＯＩ基板のＬＴＳＳ層１１６を所望の形状となるようパターン形成する
（図７（Ｂ）を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを
有するレジストマスクが形成された状態でＬＴＳＳ層１１６をエッチングすることでＬＴ
ＳＳ層１１８を形成する。このときのエッチング条件は、ＬＴＳＳ層に対するエッチング
レートが高く、第３の接合層１１２に対するエッチングレートの低い条件とすればよく、
ドライエッチング又はウエットエッチングのいずれかを選択する。
を示す。まず、ＳＯＩ基板のＬＴＳＳ層１１６を所望の形状となるようパターン形成する
（図７（Ｂ）を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを
有するレジストマスクが形成された状態でＬＴＳＳ層１１６をエッチングすることでＬＴ
ＳＳ層１１８を形成する。このときのエッチング条件は、ＬＴＳＳ層に対するエッチング
レートが高く、第３の接合層１１２に対するエッチングレートの低い条件とすればよく、
ドライエッチング又はウエットエッチングのいずれかを選択する。
次に、ゲート絶縁膜１２０、ゲート電極層１２２及びサイドウォール１２４を順次形成
し、ＬＴＳＳ層１１８にソース領域及びドレイン領域１２６及びＬＤＤ領域１２８を形成
する（図７（Ｃ）を参照）。
し、ＬＴＳＳ層１１８にソース領域及びドレイン領域１２６及びＬＤＤ領域１２８を形成
する（図７（Ｃ）を参照）。
ゲート絶縁膜１２０は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化
シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法又はプラズマＣＶＤ
法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とするとよい。なお、ゲート絶
縁膜１２０は、図示する構造に限定されず、全面に形成されていてもよい。
シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法又はプラズマＣＶＤ
法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とするとよい。なお、ゲート絶
縁膜１２０は、図示する構造に限定されず、全面に形成されていてもよい。
ゲート電極層１２２は、ＣＶＤ法、スパッタリング法又は液滴吐出法等を用いて形成す
ることができる。ゲート電極層１２２は、タンタル、タングステン、チタン、モリブデン
、アルミニウム、銅から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合
物材料で形成すればよい。ゲート電極層１２２にアルミニウムを使用する際には、タンタ
ルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジ
ムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、
抵抗の低い配線を形成することができる。そのため、Ａｌ−Ｔａ合金又はＡｌ−Ｎｄ合金
を用いることが好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに
代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。
例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍの
タングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒
化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、
第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜
のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよ
いし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。ゲート電極層１２
２は単層で形成してもよいし、積層して形成してもよい。例えば、モリブデンを主成分と
する膜により形成すればよい。
ることができる。ゲート電極層１２２は、タンタル、タングステン、チタン、モリブデン
、アルミニウム、銅から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合
物材料で形成すればよい。ゲート電極層１２２にアルミニウムを使用する際には、タンタ
ルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジ
ムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、
抵抗の低い配線を形成することができる。そのため、Ａｌ−Ｔａ合金又はＡｌ−Ｎｄ合金
を用いることが好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに
代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。
例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍの
タングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒
化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、
第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜
のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよ
いし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。ゲート電極層１２
２は単層で形成してもよいし、積層して形成してもよい。例えば、モリブデンを主成分と
する膜により形成すればよい。
ゲート電極層１２２の側面にはサイドウォール１２４を設ける。サイドウォール１２４
の形成は、絶縁膜を全面に形成し、選択的に異方性エッチングすることにより行う。なお
、絶縁膜種はゲート絶縁膜１２０と同様である。
の形成は、絶縁膜を全面に形成し、選択的に異方性エッチングすることにより行う。なお
、絶縁膜種はゲート絶縁膜１２０と同様である。
ソース領域及びドレイン領域１２６、及びＬＤＤ領域１２８は、一導電型の不純物元素
を添加することにより形成することができる。ソース領域及びドレイン領域１２６は一導
電型の不純物が高濃度に導入された高濃度不純物領域であり、ＬＤＤ領域１２８は一導電
型の不純物が低濃度に導入された低濃度不純物領域である。濃度の異なる領域を作り分け
るためには、低濃度不純物領域は絶縁膜（ここでは、サイドウォール１２４）を介したド
ープにより形成し、高濃度不純物領域は半導体膜が露出された状態でドープすることによ
り形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度に不
純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。なお
、ＬＤＤ領域とは、半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて、
信頼性の向上を目的として形成される領域をいう。半導体層が多結晶シリコンであるＴＦ
Ｔにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチ
として用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バ
イアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。そこで、ＬＤＤ領
域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。
また、ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、Ｌ
ＤＤ領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リ
ーク電流が低減される。その後アニールを行うことで、不純物の活性化を行えばよい。
を添加することにより形成することができる。ソース領域及びドレイン領域１２６は一導
電型の不純物が高濃度に導入された高濃度不純物領域であり、ＬＤＤ領域１２８は一導電
型の不純物が低濃度に導入された低濃度不純物領域である。濃度の異なる領域を作り分け
るためには、低濃度不純物領域は絶縁膜（ここでは、サイドウォール１２４）を介したド
ープにより形成し、高濃度不純物領域は半導体膜が露出された状態でドープすることによ
り形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度に不
純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。なお
、ＬＤＤ領域とは、半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて、
信頼性の向上を目的として形成される領域をいう。半導体層が多結晶シリコンであるＴＦ
Ｔにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチ
として用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バ
イアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。そこで、ＬＤＤ領
域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。
また、ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、Ｌ
ＤＤ領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リ
ーク電流が低減される。その後アニールを行うことで、不純物の活性化を行えばよい。
次に、絶縁膜１３０を形成し、所望の位置に開口部を形成する。絶縁膜１３０に設けら
れた開口部を介して、ＬＴＳＳ層１１８のソース領域及びドレイン領域に接続されるよう
に、ソース電極及びドレイン電極を形成する。その後、絶縁膜１３４を形成する（図７（
Ｄ）を参照）。なお、絶縁膜１３４は必要のない場合には設けなくてもよい。絶縁膜１３
０は選択的に形成される。絶縁膜１３０はポリイミドやアクリル等に代表される有機材料
からなる膜を、スピンコート法等により形成すればよい。パターンの形成に際しては、ソ
ース領域及びドレイン領域１２６を露出するように開口部を形成する。なお、酸化シリコ
ン膜、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜のような無機材料
からなる膜上に有機材料からなる膜を形成してもよい。即ち、絶縁膜１３０は積層構造で
あってもよい。または、これらの無機材料のみで形成してもよい。
れた開口部を介して、ＬＴＳＳ層１１８のソース領域及びドレイン領域に接続されるよう
に、ソース電極及びドレイン電極を形成する。その後、絶縁膜１３４を形成する（図７（
Ｄ）を参照）。なお、絶縁膜１３４は必要のない場合には設けなくてもよい。絶縁膜１３
０は選択的に形成される。絶縁膜１３０はポリイミドやアクリル等に代表される有機材料
からなる膜を、スピンコート法等により形成すればよい。パターンの形成に際しては、ソ
ース領域及びドレイン領域１２６を露出するように開口部を形成する。なお、酸化シリコ
ン膜、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜のような無機材料
からなる膜上に有機材料からなる膜を形成してもよい。即ち、絶縁膜１３０は積層構造で
あってもよい。または、これらの無機材料のみで形成してもよい。
以上説明した工程により薄膜トランジスタを作製することができる。次に、このように
薄膜トランジスタにより構成された薄膜集積回路を可撓性基板に移し替える。
薄膜トランジスタにより構成された薄膜集積回路を可撓性基板に移し替える。
まず、絶縁膜１３４を可撓性基板１３６に固着する（図８（Ｅ）を参照）。可撓性基板
としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート
）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、
ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレン
オキサイド、ポリサルフォン、ポリフタールアミド等からなるプラスチック基板または繊
維質の材料からなる紙が挙げられる。
としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート
）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、
ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレン
オキサイド、ポリサルフォン、ポリフタールアミド等からなるプラスチック基板または繊
維質の材料からなる紙が挙げられる。
または、可撓性基板としてプリプレグを用いてもよい。プリプレグを用いることで、後
に作製されるＳＯＩ基板や半導体装置の点圧、線圧による破壊を防ぐことが可能である。
プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリ
アミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオ
キサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリ
エステル樹脂、ポリイミド樹脂又はフッ素樹脂等のマトリックス樹脂を有機溶剤で希釈し
たワニスを含浸させた後、乾燥して有機溶剤を揮発させ、マトリックス樹脂を半硬化させ
たものである。
に作製されるＳＯＩ基板や半導体装置の点圧、線圧による破壊を防ぐことが可能である。
プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリ
アミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオ
キサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリ
エステル樹脂、ポリイミド樹脂又はフッ素樹脂等のマトリックス樹脂を有機溶剤で希釈し
たワニスを含浸させた後、乾燥して有機溶剤を揮発させ、マトリックス樹脂を半硬化させ
たものである。
また、可撓性基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス又
はバリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を薄くしたも
のを用いることもできる。
はバリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を薄くしたも
のを用いることもできる。
次に、平坦な剥離層１０８をきっかけとして、第１の基板１００から薄膜集積回路を剥
離する（図８（Ｆ）を参照）。剥離は、剥離層の材料に応じて加熱処理又はウエットエッ
チング等を用いて行えばよい。
離する（図８（Ｆ）を参照）。剥離は、剥離層の材料に応じて加熱処理又はウエットエッ
チング等を用いて行えばよい。
以上のように、可撓性基板上に設けられた半導体装置を作製することができるが、本実
施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又
は実施の形態２にて説明したＳＯＩ基板を用いて作製する、あらゆるトランジスタにも適
用することができる。
施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又
は実施の形態２にて説明したＳＯＩ基板を用いて作製する、あらゆるトランジスタにも適
用することができる。
（実施の形態４）
次に、実施の形態１又は実施の形態２を適用して作製したＳＯＩ基板を用いて作製した
半導体装置の一例として、マイクロプロセッサ３００を図９に示す。このマイクロプロセ
ッサ３００は、演算回路３０１（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ。ＡＬＵ
ともいう。）、演算回路制御部３０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部３
０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部３０４（Ｉｎｔｅｒ
ｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部３０５（Ｔｉｍｉｎｇ Ｃｏｎｔ
ｒｏｌｌｅｒ）、レジスタ３０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部３０７（Ｒｅｇ
ｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース３０８（Ｂｕｓ Ｉ／Ｆ）
、ＲＯＭ３０９（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びＲＯＭインターフェース３
１０（ＲＯＭ Ｉ／Ｆ）を有する。
次に、実施の形態１又は実施の形態２を適用して作製したＳＯＩ基板を用いて作製した
半導体装置の一例として、マイクロプロセッサ３００を図９に示す。このマイクロプロセ
ッサ３００は、演算回路３０１（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ。ＡＬＵ
ともいう。）、演算回路制御部３０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部３
０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部３０４（Ｉｎｔｅｒ
ｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部３０５（Ｔｉｍｉｎｇ Ｃｏｎｔ
ｒｏｌｌｅｒ）、レジスタ３０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部３０７（Ｒｅｇ
ｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース３０８（Ｂｕｓ Ｉ／Ｆ）
、ＲＯＭ３０９（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びＲＯＭインターフェース３
１０（ＲＯＭ Ｉ／Ｆ）を有する。
バスインターフェース３０８を介してマイクロプロセッサ３００に入力された命令は、
命令解析部３０３に入力され、デコードされた後、演算回路制御部３０２、割り込み制御
部３０４、レジスタ制御部３０７及びタイミング制御部３０５に入力される。演算回路制
御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５
は、デコードされた命令に基づき各種制御を行う。具体的には、演算回路制御部３０２は
、演算回路３０１の動作を制御するための信号を生成する。また、割り込み制御部３０４
は、マイクロプロセッサ３００のプログラム実行中に、外部の入出力装置や周辺回路から
の割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部３０
７は、レジスタ３０６のアドレスを生成し、マイクロプロセッサ３００の状態に応じてレ
ジスタ３０６の読み出しや書き込みを行う。タイミング制御部３０５は、演算回路３０１
、演算回路制御部３０２、命令解析部３０３、割り込み制御部３０４、レジスタ制御部３
０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部３０５は
、基準クロック信号ＣＬＫ１を参照して内部クロック信号ＣＬＫ２を生成する内部クロッ
ク生成部を備えており、クロック信号ＣＬＫ２を上記の各種回路に供給する。なお、図９
に示すマイクロプロセッサ３００は、その構成を簡略化して示した一例にすぎず、実際に
はその用途によって多種多様な構成を備えることができる。
命令解析部３０３に入力され、デコードされた後、演算回路制御部３０２、割り込み制御
部３０４、レジスタ制御部３０７及びタイミング制御部３０５に入力される。演算回路制
御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５
は、デコードされた命令に基づき各種制御を行う。具体的には、演算回路制御部３０２は
、演算回路３０１の動作を制御するための信号を生成する。また、割り込み制御部３０４
は、マイクロプロセッサ３００のプログラム実行中に、外部の入出力装置や周辺回路から
の割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部３０
７は、レジスタ３０６のアドレスを生成し、マイクロプロセッサ３００の状態に応じてレ
ジスタ３０６の読み出しや書き込みを行う。タイミング制御部３０５は、演算回路３０１
、演算回路制御部３０２、命令解析部３０３、割り込み制御部３０４、レジスタ制御部３
０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部３０５は
、基準クロック信号ＣＬＫ１を参照して内部クロック信号ＣＬＫ２を生成する内部クロッ
ク生成部を備えており、クロック信号ＣＬＫ２を上記の各種回路に供給する。なお、図９
に示すマイクロプロセッサ３００は、その構成を簡略化して示した一例にすぎず、実際に
はその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ３００は、可撓性を有する基板上に接合された、結晶方
位が概ね一定の単結晶半導体層（ＬＴＳＳ層）によって集積回路が形成されているので、
処理速度の高速化のみならず低消費電力化をも図ることができる。
位が概ね一定の単結晶半導体層（ＬＴＳＳ層）によって集積回路が形成されているので、
処理速度の高速化のみならず低消費電力化をも図ることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例
について図１０を参照して説明する。図１０は無線通信により外部装置と信号の送受信を
行って動作するコンピュータ（以下、ＲＦＣＰＵという。）の一例を示す。ＲＦＣＰＵ３
１１は、アナログ回路部３１２及びデジタル回路部３１３を有している。アナログ回路部
３１２は、共振容量を有する共振回路３１４、整流回路３１５、定電圧回路３１６、リセ
ット回路３１７、発振回路３１８、復調回路３１９、及び変調回路３２０を有している。
デジタル回路部３１３は、ＲＦインターフェース３２１、制御レジスタ３２２、クロック
コントローラ３２３、ＣＰＵインターフェース３２４、ＣＰＵ３２５、ＲＡＭ３２６及び
ＲＯＭ３２７を有している。
について図１０を参照して説明する。図１０は無線通信により外部装置と信号の送受信を
行って動作するコンピュータ（以下、ＲＦＣＰＵという。）の一例を示す。ＲＦＣＰＵ３
１１は、アナログ回路部３１２及びデジタル回路部３１３を有している。アナログ回路部
３１２は、共振容量を有する共振回路３１４、整流回路３１５、定電圧回路３１６、リセ
ット回路３１７、発振回路３１８、復調回路３１９、及び変調回路３２０を有している。
デジタル回路部３１３は、ＲＦインターフェース３２１、制御レジスタ３２２、クロック
コントローラ３２３、ＣＰＵインターフェース３２４、ＣＰＵ３２５、ＲＡＭ３２６及び
ＲＯＭ３２７を有している。
このような構成のＲＦＣＰＵ３１１の動作は、概略以下の通りである。アンテナ３２８
が受信した信号は共振回路３１４により誘導起電力を生じさせる。誘導起電力は、整流回
路３１５を経て容量部３２９に充電される。この容量部３２９は、セラミックコンデンサ
ーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部
３２９はＲＦＣＰＵ３１１と同一の基板上に形成されている必要はなく、別部品としてＲ
ＦＣＰＵ３１１を構成する絶縁表面を有する基板に取り付けられていればよい。
が受信した信号は共振回路３１４により誘導起電力を生じさせる。誘導起電力は、整流回
路３１５を経て容量部３２９に充電される。この容量部３２９は、セラミックコンデンサ
ーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部
３２９はＲＦＣＰＵ３１１と同一の基板上に形成されている必要はなく、別部品としてＲ
ＦＣＰＵ３１１を構成する絶縁表面を有する基板に取り付けられていればよい。
リセット回路３１７は、デジタル回路部３１３をリセットし、初期化する信号を生成す
る。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。
発振回路３１８は、定電圧回路３１６により生成される制御信号に応じて、クロック信号
の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路３１９は
、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路３２０
は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅の変動により送信する。変調
回路３２０は、共振回路３１４の共振点を変化させることで通信信号の振幅を変化させて
いる。クロックコントローラ３２３は、電源電圧等に応じてクロック信号の周波数とデュ
ーティー比を変更するための制御信号を生成する。電源電圧の監視は電源管理回路３３０
が行う。
る。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。
発振回路３１８は、定電圧回路３１６により生成される制御信号に応じて、クロック信号
の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路３１９は
、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路３２０
は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅の変動により送信する。変調
回路３２０は、共振回路３１４の共振点を変化させることで通信信号の振幅を変化させて
いる。クロックコントローラ３２３は、電源電圧等に応じてクロック信号の周波数とデュ
ーティー比を変更するための制御信号を生成する。電源電圧の監視は電源管理回路３３０
が行う。
アンテナ３２８からＲＦＣＰＵ３１１に入力された信号は復調回路３１９で復調された
後、ＲＦインターフェース３２１で制御コマンドやデータなどに分解される。制御コマン
ドは制御レジスタ３２２に格納される。制御コマンドには、ＲＯＭ３２７に記憶されてい
るデータの読み出し、ＲＡＭ３２６へのデータの書き込み、ＣＰＵ３２５への演算命令な
どが含まれている。ＣＰＵ３２５は、ＣＰＵインターフェース３２４を介してＲＯＭ３２
７、ＲＡＭ３２６及び制御レジスタ３２２にアクセスする。ＣＰＵインターフェース３２
４は、ＣＰＵ３２５が要求するアドレスより、ＲＯＭ３２７、ＲＡＭ３２６及び制御レジ
スタ３２２のいずれかに対するアクセス信号を生成する機能を有する。
後、ＲＦインターフェース３２１で制御コマンドやデータなどに分解される。制御コマン
ドは制御レジスタ３２２に格納される。制御コマンドには、ＲＯＭ３２７に記憶されてい
るデータの読み出し、ＲＡＭ３２６へのデータの書き込み、ＣＰＵ３２５への演算命令な
どが含まれている。ＣＰＵ３２５は、ＣＰＵインターフェース３２４を介してＲＯＭ３２
７、ＲＡＭ３２６及び制御レジスタ３２２にアクセスする。ＣＰＵインターフェース３２
４は、ＣＰＵ３２５が要求するアドレスより、ＲＯＭ３２７、ＲＡＭ３２６及び制御レジ
スタ３２２のいずれかに対するアクセス信号を生成する機能を有する。
ＣＰＵ３２５の動作には、ＲＯＭ３２７にＯＳ（オペレーティングシステム）を記憶さ
せておき、起動とともにプログラムを読み出し実行する方式を採用すればよい。また、専
用の演算回路を設けて、演算処理をハードウェア的に処理する方式を採用することもでき
る。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行
い、プログラムを用いて残りの演算をＣＰＵ３２５が実行する方式を適用することができ
る。
せておき、起動とともにプログラムを読み出し実行する方式を採用すればよい。また、専
用の演算回路を設けて、演算処理をハードウェア的に処理する方式を採用することもでき
る。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行
い、プログラムを用いて残りの演算をＣＰＵ３２５が実行する方式を適用することができ
る。
このようなＲＦＣＰＵ３１１は、上記の実施の形態にて説明したように、可撓性を有す
る基板上に接合された結晶方位が概ね一定の単結晶半導体層（ＬＴＳＳ層）を用いて集積
回路が形成されているので、処理速度の高速化のみならず低消費電力化をも図ることがで
きる。従って、電力を供給する容量部３２９を小型化しても長時間の動作が可能である。
る基板上に接合された結晶方位が概ね一定の単結晶半導体層（ＬＴＳＳ層）を用いて集積
回路が形成されているので、処理速度の高速化のみならず低消費電力化をも図ることがで
きる。従って、電力を供給する容量部３２９を小型化しても長時間の動作が可能である。
本発明を適用したＳＯＩ基板を用いた半導体装置は、結晶方位が概ね一定の単結晶半導
体層（ＬＴＳＳ層）を用いるため移動度が高く、高速動作が可能である。しかし、高速動
作が可能であるだけでなく、信頼性も高い。更には、本発明を適用することで歩留まりよ
く作製することも可能になる。
体層（ＬＴＳＳ層）を用いるため移動度が高く、高速動作が可能である。しかし、高速動
作が可能であるだけでなく、信頼性も高い。更には、本発明を適用することで歩留まりよ
く作製することも可能になる。
以上のように、本発明を適用したＳＯＩ基板を用いてマイクロプロセッサ及びＲＦＣＰ
Ｕを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本
実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用い
て作製する、あらゆる半導体装置にも適用することができる。
Ｕを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本
実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用い
て作製する、あらゆる半導体装置にも適用することができる。
（実施の形態５）
本発明を適用して表示パネルを作製することも可能である。そこで、次に、実施の形態
１及び実施の形態２を適用して作製したＳＯＩ基板を用いた表示パネルについて説明する
。
本発明を適用して表示パネルを作製することも可能である。そこで、次に、実施の形態
１及び実施の形態２を適用して作製したＳＯＩ基板を用いた表示パネルについて説明する
。
図１１は第１の基板１００として大面積基板を用いて、半導体基板２００を貼り合わせ
、第１の基板１００上にＬＴＳＳ層１１６を形成する場合を示す。大面積基板からは複数
の表示パネルを切り出すため、ＬＴＳＳ層１１６は、表示パネル３３１の形成領域に合わ
せて接合することが好ましい。単結晶半導体基板に比べて、表示パネルを形成する大面積
基板は面積が大きい。そのため、ＬＴＳＳ層１１６は図１１に示すように分割して配置す
ることが好ましい。表示パネル３３１は、走査線駆動回路領域３３２、信号線駆動回路領
域３３３及び画素形成領域３３４を有し、これらの領域が含まれるようにＬＴＳＳ層１１
６を第１の基板１００に接合する。
、第１の基板１００上にＬＴＳＳ層１１６を形成する場合を示す。大面積基板からは複数
の表示パネルを切り出すため、ＬＴＳＳ層１１６は、表示パネル３３１の形成領域に合わ
せて接合することが好ましい。単結晶半導体基板に比べて、表示パネルを形成する大面積
基板は面積が大きい。そのため、ＬＴＳＳ層１１６は図１１に示すように分割して配置す
ることが好ましい。表示パネル３３１は、走査線駆動回路領域３３２、信号線駆動回路領
域３３３及び画素形成領域３３４を有し、これらの領域が含まれるようにＬＴＳＳ層１１
６を第１の基板１００に接合する。
図１２はＬＴＳＳ層１１６により画素トランジスタ４０１が構成される発光表示パネル
の画素の断面図の一例を示す。
の画素の断面図の一例を示す。
図１２（Ａ）は、第１の基板１００上に発光表示パネルを形成し、剥離した様子を示す
。図１２（Ａ）において、画素トランジスタ４０１は第１の電極４０２に接続され、第１
の電極４０２上にはＥＬ層４０３が設けられ、ＥＬ層４０３上には第２の電極４０４が設
けられている。転置される第２の基板としては、プラスチック基板４０５を用いている。
なお、図１２（Ａ）では、第１の剥離層１０４と第２の剥離層１０６との境界にて剥離さ
れているが、本発明はこれに限定されない。
。図１２（Ａ）において、画素トランジスタ４０１は第１の電極４０２に接続され、第１
の電極４０２上にはＥＬ層４０３が設けられ、ＥＬ層４０３上には第２の電極４０４が設
けられている。転置される第２の基板としては、プラスチック基板４０５を用いている。
なお、図１２（Ａ）では、第１の剥離層１０４と第２の剥離層１０６との境界にて剥離さ
れているが、本発明はこれに限定されない。
図１２（Ｂ）は、図１２（Ａ）において転置した発光表示パネルの下にプラスチック基
板４０６を設けた構成を示す。このようにプラスチック基板４０６を設けることで、発光
表示パネルの耐衝撃性等を高め、信頼性を向上させることができる。
板４０６を設けた構成を示す。このようにプラスチック基板４０６を設けることで、発光
表示パネルの耐衝撃性等を高め、信頼性を向上させることができる。
以上のように、本発明を適用したＳＯＩ基板を用いて発光表示パネルを作製することが
できる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定さ
れず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、あらゆ
る表示装置に適用することができる。
できる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定さ
れず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、あらゆ
る表示装置に適用することができる。
このように、可撓性を有する大面積基板に本発明を適用した発光表示パネルを設けるこ
とも可能である。ＬＴＳＳ層で構成されるトランジスタは、キャリアの移動度が高く、半
導体としての性能が非常に高いため、小型化が可能である。従って、高精細化が可能にな
る。また、実施の形態４にて説明したマイクロプロセッサも同一基板上に形成することが
できるため、表示パネル内にコンピュータの機能を搭載することもできる。同様に、非接
触でデータの入出力が可能なディスプレイを作製することもできる。
とも可能である。ＬＴＳＳ層で構成されるトランジスタは、キャリアの移動度が高く、半
導体としての性能が非常に高いため、小型化が可能である。従って、高精細化が可能にな
る。また、実施の形態４にて説明したマイクロプロセッサも同一基板上に形成することが
できるため、表示パネル内にコンピュータの機能を搭載することもできる。同様に、非接
触でデータの入出力が可能なディスプレイを作製することもできる。
本実施例では、上記の実施の形態にて説明したように逆スパッタリング法によって剥離
層の平坦化が可能であることを確認するための実験結果について説明する。具体的には、
スパッタリング法によりガラス基板上にタングステン膜を３０ｎｍ成膜し、同様にスパッ
タリング法により該タングステン膜上に酸化シリコンを２５０ｎｍ成膜した試料Ａの表面
、及び試料Ａに対して逆スパッタリング法により平坦化処理を行った試料Ｂの表面におけ
る粗さを調べた。表面の粗さの測定にはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏ
ｓｃｏｐｙ）を用いた。
層の平坦化が可能であることを確認するための実験結果について説明する。具体的には、
スパッタリング法によりガラス基板上にタングステン膜を３０ｎｍ成膜し、同様にスパッ
タリング法により該タングステン膜上に酸化シリコンを２５０ｎｍ成膜した試料Ａの表面
、及び試料Ａに対して逆スパッタリング法により平坦化処理を行った試料Ｂの表面におけ
る粗さを調べた。表面の粗さの測定にはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏ
ｓｃｏｐｙ）を用いた。
なお、本実施例では、酸化シリコンを形成する際には、チャンバー内へアルゴンを１０
ｓｃｃｍ、酸素を３０ｓｃｃｍの流量で導入し、チャンバー内の圧力を０．４Ｐａ、ＲＦ
電力を３ｋＷとした。平坦化を目的とした逆スパッタリングでは、チャンバー内へアルゴ
ンを５０ｓｃｃｍの流量で導入し、チャンバー内の圧力を０．６Ｐａ、ＲＦ電力を０．２
ｋＷとした。逆スパッタリングは５分間行った。
ｓｃｃｍ、酸素を３０ｓｃｃｍの流量で導入し、チャンバー内の圧力を０．４Ｐａ、ＲＦ
電力を３ｋＷとした。平坦化を目的とした逆スパッタリングでは、チャンバー内へアルゴ
ンを５０ｓｃｃｍの流量で導入し、チャンバー内の圧力を０．６Ｐａ、ＲＦ電力を０．２
ｋＷとした。逆スパッタリングは５分間行った。
測定した表面の粗さについて、実施の形態１における式（１）により平均面粗さＲａを
求めた。
求めた。
ここで、Ｓ０はＡＦＭにより測定された被測定領域の面積を表し、ｆ（ｘ，ｙ）はＡＦ
Ｍにより得られた表面の粗さ（凹凸）を表す関数である。
Ｍにより得られた表面の粗さ（凹凸）を表す関数である。
試料Ａ及び試料Ｂについて、上記の式（１）により求めた表面平均粗さはＲａ（試料Ａ
）＝１．９７ｎｍ、Ｒａ（試料Ｂ）＝０．５０ｎｍであった。本発明のように第１の基板
上に半導体基板を貼り合わせることにより半導体装置を作製するには、Ｒａは０．７ｎｍ
以下である必要がある。そのため、試料Ａでは貼り合わせが良好に行われず、試料Ｂでは
良好に貼り合わせられることになる。更には、逆スパッタリング法を用いて平坦化するこ
とが可能であるため、スパッタリング法による剥離層の形成と、逆スパッタリング法によ
る剥離層の平坦化を同一装置内にて行うことができる。そのため、本発明を適用すること
で、高いスループットで半導体装置を作製することができる。
）＝１．９７ｎｍ、Ｒａ（試料Ｂ）＝０．５０ｎｍであった。本発明のように第１の基板
上に半導体基板を貼り合わせることにより半導体装置を作製するには、Ｒａは０．７ｎｍ
以下である必要がある。そのため、試料Ａでは貼り合わせが良好に行われず、試料Ｂでは
良好に貼り合わせられることになる。更には、逆スパッタリング法を用いて平坦化するこ
とが可能であるため、スパッタリング法による剥離層の形成と、逆スパッタリング法によ
る剥離層の平坦化を同一装置内にて行うことができる。そのため、本発明を適用すること
で、高いスループットで半導体装置を作製することができる。
１００ 基板
１０２ 剥離層
１０４ 第１の剥離層
１０６ 第２の剥離層
１０８ 平坦な剥離層
１１０ 第１の接合層
１１２ 第３の接合層
１１６ ＬＴＳＳ層
１１８ ＬＴＳＳ層
１２０ ゲート絶縁膜
１２２ ゲート電極層
１２４ サイドウォール
１２６ ドレイン領域
１２８ ＬＤＤ領域
１３０ 絶縁膜
１３４ 絶縁膜
１３６ 可撓性基板
２００ 半導体基板
２０２ 損傷領域
２１０ 第２の接合層
３００ マイクロプロセッサ
３０１ 演算回路
３０２ 演算回路制御部
３０３ 命令解析部
３０４ 制御部
３０５ タイミング制御部
３０６ レジスタ
３０７ レジスタ制御部
３０８ バスインターフェース
３０９ ＲＯＭ
３１０ ＲＯＭインターフェース
３１１ ＲＦＣＰＵ
３１２ アナログ回路部
３１３ デジタル回路部
３１４ 共振回路
３１５ 整流回路
３１６ 定電圧回路
３１７ リセット回路
３１８ 発振回路
３１９ 復調回路
３２０ 変調回路
３２１ ＲＦインターフェース
３２２ 制御レジスタ
３２３ クロックコントローラ
３２４ ＣＰＵインターフェース
３２５ ＣＰＵ
３２６ ＲＡＭ
３２７ ＲＯＭ
３２８ アンテナ
３２９ 容量部
３３０ 電源管理回路
３３１ 表示パネル
３３２ 走査線駆動回路領域
３３３ 信号線駆動回路領域
３３４ 画素形成領域
４０１ 画素トランジスタ
４０２ 電極
４０３ ＥＬ層
４０４ 電極
４０５ プラスチック基板
４０６ プラスチック基板
１０２ 剥離層
１０４ 第１の剥離層
１０６ 第２の剥離層
１０８ 平坦な剥離層
１１０ 第１の接合層
１１２ 第３の接合層
１１６ ＬＴＳＳ層
１１８ ＬＴＳＳ層
１２０ ゲート絶縁膜
１２２ ゲート電極層
１２４ サイドウォール
１２６ ドレイン領域
１２８ ＬＤＤ領域
１３０ 絶縁膜
１３４ 絶縁膜
１３６ 可撓性基板
２００ 半導体基板
２０２ 損傷領域
２１０ 第２の接合層
３００ マイクロプロセッサ
３０１ 演算回路
３０２ 演算回路制御部
３０３ 命令解析部
３０４ 制御部
３０５ タイミング制御部
３０６ レジスタ
３０７ レジスタ制御部
３０８ バスインターフェース
３０９ ＲＯＭ
３１０ ＲＯＭインターフェース
３１１ ＲＦＣＰＵ
３１２ アナログ回路部
３１３ デジタル回路部
３１４ 共振回路
３１５ 整流回路
３１６ 定電圧回路
３１７ リセット回路
３１８ 発振回路
３１９ 復調回路
３２０ 変調回路
３２１ ＲＦインターフェース
３２２ 制御レジスタ
３２３ クロックコントローラ
３２４ ＣＰＵインターフェース
３２５ ＣＰＵ
３２６ ＲＡＭ
３２７ ＲＯＭ
３２８ アンテナ
３２９ 容量部
３３０ 電源管理回路
３３１ 表示パネル
３３２ 走査線駆動回路領域
３３３ 信号線駆動回路領域
３３４ 画素形成領域
４０１ 画素トランジスタ
４０２ 電極
４０３ ＥＬ層
４０４ 電極
４０５ プラスチック基板
４０６ プラスチック基板
Claims (7)
- 第１の基板上に剥離層を形成し、前記剥離層を平坦化し、該平坦化された剥離層上に絶縁膜を形成し、
前記第１の基板に形成された前記絶縁膜と、損傷領域を有する半導体基板と、を貼り合わせ、
前記半導体基板を前記損傷領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、
前記半導体層を用いた半導体素子を形成し、
前記半導体素子の設けられた前記第１の基板と、第２の基板と、を接合させ、
前記剥離層において、前記第１の基板に設けられた前記半導体素子を剥離して前記第２の基板上に移し替え、
前記平坦化は、前記第１の基板及び前記第２の基板の貼り合わせを行う面において、平均面粗さが０．７ｎｍ以下、自乗平均面粗さが０．９ｎｍ以下、且つ最大高低差が９．２ｎｍ以下となるように行うことを特徴とする半導体装置の作製方法。 - 第１の基板上に剥離層を形成し、前記剥離層を平坦化し、該平坦化された剥離層上に絶縁膜を形成し、
半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に絶縁膜を形成し、
前記第１の基板に形成された前記絶縁膜と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせ、
前記半導体基板を前記損傷領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、
前記半導体層を用いた半導体素子を形成し、
前記半導体素子の設けられた前記第１の基板と、第２の基板と、を接合させ、
前記剥離層において、前記第１の基板に設けられた前記半導体素子を剥離して前記第２の基板上に移し替え、
前記平坦化は、前記第１の基板及び前記第２の基板の貼り合わせを行う面において、平均面粗さが０．７ｎｍ以下、自乗平均面粗さが０．９ｎｍ以下、且つ最大高低差が９．２ｎｍ以下となるように行うことを特徴とする半導体装置の作製方法。 - 半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上に絶縁膜を形成し、
第１の基板と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせ、
前記半導体基板を前記損傷領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、
前記半導体層を用いた半導体素子を形成し、
前記半導体素子の設けられた前記第１の基板と、第２の基板と、を接合させ、
前記剥離層において、前記第１の基板に設けられた前記半導体素子を剥離して前記第２の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上に絶縁膜を形成し、
第１の基板上に絶縁膜を形成し、
前記第１の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせ、
前記半導体基板を前記損傷領域で引き剥がすことで、前記第１の基板上に半導体層を形成し、
前記半導体層を用いた半導体素子を形成し、
前記半導体素子の設けられた前記第１の基板と、第２の基板と、を接合させ、
前記剥離層において、前記第１の基板に設けられた前記半導体素子を剥離して前記第２の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 請求項３または請求項４において、
前記平坦化は、前記第１の基板及び前記第２の基板の貼り合わせを行う面において、平均面粗さが０．７ｎｍ以下、自乗平均面粗さが０．９ｎｍ以下、且つ最大高低差が９．２ｎｍ以下となるように行うことを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記剥離層は、タングステンを含むことを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記剥離層は、１層目として金属層を形成し、２層目として金属酸化物層を形成することを特徴とする半導体装置の作製方法。
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