JP2009088498A - Soi基板の作製方法及び半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】絶縁性基板上にスパッタリング法により剥離層を形成し、剥離層を逆スパッタリング法により平坦化し、平坦化された剥離層上に絶縁膜を形成する第1の工程と、半導体基板に水素等を導入して損傷領域を形成し、損傷領域が形成された半導体基板上に絶縁膜を形成する第2の工程と、を有し、絶縁性基板上に形成された絶縁膜と、半導体基板上の絶縁膜と、を貼り合わせて半導体基板を損傷領域から引き剥がすことで絶縁性基板上に半導体層を形成し、半導体層を平坦化することでSOI基板を作製し、該SOI基板上に半導体装置を作製する。
【選択図】図1
Description
本実施の形態では、本発明に係る半導体装置の作製方法の例について、図面を参照して説明する。なお、以下の説明では、第1の基板100と半導体基板200を用いる。
本発明は、実施の形態1にて説明した形態に限定されず、例えば、剥離層を半導体基板上に形成してもよい。このような形態について、以下に説明する。なお、重複する点については、説明を省略する。
実施の形態1及び実施の形態2にて説明したように、SOI基板を作製し、該SOI基板を用いて半導体装置を作製することができる。本実施の形態では、本発明を適用した薄膜集積回路の作製方法について、図面を参照してより詳細に説明する。
次に、実施の形態1又は実施の形態2を適用して作製したSOI基板を用いて作製した半導体装置の一例として、マイクロプロセッサ300を図9に示す。このマイクロプロセッサ300は、演算回路301(Arithmetic Logic Unit。ALUともいう。)、演算回路制御部302(ALU Controller)、命令解析部303(Instruction Decoder)、割り込み制御部304(Interrupt Controller)、タイミング制御部305(Timing Controller)、レジスタ306(Register)、レジスタ制御部307(Register Controller)、バスインターフェース308(Bus I/F)、ROM309(Read Only Memory)、及びROMインターフェース310(ROM I/F)を有する。
本発明を適用して表示パネルを作製することも可能である。そこで、次に、実施の形態1及び実施の形態2を適用して作製したSOI基板を用いた表示パネルについて説明する。
102 剥離層
104 第1の剥離層
106 第2の剥離層
108 平坦な剥離層
110 第1の接合層
112 第3の接合層
116 LTSS層
118 LTSS層
120 ゲート絶縁膜
122 ゲート電極層
124 サイドウォール
126 ドレイン領域
128 LDD領域
130 絶縁膜
134 絶縁膜
136 可撓性基板
200 半導体基板
202 損傷領域
210 第2の接合層
300 マイクロプロセッサ
301 演算回路
302 演算回路制御部
303 命令解析部
304 制御部
305 タイミング制御部
306 レジスタ
307 レジスタ制御部
308 バスインターフェース
309 ROM
310 ROMインターフェース
311 RFCPU
312 アナログ回路部
313 デジタル回路部
314 共振回路
315 整流回路
316 定電圧回路
317 リセット回路
318 発振回路
319 復調回路
320 変調回路
321 RFインターフェース
322 制御レジスタ
323 クロックコントローラ
324 CPUインターフェース
325 CPU
326 RAM
327 ROM
328 アンテナ
329 容量部
330 電源管理回路
331 表示パネル
332 走査線駆動回路領域
333 信号線駆動回路領域
334 画素形成領域
401 画素トランジスタ
402 電極
403 EL層
404 電極
405 プラスチック基板
406 プラスチック基板
Claims (9)
- 基板上に単結晶半導体層が設けられた半導体装置の作製方法であって、
前記基板上に剥離層を形成し、
前記剥離層を平坦化し、
前記剥離層を有する前記基板に損傷領域を有する半導体基板を貼り合わせ、
前記半導体基板を前記損傷領域で引き剥がすことを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、
半導体基板の表面から一定の深さに損傷領域を形成する工程と、
を有し、
前記第1の基板上に形成された前記絶縁膜と、前記半導体基板と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
前記半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、
半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に絶縁膜を形成する工程と、
を有し、
前記第1の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
前記半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程を有し、
第1の基板と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
前記半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に剥離層を形成し、該剥離層を平坦化し、該平坦化された剥離層上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、
第1の基板上に絶縁膜を形成する工程と、
を有し、
前記第1の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
該半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を形成し、該剥離層を平坦化する工程と、
半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、
を有し、
前記第1の基板上に形成された前記剥離層と、前記半導体基板上に形成された前記絶縁膜と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
前記半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 半導体基板の表面から一定の深さに損傷領域を形成し、該損傷領域が形成された半導体基板上に剥離層を形成し、該剥離層を平坦化する工程と、
第1の基板上にスパッタリング法又は化学気相成長法により絶縁膜を形成する工程と、
を有し、
前記第1の基板上に形成された前記絶縁膜と、前記半導体基板上に形成された前記剥離層と、を貼り合わせて前記半導体基板を前記損傷領域で引き剥がすことで、前記第1の基板上に半導体層を形成し、
前記半導体層を有する半導体素子を形成し、
前記半導体素子を第2の基板上に移し替えることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項7のいずれか一において、
前記平坦化は、前記第1の基板及び前記第2の基板の貼り合わせを行う面において、平均面粗さが0.7nm以下であり、自乗平均面粗さが0.9nm以下であり、且つ最大高低差が9.2nm以下となるように行うことを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項8のいずれか一において、
前記剥離層の形成にはスパッタリング法を用い、且つ前記剥離層の平坦化には逆スパッタリング法を用いることを特徴とする半導体装置の作製方法。
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