WO2012053252A1 - 炭化珪素基板を有する複合基板 - Google Patents

炭化珪素基板を有する複合基板 Download PDF

Info

Publication number
WO2012053252A1
WO2012053252A1 PCT/JP2011/063950 JP2011063950W WO2012053252A1 WO 2012053252 A1 WO2012053252 A1 WO 2012053252A1 JP 2011063950 W JP2011063950 W JP 2011063950W WO 2012053252 A1 WO2012053252 A1 WO 2012053252A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
substrate
composite substrate
gap
carbide substrate
Prior art date
Application number
PCT/JP2011/063950
Other languages
English (en)
French (fr)
Inventor
勉 堀
原田　真
博揮 井上
佐々木　信
里美 伊藤
恭子 沖田
靖生 並川
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to CA2774683A priority Critical patent/CA2774683A1/en
Priority to CN2011800042704A priority patent/CN102576659A/zh
Priority to US13/394,640 priority patent/US20120161158A1/en
Publication of WO2012053252A1 publication Critical patent/WO2012053252A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a composite substrate, and more particularly to a composite substrate having a plurality of silicon carbide substrates.
  • silicon carbide has a larger band gap than silicon that is more commonly used. Therefore, a semiconductor device using a silicon carbide substrate has advantages such as high breakdown voltage, low on-resistance, and small deterioration in characteristics under a high temperature environment.
  • Patent Document 1 a silicon carbide substrate of 76 mm (3 inches) or more can be manufactured.
  • the size of a silicon carbide substrate is industrially limited to about 100 mm (4 inches), and there is a problem that a semiconductor device cannot be efficiently manufactured using a large substrate.
  • a semiconductor device cannot be efficiently manufactured using a large substrate.
  • hexagonal silicon carbide the above-described problem becomes particularly serious when the characteristics of a plane other than the (0001) plane are used. This will be described below.
  • a silicon carbide substrate with few defects is usually manufactured by cutting from a silicon carbide ingot obtained by (0001) plane growth in which stacking faults are unlikely to occur. For this reason, a silicon carbide substrate having a plane orientation other than the (0001) plane is cut out non-parallel to the growth plane. For this reason, it is difficult to ensure a sufficient size of the substrate, or many portions of the ingot cannot be used effectively. For this reason, it is particularly difficult to efficiently manufacture a semiconductor device using a surface other than the (0001) surface of silicon carbide.
  • the silicon carbide substrate instead of increasing the size of the silicon carbide substrate with difficulty as described above, it is conceivable to use a composite substrate having a plurality of silicon carbide substrates and support portions bonded to each of them.
  • the support portion may have a high crystal defect density, so that a large-size support portion can be prepared relatively easily.
  • substrate can be enlarged as needed by increasing the number of the silicon carbide board
  • each silicon carbide substrate is bonded to the support portion, but the silicon carbide substrates adjacent to each other are not bonded or the bonding is insufficient. There is. As a result, a gap may be formed between adjacent silicon carbide substrates.
  • CMP Chemical Mechanical Polishing
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a composite substrate that can prevent foreign matters from remaining in gaps between a plurality of silicon carbide substrates included in the composite substrate. It is.
  • the composite substrate of the present invention has a support portion, first and second silicon carbide substrates, and a closing portion.
  • the first silicon carbide substrate includes a first back surface joined to the support portion, a first surface facing the first back surface, and a first side surface connecting the first back surface and the first surface.
  • the second silicon carbide substrate connects the second back surface joined to the support portion, the second surface facing the second back surface, the second back surface and the second surface, and the first side surface And a second side surface forming a gap therebetween.
  • the closing part closes the gap.
  • a composite substrate having an area corresponding to the sum of the areas of the first and second silicon carbide substrates can be obtained.
  • the semiconductor device can be manufactured more efficiently as compared with the case where the semiconductor device is manufactured by using each of the first and second silicon carbide substrates separately.
  • the gap between the first and second silicon carbide substrates is closed by the closing portion.
  • first and second silicon carbide substrates are mentioned, but this is not intended to exclude a form in which another silicon carbide substrate is used.
  • each of the first and second silicon carbide substrates has a single crystal structure.
  • the first and second silicon carbide substrates it is possible to substantially increase the area of the silicon carbide substrate that is difficult to increase in size individually. Thereby, a semiconductor device having a single crystal structure can be manufactured efficiently.
  • the closing part is made of silicon carbide.
  • the blocking portion can be used as a portion made of silicon carbide of the semiconductor device.
  • the closed portion is epitaxially grown on the first and second silicon carbide substrates.
  • the crystal structure of the closed portion can be optimized to be suitable for the semiconductor device.
  • the support is made from silicon carbide.
  • the physical properties of each of the first and second silicon carbide substrates and the support portion can be made closer.
  • the micropipe density of the support portion is higher than the micropipe density of each of the first and second silicon carbide substrates.
  • the gap has a width of 100 ⁇ m or less.
  • a clearance gap can be more reliably obstruct
  • the closed portion has a thickness of 1/100 or more of the width of the gap.
  • a clearance gap can be more reliably obstruct
  • the closing portion includes a first portion located on the first and second silicon carbide substrates and a second portion located on the first portion.
  • the impurity concentration of the second portion is lower than the impurity concentration of the first portion. Accordingly, the second portion can be used as a layer having a lower impurity concentration in the semiconductor device.
  • the off angle of the first surface with respect to the ⁇ 0001 ⁇ plane of the first silicon carbide substrate is not less than 50 ° and not more than 65 °, and the second surface with respect to the ⁇ 0001 ⁇ plane of the second silicon carbide substrate.
  • the off angle is not less than 50 ° and not more than 65 °. More preferably, the angle between the off orientation of the first surface and the ⁇ 1-100> direction of the first silicon carbide substrate is 5 ° or less, and the off orientation of the second surface and the second silicon carbide The angle formed with the ⁇ 1-100> direction of the substrate is 5 ° or less.
  • the off angle of the first surface relative to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the first silicon carbide substrate is ⁇ 3 ° to 5 °
  • the off angle of the second surface with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction is not less than ⁇ 3 ° and not more than 5 °.
  • FIG. 2 is a schematic sectional view taken along line II-II in FIG.
  • FIG. 3 is a partially enlarged view of FIG. 2.
  • FIG. 6 is a schematic sectional view taken along line VI-VI in FIG. 1. It is a fragmentary sectional view which shows schematically the 2nd process of the manufacturing method of the composite substrate in Embodiment 1 of this invention.
  • Silicon carbide substrate group 10 includes silicon carbide substrates 11 and 12 (first and second silicon carbide substrates). In the following, in order to simplify the description, only silicon carbide substrates 11 and 12 in silicon carbide substrate group 10 may be referred to.
  • Each of silicon carbide substrate group 10 has a front surface and a back surface that face each other, and a side surface that connects the front surface and the back surface.
  • the silicon carbide substrate 11 includes a back surface B1 (first back surface) joined to the support portion 30, a surface T1 (first surface) facing the back surface B1, and a side surface S1 (the first surface) connecting the back surface B1 and the surface T1 ( First side).
  • the silicon carbide substrate 12 includes a back surface B2 (second back surface) bonded to the support portion 30, a surface T2 (second surface) facing the back surface B2, and a side surface S2 (second surface) connecting the back surface B2 and the surface T2. Side).
  • the silicon carbide substrate groups 10 are fixed to each other by bonding the back surfaces of the silicon carbide substrate groups 10 to the support portion 30.
  • Each surface (surfaces T1 and T2, etc.) of silicon carbide substrate group 10 is arranged on the same plane, and composite substrate 81 has a larger surface than each of silicon carbide substrate group 10. Therefore, the semiconductor device can be manufactured more efficiently when composite substrate 81 is used than when each of silicon carbide substrate group 10 is used alone.
  • each of silicon carbide substrate group 10 is a single crystal substrate, whereby a semiconductor device having single crystal silicon carbide can be efficiently manufactured.
  • each of silicon carbide substrate group 10 may not necessarily be a single crystal substrate.
  • gap GP is formed between the side surfaces of the silicon carbide substrates adjacent to each other in the silicon carbide substrate group 10.
  • gap GP is formed between side surface S1 of silicon carbide substrate 11 and side surface S2 of silicon carbide substrate 12.
  • the gap GP includes a portion having a width LG of 100 ⁇ m or less, more preferably the gap GP has an average width of 100 ⁇ m or less, and more preferably the entire gap GP has a width of 100 ⁇ m or less.
  • the closing portion 21 is provided on the silicon carbide substrates 11 and 12. Specifically, as shown in FIG. 3, the blocking portion 21 is provided on the surface T1, the surface T2, the end portion of the side surface S1 on the surface T1 side, and the end portion of the side surface S2 on the surface T2 side. ing.
  • the closing part 21 closes the gap GP. That is, the blocking part 21 isolates the cavity from the outside while leaving a cavity between the supporting part 30 and the support part 30.
  • closing portion 21 is made of silicon carbide.
  • at least a part of blocking portion 21 is epitaxially grown on silicon carbide substrates 11 and 12.
  • the thickness LB of the blocking portion 21 on the surfaces T1 and T2 is preferably 1/100 or more of the minimum value of the width LG of the gap GP, more preferably 1/100 or more of the average value of the width LG, More preferably, it is 1/100 or more of the maximum value of the width LG.
  • Support portion 30 is preferably made of silicon carbide, and more preferably, the micropipe density of support portion 30 is higher than the micropipe density of each of silicon carbide substrate group 10.
  • the portion of support portion 30 located on the back surface of silicon carbide substrate group 10 is epitaxially grown on this back surface, and more preferably, the entire support portion 30 is epitaxially grown on silicon carbide substrate group 10. ing.
  • each of the silicon carbide substrate group 10 has a square planar shape of 20 ⁇ 20 mm and a thickness of 400 ⁇ m, and the support portion 30 has a thickness of 400 ⁇ m.
  • step S51 a step of bonding silicon carbide substrate group 10 (step S51) is performed. The details will be described below.
  • support portion 30 ⁇ / b> M made of silicon carbide and silicon carbide substrate group 10 are prepared.
  • the crystal structure of the support portion 30M is not particularly limited.
  • the back surface of each of silicon carbide substrate group 10 may be a surface formed by slicing, that is, a surface formed by slicing and not polished thereafter (so-called as-sliced surface). Appropriate undulations can be provided.
  • silicon carbide substrate group 10 and support portion 30M are opposed to each other so that the back surface of each of silicon carbide substrate group 10 and the surface of support portion 30M face each other.
  • silicon carbide substrate group 10 may be placed on support portion 30M, or support portion 30M may be placed on silicon carbide substrate group 10.
  • the atmosphere is an atmosphere obtained by reducing the atmospheric pressure.
  • the pressure of the atmosphere is preferably higher than 10 ⁇ 1 Pa and lower than 10 4 Pa.
  • the above atmosphere may be an inert gas atmosphere.
  • the inert gas for example, a rare gas such as He or Ar, a nitrogen gas, or a mixed gas of a rare gas and a nitrogen gas can be used.
  • the atmospheric pressure is preferably 50 kPa or less, more preferably 10 kPa or less.
  • each of silicon carbide substrates 11 and 12 and support portion 30M are merely stacked on each other and are not yet joined to each other. Between each of the back surfaces B1 and B2 and the support portion 30M, a microscopic gap GQ is provided due to the presence of minute undulations on the back surfaces B1 and B2 or due to minute undulations on the surface of the support portion 30M. Yes.
  • silicon carbide substrate group 10 including silicon carbide substrates 11 and 12 and support portion 30M are heated.
  • This heating is performed such that the temperature of support portion 30M reaches a temperature at which silicon carbide can sublime, for example, a temperature of 1800 ° C. or higher and 2500 ° C. or lower, more preferably a temperature of 2000 ° C. or higher and 2300 ° C. or lower.
  • the heating time is, for example, 1 to 24 hours.
  • said heating is performed so that each temperature of the silicon carbide substrate group 10 may become lower than the temperature of the support part 30M. That is, a temperature gradient is formed such that the temperature decreases from bottom to top in FIG.
  • This temperature gradient is preferably 1 ° C./cm or more and 200 ° C./cm or less, more preferably 10 ° C./cm or more and 50 ° C./cm between each of silicon carbide substrates 11 and 12 and support portion 30M. It is as follows. When a temperature gradient is provided in the thickness direction (vertical direction in FIG. 7) in this way, compared to the temperature on each side (upper side in FIG. 7) of silicon carbide substrates 11 and 12 in the boundary surrounding gap GQ. The temperature on the support portion 30M side (the lower side in FIG. 7) becomes higher. As a result, silicon carbide sublimation into gap GQ is more likely to occur from support portion 30M than from silicon carbide substrates 11 and 12.
  • the recrystallization reaction of the sublimation gas in the gap GQ is more likely to occur on the silicon carbide substrates 11 and 12, that is, on the back surfaces B1 and B2, as compared with the support portion 30M.
  • mass transfer of silicon carbide occurs by sublimation and recrystallization as indicated by an arrow AM in the figure in the gap GQ.
  • the gap GQ is decomposed into a large number of voids VD, and the voids VD move as indicated by arrows AV pointing in the opposite direction to the arrow AM.
  • support portion 30M is regrown on silicon carbide substrates 11 and 12 with this mass transfer. That is, the support portion 30M is re-formed by sublimation and recrystallization. This reforming gradually proceeds from a region close to the rear surfaces B1 and B2. That is, a portion of support portion 30 located on the back surface of silicon carbide substrate group 10 is epitaxially grown on this back surface. Preferably, the entire support portion 30M is reformed.
  • support portion 30 ⁇ / b> M is changed to support portion 30 including a portion having a crystal structure corresponding to the crystal structure of silicon carbide substrates 11 and 12 by the above reformation.
  • the space corresponding to the gap GQ becomes the void VD in the support portion 30
  • most of the space goes out of the support portion 30 (downward in FIG. 7).
  • bonded substrate 80 having silicon carbide substrate group 10 in which the respective back surfaces are bonded to support portion 30 is obtained.
  • Arrangement of support portion 30 and silicon carbide substrate group 10 in bonded substrate 80 is similar to that of composite substrate 81 (FIGS. 1 to 3).
  • a filling portion 40 that fills the gap GP is formed.
  • the material of the filling part 40 may be silicon (Si).
  • the filling portion 40 can be formed by, for example, sputtering, vapor deposition, CVD, or solution pouring.
  • the material of a filling part may be a metal, for example, aluminum (Al), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), iron (Fe), cobalt (Co), Nickel (Ni), copper (Cu), zinc (Zn), yttrium (Y), zirconium (Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), rhodium (Rh), palladium (Pd),
  • a metal containing at least one of tin (Sn), tungsten (W), rhenium (Re), platinum (Pt), and gold (Au) can be used.
  • the filling portion 40 can be formed by, for example, sputtering, vapor deposition, or solution pouring.
  • the material of the filling portion 40 may be a resin, and for example, a resin including at least one of an acrylic resin, a urethane resin, polypropylene, polystyrene, and polyvinyl chloride can be used.
  • the filling portion 40 can be formed by pouring, for example.
  • the surfaces F1 and F2 are polished by CMP. Specifically, the surfaces F1 and F2 are rubbed by the polishing cloth 42 supplied with the polishing slurry 41 for CMP.
  • surfaces F1 and F2 are changed to flattened surfaces T1 and T2, respectively.
  • the bonding substrate 80 is transferred into the chamber 90.
  • the filling portion 40 is removed by a dry process in the chamber 90.
  • This dry process is a process that is not a wet process, and is specifically dry etching. This dry process may also serve as cleaning of the surfaces T1 and T2.
  • blocking portion 21 that closes the gap GP is formed.
  • blocking portion 21 is formed by epitaxially growing blocking portion 21 on the surface of silicon carbide substrate group 10.
  • This epitaxial growth includes lateral growth in addition to growth perpendicular to the surfaces T1 and T2, ie, vertical growth in FIG. Due to this lateral growth, blockage by the blockage 21 occurs.
  • the starting point of the epitaxial growth includes an end portion on the surface T1 side of the side surface S1 and an end portion on the surface T2 side of the side surface S2 in addition to the surfaces T1 and T2.
  • the heating temperature necessary for epitaxial growth is, for example, 1550 ° C.
  • the formation is continuously performed in the chamber 90 with respect to the above-described removal process of the filling portion 40.
  • continuous means that the bonding substrate 80 is not taken out of the chamber 90 during the process, and it does not matter whether a time interval is provided between the processes.
  • the composite substrate 81 (FIG. 2) is obtained.
  • occlusion part 21 may be added when the flatness of the surface of the obstruction
  • a flat surface 21 ⁇ / b> P (FIG. 2) is provided on the closing portion 21.
  • a dry process in the chamber 90 is used as a method for removing the filling portion 40 (FIG. 10), but a wet process in an etching bath may be used instead. It is desirable that the etching solution used in the wet process is one that can easily dissolve the filling portion 40 and hardly dissolve silicon carbide.
  • the material of the filling part 40 is silicon
  • hydrofluoric acid can be used as an etching solution.
  • any one of hydrochloric acid, sulfuric acid, and aqua regia can be used as an etchant depending on the type.
  • the material of the filling part 40 is resin, a solvent, especially an organic solvent can be used.
  • composite substrate 81 (FIGS. 1 to 3) of the present embodiment, composite substrate 81 having an area corresponding to the sum of the areas of silicon carbide substrates 11 and 12 can be obtained. Thereby, using each of silicon carbide substrates 11 and 12 separately makes it possible to manufacture the semiconductor device more efficiently than when manufacturing the semiconductor device.
  • the gap GP between the silicon carbide substrates 11 and 12 is closed by the closing portion 21.
  • each of silicon carbide substrates 11 and 12 has a single crystal structure.
  • silicon carbide substrates 11 and 12 it is possible to substantially increase the area of the silicon carbide substrate that is difficult to increase in area individually. Thereby, a semiconductor device having single crystal silicon carbide can be efficiently manufactured.
  • the closing portion 21 is made of silicon carbide.
  • the closure part 21 can be used as a part which consists of silicon carbide of a semiconductor device.
  • closed portion 21 is epitaxially grown on silicon carbide substrates 11 and 12.
  • the crystal structure of the blocking portion 21 can be optimized to be suitable for the semiconductor device.
  • support 30 is made of silicon carbide. Thereby, various physical properties of each of silicon carbide substrates 11 and 12 and support portion 30 can be made closer. Support portion 30 can be used as a portion made of silicon carbide of a semiconductor device.
  • the micropipe density of support portion 30 is higher than the micropipe density of each of silicon carbide substrates 11 and 12.
  • the composite substrate 81 can be manufactured more easily.
  • the gap GP has a width LG (FIG. 3) of 100 ⁇ m or less.
  • the gap GP can be more reliably closed by the closing portion 21.
  • the blocking portion 21 has a thickness LB (FIG. 3) that is 1/100 or more of the width of the gap GP.
  • the gap GP can be more reliably closed by the closing portion 21.
  • the impurity concentration of support portion 30 is set higher than the impurity concentration of each of silicon carbide substrate group 10. That is, the impurity concentration of support portion 30 is relatively high, and the impurity concentration of silicon carbide substrate group 10 is relatively low. Since the resistivity of the support part 30 can be reduced by the high impurity concentration of the support part 30, the support part 30 can be used as a part having a low resistivity in the semiconductor device. Further, since the impurity concentration of silicon carbide substrate group 10 is low, the crystal defects can be more easily reduced.
  • the impurity for example, nitrogen, phosphorus, boron, or aluminum can be used.
  • gap GP between silicon carbide substrates 11 and 12 is closed by closing portion 21 (FIG. 13).
  • the gap GP between the silicon carbide substrates 11 and 12 is filled with the filling portion 40. Thereby, it is possible to prevent foreign matters such as abrasives from remaining in the gap GP after polishing. Further, it is possible to prevent the edges of silicon carbide substrates 11 and 12 from being chipped during polishing.
  • the filling portion 40 has already been removed. Thereby, it can be avoided that the presence of the filling part 40 adversely affects the process in the formation of the blocking part 21 or the subsequent processes. Specifically, when silicon carbide is epitaxially grown in the manufacture of a semiconductor device using the composite substrate 81, since a high temperature of about 1550 ° C. to 1600 ° C. is generally used, the filling portion 40 having low heat resistance exists. If this is the case, it is likely to be a factor of process variation. For example, when the filling portion 40 is made of silicon, the composition of the peripheral portion can be affected by the generation of the silicon solution.
  • the step (FIG. 13) of forming closed portion 21 is performed by epitaxially growing closed portion 21 on silicon carbide substrates 11 and 12.
  • the crystal structure of the blocking portion 21 can be optimized to be suitable for the semiconductor device.
  • the step of removing the filling portion 40 is performed by a dry process.
  • the process of removing the filling part 40 is performed by a wet process, it can avoid that a foreign material remains in the clearance gap GP from which the filling part 40 was removed. Specifically, it is possible to avoid the remaining etching solution in the wet process.
  • the step of forming the filling portion 40 is performed using at least one of metal, resin, and silicon. Thereby, the process of removing the filling part 40 can be performed easily.
  • the step of removing the filling portion 40 and the step of forming the closing portion 21 are performed continuously in the chamber 90. Thereby, contamination of silicon carbide substrates 11 and 12 between both processes can be prevented.
  • silicon carbide substrate group 10 including silicon carbide substrates 11 and 12 will be described below.
  • the silicon carbide crystal structure of each silicon carbide substrate of the silicon carbide substrate group 10 is preferably a hexagonal system, and more preferably a 4H type or a 6H type.
  • the off angle of the surface (surface F1 etc.) with respect to the (000-1) plane of the silicon carbide substrate is 50 ° or more and 65 ° or less. More preferably, the angle formed between the off orientation of the surface and the ⁇ 1-100> direction of the silicon carbide substrate is 5 ° or less. More preferably, the off angle of the surface with respect to the (0-33-8) plane in the ⁇ 1-100> direction of the silicon carbide substrate is ⁇ 3 ° to 5 °.
  • the “off-angle of the surface with respect to the (0-33-8) plane in the ⁇ 1-100> direction” means the normal projection of the normal of the surface onto the projecting plane extending in the ⁇ 1-100> direction and the ⁇ 0001> direction.
  • an off orientation in which an angle formed with the ⁇ 11-20> direction of the silicon carbide substrate 11 is 5 ° or less can be used.
  • each of the silicon carbide substrate groups 10 is prepared by cutting a SiC ingot grown on the (0001) plane in the hexagonal system along the (0-33-8) plane.
  • the (0-33-8) plane side is used as the front surface
  • the (03-38) plane side is used as the back surface.
  • the normal direction of each of the side surfaces (FIG. 3: side surfaces S1 and S2, etc.) of silicon carbide substrate group 10 is either ⁇ 8-803> or ⁇ 11-20>.
  • the growth rate in the in-plane direction (lateral direction in FIG. 13) of the blocking portion 21 can be increased, so that the blocking portion 21 is blocked more quickly.
  • the normal direction of each surface of the silicon carbide substrate group 10 is ⁇ 0001>.
  • the normal direction of each of the side surfaces (FIG. 3: side surfaces S1 and S2, etc.) of silicon carbide substrate group 10 is either ⁇ 1-100> or ⁇ 11-20>.
  • formation of the filling part 40 in this Embodiment may be abbreviate
  • blocking portion 21V of composite substrate 81V of the present embodiment includes first portion 21a located on silicon carbide substrates 11 and 12, and second portion located on first portion 21a. Part 21b.
  • the impurity concentration of the second portion 21b is lower than the impurity concentration of the first portion 21a. Accordingly, the second portion 21b can be used as a breakdown voltage holding layer having a particularly low impurity concentration in the semiconductor device.
  • a semiconductor device 100 is a vertical DiMOSFET (Double Implanted Metal Oxide Field Effect Transistor), which includes a support portion 30, a silicon carbide substrate 11, and a blocking portion 21 (buffer layer). , Withstand voltage holding layer 22, p region 123, n + region 124, p + region 125, oxide film 126, source electrode 111, upper source electrode 127, gate electrode 110, and drain electrode 112.
  • the planar shape of semiconductor device 100 (the shape seen from above in FIG. 15) is, for example, a rectangle or a square having sides with a length of 2 mm or more.
  • the drain electrode 112 is provided on the support portion 30, and the buffer layer 21 is provided on the silicon carbide substrate 11. With this arrangement, the region in which the carrier flow is controlled by gate electrode 110 is arranged on silicon carbide substrate 11 instead of support portion 30.
  • Support portion 30, silicon carbide substrate 11, and buffer layer 21 have n-type conductivity.
  • the concentration of the n-type conductive impurity in the buffer layer 21 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the buffer layer 21 has a thickness of 0.5 ⁇ m, for example.
  • the breakdown voltage holding layer 22 is formed on the buffer layer 21 and is made of SiC of n-type conductivity.
  • the thickness of the breakdown voltage holding layer 22 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • a plurality of p regions 123 having a p-type conductivity are formed on the surface of the breakdown voltage holding layer 22 at intervals.
  • An n + region 124 is formed in the surface layer of the p region 123 inside the p region 123.
  • a p + region 125 is formed at a position adjacent to the n + region 124.
  • An oxide film 126 is formed on the breakdown voltage holding layer 22 exposed between the plurality of p regions 123.
  • the oxide film 126 includes the breakdown voltage holding layer 22 exposed between the p region 123 and the two p regions 123 from the top of the n + region 124 in the one p region 123, the other p region 123, and the other one.
  • the p region 123 extends to the n + region 124.
  • a gate electrode 110 is formed on the oxide film 126.
  • a source electrode 111 is formed on the n + region 124 and the p + region 125.
  • An upper source electrode 127 is formed on the source electrode
  • the maximum value of the nitrogen atom concentration in the region within 10 nm from the interface between the oxide film 126 and the n + region 124, p + region 125, p region 123 and the breakdown voltage holding layer 22 as the semiconductor layer is 1 ⁇ 10 21 cm ⁇ 3. That's it.
  • the mobility of the channel region under the oxide film 126 (part of the p region 123 that is in contact with the oxide film 126 and between the n + region 124 and the breakdown voltage holding layer 22) can be improved. .
  • a method for manufacturing the semiconductor device 100 will be described.
  • a composite substrate 81 (FIGS. 1 and 2) is prepared (FIG. 16: step S110).
  • the surface of the blocking portion 21 (buffer layer) is polished.
  • Buffer layer 21 is made of silicon carbide of n-type conductivity, and is an epitaxial layer having a thickness of 0.5 ⁇ m, for example.
  • the concentration of the conductive impurity in the buffer layer 21 is set to 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • the breakdown voltage holding layer 22 is formed on the buffer layer 21 (FIG. 16: step S120). Specifically, a layer made of silicon carbide of n-type conductivity is formed by an epitaxial growth method. The thickness of the breakdown voltage holding layer 22 is set to 10 ⁇ m, for example. The concentration of the n-type conductive impurity in the breakdown voltage holding layer 22 is, for example, 5 ⁇ 10 15 cm ⁇ 3 .
  • the p region 123, the n + region 124, and the p + region 125 are formed as follows by the implantation step (FIG. 16: step S130).
  • p-type conductive impurities are selectively implanted into a part of the breakdown voltage holding layer 22 to form the p region 123.
  • n + region 124 is formed by selectively injecting n-type conductive impurities into a predetermined region, and p + by selectively injecting p-type conductive impurities into the predetermined region.
  • Region 125 is formed.
  • the impurity is selectively implanted using a mask made of an oxide film, for example.
  • an activation annealing process is performed.
  • annealing is performed in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes.
  • a gate insulating film forming step (FIG. 16: Step S140) is performed. Specifically, an oxide film 126 is formed to cover the breakdown voltage holding layer 22, the p region 123, the n + region 124, and the p + region 125. This formation may be performed by dry oxidation (thermal oxidation).
  • the dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • a nitriding process (FIG. 16: step S150) is performed. Specifically, an annealing process is performed in a nitrogen monoxide (NO) atmosphere.
  • the heating temperature is 1100 ° C. and the heating time is 120 minutes.
  • nitrogen atoms are introduced in the vicinity of the interface between oxide film 126 and each of breakdown voltage holding layer 22, p region 123, n + region 124, and p + region 125.
  • an annealing process using an argon (Ar) gas that is an inert gas may be further performed.
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 and the drain electrode 112 are formed as follows.
  • a resist film having a pattern is formed on the oxide film 126 by using a photolithography method.
  • this resist film as a mask, portions of oxide film 126 located on n + region 124 and p + region 125 are removed by etching. As a result, an opening is formed in the oxide film 126.
  • a conductor film is formed in contact with each of n + region 124 and p + region 125 in this opening.
  • the conductor film may be a metal film, and is made of nickel (Ni), for example. As a result of this lift-off, the source electrode 111 is formed.
  • the heat processing for alloying is performed here.
  • heat treatment is performed for 2 minutes at a heating temperature of 950 ° C. in an atmosphere of argon (Ar) gas that is an inert gas.
  • upper source electrode 127 is formed on source electrode 111.
  • a gate electrode 110 is formed on the oxide film 126.
  • the drain electrode 112 is formed on the back surface of the composite substrate 81.
  • step S170 a dicing process
  • a composite substrate 81V (FIG. 14) can be used instead of the composite substrate 81 (FIGS. 1 and 2).
  • the buffer layer 21 of the semiconductor device 100 can be formed by the first portion 21a, and the breakdown voltage holding layer 22 can be formed by using the second portion 21b.
  • a configuration in which the conductivity type is switched with respect to the above-described configuration that is, a configuration in which the p-type and the n-type are switched.
  • a vertical DiMOSFET is illustrated, other semiconductor devices may be manufactured using the composite substrate of the present invention.
  • a RESURF-JFET Reduce Surface Field Junction Effect Transistor
  • a Schottky diode is manufactured. Also good.
  • silicon carbide substrate group 11 silicon carbide substrate (first silicon carbide substrate), 12 silicon carbide substrate (second silicon carbide substrate), 21 and 21 V occlusion (buffer layer), 21a first portion, 21b first 2 part, 22 pressure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

　第１の炭化珪素基板（１１）は、支持部（３０）に接合された第１の裏面（Ｂ１）と、第１の裏面（Ｂ１）に対向する第１の表面（Ｔ１）と、第１の裏面（Ｂ１）および第１の表面（Ｔ１）をつなぐ第１の側面（Ｓ１）とを有する。第２の炭化珪素基板（１２）は、支持部（３０）に接合された第２の裏面（Ｂ２）と、第２の裏面（Ｂ２）に対向する第２の表面（Ｔ２）と、第２の裏面（Ｂ２）および第２の表面（Ｔ２）をつなぎ、第１の側面（Ｓ１）との間に隙間（ＧＰ）を形成する第２の側面（Ｓ２）とを有する。閉塞部（２１）は隙間（ＧＰ）を閉塞している。これにより、複合基板が有する複数の炭化珪素基板の間の隙間への異物の残留を防ぐことができる。

Description

炭化珪素基板を有する複合基板
　本発明は複合基板に関し、特に複数の炭化珪素基板を有する複合基板に関するものである。
　近年、半導体装置の製造に用いられる半導体基板として化合物半導体の採用が進められつつある。たとえば炭化珪素は、より一般的に用いられているシリコンに比べて大きなバンドギャップを有する。そのため炭化珪素基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。
　半導体装置を効率的に製造するためには、ある程度以上の基板の大きさが求められる。米国特許第７３１４５２０号明細書（特許文献１）によれば、７６ｍｍ（３インチ）以上の炭化珪素基板を製造することができるとされている。
米国特許第７３１４５２０号明細書
　炭化珪素基板の大きさは工業的には１００ｍｍ（４インチ）程度にとどまっており、このため大型の基板を用いて半導体装置を効率よく製造することができないという問題がある。特に六方晶系の炭化珪素において、（０００１）面以外の面の特性が利用される場合、上記の問題が特に深刻となる。このことについて、以下に説明する。
　欠陥の少ない炭化珪素基板は、通常、積層欠陥の生じにくい（０００１）面成長で得られた炭化珪素インゴットから切り出されることで製造される。このため（０００１）面以外の面方位を有する炭化珪素基板は、成長面に対して非平行に切り出されることになる。このため基板の大きさを十分確保することが困難であったり、インゴットの多くの部分が有効に利用できなかったりする。このため、炭化珪素の（０００１）面以外の面を利用した半導体装置は、効率よく製造することが特に困難である。
　上記のように困難をともなう炭化珪素基板の大型化に代わって、複数の炭化珪素基板と、その各々に接合された支持部とを有する複合基板を用いることが考えられる。支持部は、結晶欠陥密度が高くても差し支えないことが多く、よって大型のものを比較的容易に準備することができる。そして支持部に接合される炭化珪素基板の数を増やすことで、必要に応じて複合基板を大きくすることができる。
　上記の複合基板において、炭化珪素基板の各々と支持部との間は接合されているものの、互いに隣り合う炭化珪素基板の間は、接合されていないか、または接合が不十分となっている場合がある。この結果、互いに隣り合う炭化珪素基板の間に隙間が形成される場合がある。このような隙間を有する複合基板を用いて半導体装置を製造すると、製造工程中にこの隙間の間に異物が残留しやすい。特に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）の研磨剤の残留が生じやすい。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複合基板が有する複数の炭化珪素基板の間の隙間への異物の残留を防ぐことができる複合基板を提供することである。
　本発明の複合基板は、支持部と、第１および第２の炭化珪素基板と、閉塞部とを有する。第１の炭化珪素基板は、支持部に接合された第１の裏面と、第１の裏面に対向する第１の表面と、第１の裏面および第１の表面をつなぐ第１の側面とを有する。第２の炭化珪素基板は、支持部に接合された第２の裏面と、第２の裏面に対向する第２の表面と、第２の裏面および第２の表面をつなぎ、第１の側面との間に隙間を形成する第２の側面とを有する。閉塞部は隙間を閉塞している。
　この複合基板によれば、第１および第２の炭化珪素基板の各々の面積の和に対応する面積を有する複合基板を得ることができる。これにより、第１および第２の炭化珪素基板の各々を別個に用いることで半導体装置を製造する場合に比して、より効率的に半導体装置を製造することができる。
　またこの複合基板によれば、第１および第２の炭化珪素基板の間の隙間が閉塞部によって閉塞されている。これにより、複合基板を用いた半導体装置の製造工程において、この隙間に異物が溜まることを防止することができる。
　なお上記において第１および第２の炭化珪素基板に言及しているが、このことはさらに他の炭化珪素基板が用いられる形態を除外することを意図したものではない。
　好ましくは第１および第２の炭化珪素基板の各々は単結晶構造を有する。第１および第２の炭化珪素基板を組み合わせることによって、個別では大面積化の困難な炭化珪素基板の面積を実質的に大きくすることができる。これにより、単結晶構造を有する半導体装置を効率的に製造することができる。
　好ましくは閉塞部は炭化珪素から作られている。これにより閉塞部を、半導体装置の炭化珪素からなる部分として用いることができる。
　好ましくは閉塞部の少なくとも一部は第１および第２の炭化珪素基板上にエピタキシャルに成長している。これにより閉塞部の結晶構造を、半導体装置に適したものに最適化することができる。
　好ましくは支持部は炭化珪素から作られている。これにより第１および第２の炭化珪素基板の各々と支持部との物性を近づけることができる。
　好ましくは支持部のマイクロパイプ密度は第１および第２の炭化珪素基板の各々のマイクロパイプ密度よりも高い。これにより、よりマイクロパイプ欠陥の多い支持部を用いることができるので、複合基板をより容易に製造することができる。
　好ましくは隙間は１００μｍ以下の幅を有する。これにより、隙間を閉塞部によってより確実に閉塞することができる。
　好ましくは閉塞部は隙間の幅の１／１００以上の厚さを有する。これにより、隙間を閉塞部によってより確実に閉塞することができる。
　好ましくは、閉塞部は、第１および第２の炭化珪素基板上に位置する第１の部分と、第１の部分の上に位置する第２の部分とを含む。第２の部分の不純物濃度は第１の部分の不純物濃度よりも低い。これにより半導体装置において第２の部分を不純物濃度のより低い層として用いることができる。
　好ましくは、第１の炭化珪素基板の{０００１}面に対する第１の表面のオフ角は５０°以上６５°以下であり、かつ第２の炭化珪素基板の{０００１}面に対する第２の表面のオフ角は５０°以上６５°以下である。より好ましくは、第１の表面のオフ方位と第１の炭化珪素基板の＜１－１００＞方向とのなす角は５°以下であり、かつ第２の表面のオフ方位と第２の炭化珪素基板の＜１－１００＞方向とのなす角は５°以下である。さらに好ましくは、第１の炭化珪素基板の＜１－１００＞方向における{０３－３８}面に対する第１の表面のオフ角は－３°以上５°以下であり、第２の炭化珪素基板の＜１－１００＞方向における{０３－３８}面に対する第２の表面のオフ角は－３°以上５°以下である。これにより、第１および第２の表面におけるチャネル移動度を高めることができるので、複合基板を用いて製造される半導体装置の性能を高めることができる。
　以上の説明から明らかなように、本発明によれば、複合基板が有する炭化珪素基板の間の隙間に異物が溜まることを防止することができる。
本発明の実施の形態１における複合基板の構成を概略的に示す平面図である。 図１の線ＩＩ－ＩＩに沿う概略断面図である。 図２の一部拡大図である。 本発明の実施の形態１における複合基板の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における複合基板の製造方法の第１工程を概略的に示す平面図である。 図１の線ＶＩ－ＶＩに沿う概略断面図である。 本発明の実施の形態１における複合基板の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態１における複合基板の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における複合基板の製造方法の第４工程を概略的に示す断面図である。 本発明の実施の形態１における複合基板の製造方法の第５工程を概略的に示す断面図である。 本発明の実施の形態１における複合基板の製造方法の第６工程を概略的に示す断面図である。 本発明の実施の形態１における複合基板の製造方法の第７工程を概略的に示す断面図である。 本発明の実施の形態１における複合基板の製造方法の第８工程を概略的に示す断面図である。 本発明の実施の形態２における複合基板の構成を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の概略的なフロー図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　（実施の形態１）
　図１～図３に示すように、本実施の形態の複合基板８１は、支持部３０と、炭化珪素基板群１０と、閉塞部２１とを有する。炭化珪素基板群１０は炭化珪素基板１１および１２（第１および第２の炭化珪素基板）を含む。なお以下において説明を簡略化するために炭化珪素基板群１０のうち炭化珪素基板１１および１２についてのみ言及する場合がある。
　炭化珪素基板群１０の各々は、互いに対向する表面および裏面と、この表面および裏面をつなぐ側面とを有する。たとえば、炭化珪素基板１１は、支持部３０に接合された裏面Ｂ１（第１の裏面）と、裏面Ｂ１に対向する表面Ｔ１（第１の表面）と、裏面Ｂ１および表面Ｔ１をつなぐ側面Ｓ１（第１の側面）とを有する。炭化珪素基板１２は、支持部３０に接合された裏面Ｂ２（第２の裏面）と、裏面Ｂ２に対向する表面Ｔ２（第２の表面）と、裏面Ｂ２および表面Ｔ２をつなぐ側面Ｓ２（第２の側面）とを有する。
　炭化珪素基板群１０の各々の裏面が支持部３０に接合されていることにより炭化珪素基板群１０は互いに固定されている。炭化珪素基板群１０の各々の表面（表面Ｔ１およびＴ２など）は同一平面上に配置されており、複合基板８１は炭化珪素基板群１０の各々に比して大きな表面を有する。よって炭化珪素基板群１０の各々を単独で用いる場合に比して複合基板８１を用いる場合の方が半導体装置をより効率的に製造することができる。また本実施の形態においては炭化珪素基板群１０の各々は単結晶基板であり、これにより単結晶炭化珪素を有する半導体装置を効率的に製造することができる。ただし複合基板の用途によっては炭化珪素基板群１０の各々は必ずしも単結晶基板でなくてもよい。
　また炭化珪素基板群１０のうち互いに隣り合う炭化珪素基板の各々の側面の間には隙間ＧＰが形成されている。たとえば炭化珪素基板１１の側面Ｓ１と炭化珪素基板１２の側面Ｓ２との間に隙間ＧＰが形成されている。好ましくは隙間ＧＰは１００μｍ以下の幅ＬＧを有する部分を含み、より好ましくは隙間ＧＰは平均１００μｍ以下の幅を有し、さらに好ましくは隙間ＧＰ全体が１００μｍ以下の幅を有する。
　閉塞部２１は炭化珪素基板１１および１２上に設けられている。具体的には閉塞部２１は、図３に示すように、表面Ｔ１と、表面Ｔ２と、側面Ｓ１の表面Ｔ１側の端部と、側面Ｓ２の表面Ｔ２側の端部との上に設けられている。また閉塞部２１は隙間ＧＰを閉塞している。すなわち閉塞部２１は、支持部３０との間に空洞を残しつつ、この空洞を外界から隔離している。好ましくは閉塞部２１は炭化珪素から作られている。また好ましくは閉塞部２１の少なくとも一部は炭化珪素基板１１および１２上にエピタキシャルに成長している。また表面Ｔ１およびＴ２上における閉塞部２１の厚さＬＢは、好ましくは隙間ＧＰの幅ＬＧの最小値の１／１００以上であり、より好ましくは幅ＬＧの平均値の１／１００以上であり、さらに好ましくは幅ＬＧの最大値の１／１００以上である。
　支持部３０は好ましくは炭化珪素から作られており、より好ましくは支持部３０のマイクロパイプ密度は炭化珪素基板群１０の各々のマイクロパイプ密度よりも高い。また好ましくは支持部３０のうち炭化珪素基板群１０の裏面上に位置する部分はこの裏面に対してエピタキシャル成長しており、より好ましくは支持部３０の全体が炭化珪素基板群１０に対してエピタキシャル成長している。
　寸法の一例を挙げると、炭化珪素基板群１０の各々は、２０×２０ｍｍの正方形の平面形状と４００μｍの厚さとを有し、支持部３０は４００μｍの厚さを有する。
　次に、複合基板８１の製造方法について説明する。
　図４に示すように、まず炭化珪素基板群１０を結合する工程（ステップＳ５１）が行われる。以下にその詳細について説明する。
　図５および図６に示すように、炭化珪素から作られた支持部３０Ｍと、炭化珪素基板群１０とが準備される。支持部３０Ｍの結晶構造は特に問わない。好ましくは炭化珪素基板群１０の各々の裏面は、スライスによって形成された面、すなわちスライスによって形成されその後に研磨されていない面（いわゆるアズスライス面）であってもよく、この場合、スライスによって裏面に適度な起伏が設けられ得る。
　次に炭化珪素基板群１０の各々の裏面と、支持部３０Ｍの表面とが互いに面するように、炭化珪素基板群１０と支持部３０Ｍとが互いに対向させられる。具体的には、支持部３０Ｍ上に炭化珪素基板群１０が載置されてもよく、あるいは炭化珪素基板群１０の上に支持部３０Ｍが載置されてもよい。
[規則91に基づく訂正 16.01.2012]　
　次に雰囲気が、大気雰囲気を減圧することにより得られた雰囲気とされる。雰囲気の圧力は、好ましくは、１０-1Ｐａよりも高く１０4Ｐａよりも低くされる。
　なお上記の雰囲気は不活性ガス雰囲気であってもよい。不活性ガスとしては、たとえば、Ｈｅ、Ａｒなどの希ガス、窒素ガス、または希ガスと窒素ガスとの混合ガスを用いることができる。また雰囲気圧力は、好ましくは５０ｋＰａ以下とされ、より好ましくは１０ｋＰａ以下とされる。
　図７に示すように、この時点では、炭化珪素基板１１および１２の各々と支持部３０Ｍとは互いに積み重なるように置かれているだけであって、まだ互いに接合はされていない。裏面Ｂ１およびＢ２の各々と支持部３０Ｍとの間には、裏面Ｂ１およびＢ２の微小な起伏の存在によって、あるいは支持部３０Ｍの表面の微少な起伏によって、ミクロ的には空隙ＧＱが設けられている。
　次に、炭化珪素基板１１および１２を含む炭化珪素基板群１０と、支持部３０Ｍとが加熱される。この加熱は、炭化珪素が昇華し得る温度、たとえば１８００℃以上２５００℃以下の温度、より好ましくは２０００℃以上２３００℃以下の温度に支持部３０Ｍの温度が達するように行われる。加熱時間は、たとえば１～２４時間とされる。また上記の加熱は、炭化珪素基板群１０の各々の温度が支持部３０Ｍの温度未満となるように行われる。すなわち、図７において下から上に向かって温度が低下するような温度勾配が形成される。この温度勾配は、炭化珪素基板１１および１２の各々と、支持部３０Ｍとの間において、好ましくは１℃／ｃｍ以上２００℃／ｃｍ以下であり、より好ましくは１０℃／ｃｍ以上５０℃／ｃｍ以下である。このように厚さ方向（図７における縦方向）に温度勾配が設けられると、空隙ＧＱを取り巻く境界のうち、炭化珪素基板１１および１２の各々側（図７における上側）の温度に比して、支持部３０Ｍ側（図７における下側）の温度が高くなる。この結果、空隙ＧＱ中への炭化珪素の昇華は炭化珪素基板１１および１２からに比して支持部３０Ｍから生じ易くなる。逆に空隙ＧＱ中の昇華ガスの再結晶反応は、支持部３０Ｍ上に比して、炭化珪素基板１１および１２上、すなわち裏面Ｂ１およびＢ２上に生じ易くなる。この結果、空隙ＧＱ中で、図中矢印ＡＭに示すように、昇華および再結晶による炭化珪素の物質移動が生じる。
　上述した矢印ＡＭに示す物質移動にともなって、空隙ＧＱは多数のボイドＶＤに分解され、ボイドＶＤは、矢印ＡＭと逆方向を向く矢印ＡＶに示すように移動していく。またこの物質移動にともなって支持部３０Ｍは炭化珪素基板１１および１２上に再成長していく。すなわち支持部３０Ｍは昇華および再結晶によって再形成されていく。この再形成は裏面Ｂ１およびＢ２に近い領域から徐々に進んでいく。つまり、支持部３０のうち炭化珪素基板群１０の裏面上に位置する部分が、この裏面に対してエピタキシャル成長していく。好ましくは支持部３０Ｍの全体が再形成される。
[規則91に基づく訂正 16.01.2012]　
　さらに図８を参照して、支持部３０Ｍは上記の再形成によって、炭化珪素基板１１および１２の結晶構造に対応した結晶構造を有する部分を含む支持部３０へと変化する。また空隙ＧＱに対応する空間は、支持部３０中のボイドＶＤとなった後、その多くが支持部３０の外へと（図７における下側へと）抜ける。この結果、支持部３０に各々の裏面が接合された炭化珪素基板群１０を有する接合基板８０が得られる。接合基板８０における支持部３０および炭化珪素基板群１０の配置は、複合基板８１（図１～図３）と同様である。
　図９に示すように、隙間ＧＰを充填する充填部４０が形成される。
　充填部４０の材料はシリコン（Ｓｉ）であってもよい。この場合、充填部４０の形成は、たとえば、スパッタ法、蒸着法、ＣＶＤ法、または溶液の流し込みによって行うことができる。
　あるいは充填部の材料は金属であってもよく、たとえば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、タングステン（Ｗ）、レニウム（Ｒｅ）、白金（Ｐｔ）、および金（Ａｕ）の少なくともいずれかを含む金属を用いることができる。なお複合基板８１によって製造される半導体装置の信頼性の観点では、上記金属のうち、アルミニウム、チタン、およびバナジウムの使用は避けた方が好ましい。この場合、充填部４０の形成は、たとえば、スパッタ法、蒸着法、または溶液の流し込みによって行うことができる。
　あるいは充填部４０の材料は樹脂であってもよく、たとえば、アクリル樹脂、ウレタン樹脂、ポリプロピレン、ポリスチレン、およびポリ塩化ビニルの少なくともいずれかを含む樹脂を用いることができる。この場合、充填部４０の形成は、たとえば流し込みによって行うことができる。
　図１０に示すように、表面Ｆ１およびＦ２がＣＭＰによって研磨される。具体的には、ＣＭＰ用の研磨剤４１が供給された研磨布４２によって表面Ｆ１およびＦ２が擦られる。
　さらに図１１を参照して、上記の研磨によって、表面Ｆ１およびＦ２のそれぞれは、より平坦化された表面Ｔ１およびＴ２へと変化する。次に接合基板８０がチャンバー９０内へと搬送される。
　さらに図１２を参照して、チャンバー９０内におけるドライプロセスによって充填部４０が除去される。このドライプロセスは、ウエットプロセスでないプロセスであり、具体的にはドライエッチングである。なおこのドライプロセスは表面Ｔ１およびＴ２のクリーニングを兼ねてもよい。
　図１３に示すように、隙間ＧＰを閉塞する閉塞部２１が形成される。好ましくは、閉塞部２１は、炭化珪素基板群１０の表面上に閉塞部２１をエピタキシャル成長させることによって形成される。このエピタキシャル成長は、表面Ｔ１およびＴ２に垂直な成長、すなわち図１３における縦方向の成長に加えて、横方向の成長も含む。この横方向の成長によって閉塞部２１による閉塞が生じる。閉塞をより確実に行うためには、エピタキシャル成長の起点が、表面Ｔ１およびＴ２に加えて、側面Ｓ１の表面Ｔ１側の端部と、側面Ｓ２の表面Ｔ２側の端部とを含むことが好ましい。エピタキシャル成長に必要な加熱温度は、たとえば、１５５０℃以上１６００℃以下である。また好ましくは、この形成は、チャンバー９０内において、上述した充填部４０の除去工程に対して連続的に行われる。ここで「連続的」とは、工程の間で接合基板８０がチャンバー９０外へと取り出されないことをいい、工程の間に時間的な間隔が設けられるか否かは問わない。
　以上により、複合基板８１（図２）が得られる。なお閉塞部２１の表面の平坦性が必要な場合は、閉塞部２１の表面を研磨する工程が加えられてもよい。これにより閉塞部２１に平坦な表面２１Ｐ（図２）が設けられる。
　なお上記の製造方法においては、充填部４０（図１０）の除去方法としてチャンバー９０内でのドライプロセスが用いられたが、代わりに、エッチング槽内でのウエットプロセスが用いられてもよい。ウエットプロセスに用いるエッチング液は、充填部４０を溶かしやすく、かつ炭化珪素を溶かしにくいものであることが望ましい。充填部４０の材料がシリコンの場合、エッチング液としてフッ硝酸を用いることができる。充填部４０の材料が金属である場合、その種類に応じて、エッチング液として、塩酸、硫酸、および王水のいずれかを用いることができる。充填部４０の材料が樹脂である場合、溶剤、特に有機溶剤を用いることができる。
　本実施の形態の複合基板８１（図１～図３）によれば、炭化珪素基板１１および１２の各々の面積の和に対応する面積を有する複合基板８１を得ることができる。これにより、炭化珪素基板１１および１２の各々を別個に用いることで半導体装置を製造する場合に比して、より効率的に半導体装置を製造することができる。
　またこの複合基板８１によれば、炭化珪素基板１１および１２の間の隙間ＧＰが閉塞部２１によって閉塞されている。これにより、複合基板８１を用いた半導体装置の製造工程において、この隙間ＧＰに異物が溜まることを防止することができる。
　好ましくは炭化珪素基板１１および１２の各々は単結晶構造を有する。炭化珪素基板１１および１２を組み合わせることによって、個別では大面積化の困難な炭化珪素基板の面積を実質的に大きくすることができる。これにより、単結晶炭化珪素を有する半導体装置を効率的に製造することができる。
　好ましくは閉塞部２１は炭化珪素から作られている。これにより閉塞部２１を、半導体装置の炭化珪素からなる部分として用いることができる。
　好ましくは閉塞部２１の少なくとも一部は炭化珪素基板１１および１２上にエピタキシャルに成長している。これにより閉塞部２１の結晶構造を、半導体装置に適したものに最適化することができる。
　好ましくは支持部３０は炭化珪素から作られている。これにより炭化珪素基板１１および１２の各々と支持部３０との諸物性を近づけることができる。また支持部３０を半導体装置の炭化珪素からなる部分として用いることができる。
　好ましくは支持部３０のマイクロパイプ密度は炭化珪素基板１１および１２の各々のマイクロパイプ密度よりも高い。これにより、よりマイクロパイプ欠陥の多い支持部３０を用いることができるので、複合基板８１をより容易に製造することができる。
　好ましくは隙間ＧＰは１００μｍ以下の幅ＬＧ（図３）を有する。これにより、隙間ＧＰを閉塞部２１によってより確実に閉塞することができる。
　好ましくは閉塞部２１は隙間ＧＰの幅の１／１００以上の厚さＬＢ（図３）を有する。これにより、隙間ＧＰを閉塞部２１によってより確実に閉塞することができる。
　好ましくは、支持部３０の不純物濃度は、炭化珪素基板群１０の各々の不純物濃度よりも高くされる。すなわち相対的に、支持部３０の不純物濃度は高く、また炭化珪素基板群１０の不純物濃度は低くされる。支持部３０の不純物濃度が高いことによって支持部３０の抵抗率を小さくすることができるので、支持部３０を半導体装置における抵抗率が小さい部分として用いることができる。また炭化珪素基板群１０の不純物濃度が低いことによって、その結晶欠陥をより容易に低減することができる。なお不純物としては、たとえば、窒素、リン、ボロン、またはアルミニウムを用いることができる。
　本実施の形態の複合基板８１の製造方法によれば、炭化珪素基板１１および１２の間の隙間ＧＰが閉塞部２１によって閉塞される（図１３）。これにより、複合基板８１を用いた半導体装置の製造工程において、この隙間ＧＰに異物が溜まることを防止することができる。また隙間ＧＰの存在がフォトリソグラフィ法におけるレジスト塗布の均一性に悪影響を及ぼすことを防止することができるので、フォトリソグラフィの精度を向上させることができる。
　また表面Ｆ１およびＦ２が研磨される際に（図１０）、炭化珪素基板１１および１２の間の隙間ＧＰが充填部４０によって充填されている。これにより、研磨後にこの隙間ＧＰに研磨剤などの異物が残留することを防止することができる。また研磨中に炭化珪素基板１１および１２のエッジが欠けることを防止することができる。
　また閉塞部２１（図１３）が形成される際に、充填部４０は既に除去されている。これにより、閉塞部２１の形成、またはそれ以降の工程において充填部４０の存在が工程に悪影響を与えることを避けることができる。具体的には、複合基板８１を用いた半導体装置の製造において炭化珪素がエピタキシャル成長させられる場合、一般に１５５０℃～１６００℃程度の高い温度が用いられるため、耐熱性の低い充填部４０が存在していると、工程変動の要因となりやすい。たとえば充填部４０がシリコンから作られている場合、シリコンの溶液が生成されることによって、その周辺部の組成に影響を及ぼし得る。
　好ましくは、閉塞部２１を形成する工程（図１３）は、炭化珪素基板１１および１２上に閉塞部２１をエピタキシャル成長させることによって行われる。これにより閉塞部２１の結晶構造を、半導体装置に適したものに最適化することができる。
　好ましくは、充填部４０を除去する工程（図１２）はドライプロセスによって行なわれる。これにより、充填部４０を除去する工程がウエットプロセスによって行われる場合に比して、充填部４０が除去された隙間ＧＰ内に異物が残留することを避けることができる。具体的にはウエットプロセスにおけるエッチング液の残留を避けることができる。
　好ましくは、充填部４０を形成する工程は、金属、樹脂、およびシリコンの少なくともいずれかを用いて行われる。これにより、充填部４０を除去する工程を容易に行うことができる。
　好ましくは、充填部４０を除去する工程および閉塞部２１を形成する工程はチャンバー９０内において連続的に行われる。これにより、両工程の間での炭化珪素基板１１および１２の汚染を防止することができる。
　次に炭化珪素基板１１および１２を含む炭化珪素基板群１０の特に好ましい形態について、以下に説明する。
　炭化珪素基板群１０の各炭化珪素基板の炭化珪素の結晶構造は六方晶系であることが好ましく、４Ｈ型または６Ｈ型であることがより好ましい。また好ましくは、炭化珪素基板の（０００－１）面に対する表面（表面Ｆ１など）のオフ角は５０°以上６５°以下である。より好ましくは、表面のオフ方位と炭化珪素基板の＜１－１００＞方向とのなす角は５°以下である。さらに好ましくは、炭化珪素基板の＜１－１００＞方向における（０－３３－８）面に対する表面のオフ角は－３°以上５°以下である。このような結晶構造が用いられることによって、複合基板８１を用いた半導体装置のチャネル移動度を高くすることができる。なお「＜１－１００＞方向における（０－３３－８）面に対する表面のオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る射影面への表面の法線の正射影と、（０－３３－８）面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また表面の好ましいオフ方位として、上記以外に、炭化珪素基板１１の＜１１－２０＞方向とのなす角が５°以下となるようなオフ方位を用いることもできる。
　具体例を挙げると、炭化珪素基板群１０の各々は、六方晶系における（０００１）面で成長したＳｉＣインゴットを（０－３３－８）面に沿って切断することによって準備される。（０－３３－８）面側が表面として用いられ、（０３－３８）面側が裏面として用いられる。これにより表面上におけるチャネル移動度を特に高めることができる。好ましくは、炭化珪素基板群１０の側面（図３：側面Ｓ１およびＳ２など）の各々の法線方向は、＜８－８０３＞および＜１１－２０＞のいずれかとされる。これにより閉塞部２１の面内方向（図１３における横方向）の成長速度を高めることができるので、閉塞部２１がより速やかに閉塞する。
　なお閉塞部２１の速やかな閉塞という観点では、炭化珪素基板群１０の各々の表面の法線方向が＜０００１＞とされることが好ましい。好ましくは、炭化珪素基板群１０の側面（図３：側面Ｓ１およびＳ２など）の各々の法線方向は、＜１－１００＞および＜１１－２０＞のいずれかとされる。これにより閉塞部２１の面内方向（図１３における横方向）の成長速度を高めることができるので、閉塞部２１がより速やかに閉塞する。
　なお本実施の形態における充填部４０の形成（図９）は省略されてもよく、その場合は研磨（図１０）後の洗浄をより十分に行なうことが好ましい。また接合基板８０（図８）の表面Ｆ１およびＦ２の平坦性が十分である場合は研磨（図１０）が省略されてもよく、その場合は充填部４０を形成する必要はない。
　（実施の形態２）
　図１４に示すように、本実施の形態の複合基板８１Ｖの閉塞部２１Ｖは、炭化珪素基板１１および１２上に位置する第１の部分２１ａと、第１の部分２１ａの上に位置する第２の部分２１ｂとを含む。第２の部分２１ｂの不純物濃度は第１の部分２１ａの不純物濃度よりも低い。これにより半導体装置において第２の部分２１ｂを、特に不純物濃度の低い耐圧保持層として用いることができる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（実施の形態３）
　本実施の形態においては、複合基板８１（図１および図２）を用いた半導体装置の製造について説明する。なお説明を簡単にするために複合基板８１が有する炭化珪素基板群１０のうち炭化珪素基板１１にのみ言及する場合があるが、他の炭化珪素基板もほぼ同様に扱われる。
　図１５を参照して、本実施の形態の半導体装置１００は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であって、支持部３０、炭化珪素基板１１、閉塞部２１（バッファ層）、耐圧保持層２２、ｐ領域１２３、ｎ+領域１２４、ｐ+領域１２５、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。半導体装置１００の平面形状（図１５の上方向から見た形状）は、たとえば、２ｍｍ以上の長さの辺からなる長方形または正方形である。
　ドレイン電極１１２は支持部３０上に設けられ、またバッファ層２１は炭化珪素基板１１上に設けられている。この配置により、ゲート電極１１０によってキャリアの流れが制御される領域は、支持部３０ではなく炭化珪素基板１１の上に配置されている。
　支持部３０、炭化珪素基板１１、およびバッファ層２１は、ｎ型の導電型を有する。バッファ層２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。またバッファ層２１の厚さは、たとえば０．５μｍである。
　耐圧保持層２２は、バッファ層２１上に形成されており、また導電型がｎ型のＳｉＣからなる。たとえば、耐圧保持層２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　この耐圧保持層２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ+領域１２４が形成されている。また、このｎ+領域１２４に隣接する位置には、ｐ+領域１２５が形成されている。複数のｐ領域１２３の間から露出する耐圧保持層２２上には酸化膜１２６が形成されている。具体的には、酸化膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。
　酸化膜１２６と、半導体層としてのｎ+領域１２４、ｐ+領域１２５、ｐ領域１２３および耐圧保持層２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０21ｃｍ-3以上となっている。これにより、特に酸化膜１２６下のチャネル領域（酸化膜１２６に接する部分であって、ｎ+領域１２４と耐圧保持層２２との間のｐ領域１２３の部分）の移動度を向上させることができる。
　次に半導体装置１００の製造方法について説明する。
　図１７に示すように、まず複合基板８１（図１および図２）が準備される（図１６：ステップＳ１１０）。好ましくは閉塞部２１（バッファ層）の表面は研磨されている。またバッファ層２１は、導電型がｎ型の炭化珪素からなり、たとえば厚さ０．５μｍのエピタキシャル層である。またバッファ層２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。
　次に、バッファ層２１上に耐圧保持層２２が形成される（図１６：ステップＳ１２０）。具体的には、導電型がｎ型の炭化珪素からなる層が、エピタキシャル成長法によって形成される。耐圧保持層２２の厚さは、たとえば１０μｍとされる。また耐圧保持層２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
　図１８に示すように、注入工程（図１６：ステップＳ１３０）により、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５とが、以下のように形成される。
　まずｐ型の導電性不純物が耐圧保持層２２の一部に選択的に注入されることで、ｐ領域１２３が形成される。次に、ｎ型の導電性不純物を所定の領域に選択的に注入することによってｎ+領域１２４が形成され、またｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５が形成される。なお不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行われる。
　このような注入工程の後、活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
　図１９に示すように、ゲート絶縁膜形成工程（図１６：ステップＳ１４０）が行われる。具体的には、耐圧保持層２２と、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
　その後、窒化処理工程（図１６：ステップＳ１５０）が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。
　なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　次に電極形成工程（図１６：ステップＳ１６０）により、ソース電極１１１およびドレイン電極１１２が、以下のように形成される。
　図２０に示すように、酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４およびｐ+領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４およびｐ+領域１２５の各々と接触するように導体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　図２１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、酸化膜１２６上にゲート電極１１０が形成される。また、複合基板８１の裏面上にドレイン電極１１２が形成される。
　次に、ダイシング工程（図１６：ステップＳ１７０）により、破線ＤＣに示すようにダイシングが行われる。これにより複数の半導体装置１００（図１５）が切り出される。
　なお本実施の形態の変形例として、複合基板８１（図１および図２）の代わりに複合基板８１Ｖ（図１４）を用いることもできる。この場合、半導体装置１００のバッファ層２１を第１の部分２１ａによって形成し、耐圧保持層２２を第２の部分２１ｂを用いて形成することができる。
　また上述された構成に対して導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。また縦型ＤｉＭＯＳＦＥＴを例示したが、本発明の複合基板を用いて他の半導体装置が製造されてもよく、たとえばＲＥＳＵＲＦ－ＪＦＥＴ（Ｒｅｄｕｃｅｄ　Ｓｕｒｆａｃｅ　Ｆｉｅｌｄ－Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）またはショットキーダイオードが製造されてもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１０　炭化珪素基板群、１１　炭化珪素基板（第１の炭化珪素基板）、１２　炭化珪素基板（第２の炭化珪素基板）、２１，２１Ｖ　閉塞部（バッファ層）、２１ａ　第１の部分、２１ｂ　第２の部分、２２　耐圧保持層、３０　支持部、４０　充填部、４１　研磨剤、４２　研磨布、８０　接合基板、８１，８１Ｖ　複合基板、９０　チャンバー、１００　半導体装置。

Claims (13)

  1. 　支持部（３０）と、
    　前記支持部に接合された第１の裏面（Ｂ１）と、前記第１の裏面に対向する第１の表面（Ｔ１）と、前記第１の裏面および前記第１の表面をつなぐ第１の側面（Ｓ１）とを有する第１の炭化珪素基板（１１）と、
    　前記支持部に接合された第２の裏面（Ｂ２）と、前記第２の裏面に対向する第２の表面（Ｔ２）と、前記第２の裏面および前記第２の表面をつなぎ、前記第１の側面との間に隙間（ＧＰ）を形成する第２の側面（Ｓ２）とを有する第２の炭化珪素基板（１２）と、
    　前記隙間を閉塞する閉塞部（２１）とを備える、複合基板（８１）。
  2. 　前記第１および第２の炭化珪素基板の各々は単結晶構造を有する、請求項１に記載の複合基板。
  3. 　前記閉塞部は炭化珪素から作られている、請求項１に記載の複合基板。
  4. 　前記閉塞部の少なくとも一部は前記第１および第２の炭化珪素基板上にエピタキシャルに成長している、請求項１に記載の複合基板。
  5. 　前記支持部は炭化珪素から作られている、請求項１に記載の複合基板。
  6. 　前記支持部のマイクロパイプ密度は前記第１および第２の炭化珪素基板の各々のマイクロパイプ密度よりも高い、請求項５に記載の複合基板。
  7. 　前記隙間は１００μｍ以下の幅（ＬＧ）を有する、請求項１に記載の複合基板。
  8. 　前記閉塞部は前記隙間の幅の１／１００以上の厚さを有する、請求項１に記載の複合基板。
  9. 　前記閉塞部（２１Ｖ）は、前記第１および第２の炭化珪素基板上に位置する第１の部分（２１ａ）と、前記第１の部分の上に位置する第２の部分（２１ｂ）とを含み、前記第２の部分の不純物濃度は前記第１の部分の不純物濃度よりも低い、請求項１に記載の複合基板。
  10. 　前記第１の炭化珪素基板の{０００１}面に対する前記第１の表面のオフ角は５０°以上６５°以下であり、かつ前記第２の炭化珪素基板の{０００１}面に対する前記第２の表面のオフ角は５０°以上６５°以下である、請求項１に記載の複合基板。
  11. 　前記第１の表面のオフ方位と前記第１の炭化珪素基板の＜１－１００＞方向とのなす角は５°以下であり、かつ前記第２の表面のオフ方位と前記第２の炭化珪素基板の＜１－１００＞方向とのなす角は５°以下である、請求項１０に記載の複合基板。
  12. 　前記第１の炭化珪素基板の＜１－１００＞方向における{０３－３８}面に対する前記第１の表面のオフ角は－３°以上５°以下であり、前記第２の炭化珪素基板の＜１－１００＞方向における{０３－３８}面に対する前記第２の表面のオフ角は－３°以上５°以下である、請求項１１に記載の複合基板。
  13. 　前記第１の表面のオフ方位と前記第１の炭化珪素基板の＜１１－２０＞方向とのなす角は５°以下であり、かつ前記第２の表面のオフ方位と前記第２の炭化珪素基板の＜１１－２０＞方向とのなす角は５°以下である、請求項１０に記載の複合基板。
PCT/JP2011/063950 2010-10-18 2011-06-17 炭化珪素基板を有する複合基板 WO2012053252A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CA2774683A CA2774683A1 (en) 2010-10-18 2011-06-17 Combined substrate having silicon carbide substrate
CN2011800042704A CN102576659A (zh) 2010-10-18 2011-06-17 具有碳化硅衬底的复合衬底
US13/394,640 US20120161158A1 (en) 2010-10-18 2011-06-17 Combined substrate having silicon carbide substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010233715A JP2012089612A (ja) 2010-10-18 2010-10-18 炭化珪素基板を有する複合基板
JP2010-233715 2010-10-18

Publications (1)

Publication Number Publication Date
WO2012053252A1 true WO2012053252A1 (ja) 2012-04-26

Family

ID=45974978

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/063950 WO2012053252A1 (ja) 2010-10-18 2011-06-17 炭化珪素基板を有する複合基板

Country Status (7)

Country Link
US (1) US20120161158A1 (ja)
JP (1) JP2012089612A (ja)
KR (1) KR20120083412A (ja)
CN (1) CN102576659A (ja)
CA (1) CA2774683A1 (ja)
TW (1) TW201245513A (ja)
WO (1) WO2012053252A1 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184927A (ja) * 1988-01-20 1989-07-24 Fujitsu Ltd 大面積半導体基板の製造方法
JPH0375298A (ja) * 1989-05-22 1991-03-29 Sumitomo Electric Ind Ltd 高圧相物質単結晶の製造方法
JPH0748198A (ja) * 1993-08-05 1995-02-21 Sumitomo Electric Ind Ltd ダイヤモンドの合成法
JPH09260734A (ja) * 1996-03-18 1997-10-03 Seiko Epson Corp 複合基板及びその製造方法
JPH1129397A (ja) * 1997-07-04 1999-02-02 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣおよびその製造方法
JP2003257804A (ja) * 2002-02-27 2003-09-12 Sony Corp 複合基板および基板製造方法
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
WO2004067812A1 (ja) * 2003-01-28 2004-08-12 Sumitomo Electric Industries, Ltd. ダイヤモンド複合基板及びその製造方法
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP2010192697A (ja) * 2009-02-18 2010-09-02 Sumitomo Electric Ind Ltd 炭化珪素基板および炭化珪素基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
US7619261B2 (en) * 2000-08-07 2009-11-17 Toyoda Gosei Co., Ltd. Method for manufacturing gallium nitride compound semiconductor
US6599362B2 (en) * 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
WO2002064864A1 (fr) * 2001-02-14 2002-08-22 Toyoda Gosei Co., Ltd. Procede de production de cristal semi-conducteur et element lumineux semi-conducteur
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
JP2007182330A (ja) * 2004-08-24 2007-07-19 Bridgestone Corp 炭化ケイ素単結晶ウェハ及びその製造方法
US7626246B2 (en) * 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
WO2008062729A1 (fr) * 2006-11-21 2008-05-29 Sumitomo Electric Industries, Ltd. Dispositif semiconducteur en carbure de silicium et son procédé de fabrication
US7629616B2 (en) * 2007-02-28 2009-12-08 Cree, Inc. Silicon carbide self-aligned epitaxial MOSFET for high powered device applications
JP5600411B2 (ja) * 2009-10-28 2014-10-01 三菱電機株式会社 炭化珪素半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184927A (ja) * 1988-01-20 1989-07-24 Fujitsu Ltd 大面積半導体基板の製造方法
JPH0375298A (ja) * 1989-05-22 1991-03-29 Sumitomo Electric Ind Ltd 高圧相物質単結晶の製造方法
JPH0748198A (ja) * 1993-08-05 1995-02-21 Sumitomo Electric Ind Ltd ダイヤモンドの合成法
JPH09260734A (ja) * 1996-03-18 1997-10-03 Seiko Epson Corp 複合基板及びその製造方法
JPH1129397A (ja) * 1997-07-04 1999-02-02 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣおよびその製造方法
JP2003257804A (ja) * 2002-02-27 2003-09-12 Sony Corp 複合基板および基板製造方法
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
WO2004067812A1 (ja) * 2003-01-28 2004-08-12 Sumitomo Electric Industries, Ltd. ダイヤモンド複合基板及びその製造方法
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP2010192697A (ja) * 2009-02-18 2010-09-02 Sumitomo Electric Ind Ltd 炭化珪素基板および炭化珪素基板の製造方法

Also Published As

Publication number Publication date
KR20120083412A (ko) 2012-07-25
US20120161158A1 (en) 2012-06-28
JP2012089612A (ja) 2012-05-10
TW201245513A (en) 2012-11-16
CN102576659A (zh) 2012-07-11
CA2774683A1 (en) 2012-04-18

Similar Documents

Publication Publication Date Title
JP5344037B2 (ja) 炭化珪素基板および半導体装置
WO2011161976A1 (ja) 炭化珪素基板の製造方法および製造装置
WO2011096109A1 (ja) 炭化珪素基板の製造方法
WO2012053254A1 (ja) 炭化珪素基板を有する複合基板の製造方法
US20120015499A1 (en) Method for manufacturing semiconductor substrate
JP2011233636A (ja) 炭化珪素基板およびその製造方法
WO2012053252A1 (ja) 炭化珪素基板を有する複合基板
US20120319125A1 (en) Silicon carbide substrate and method of manufacturing the same
US20120241741A1 (en) Silicon carbide substrate
US20110262680A1 (en) Silicon carbide substrate and method for manufacturing silicon carbide substrate
WO2011058831A9 (ja) 半導体基板の製造方法
WO2012053253A1 (ja) 単結晶炭化珪素基板を有する複合基板
JP2011071204A (ja) 半導体基板の製造方法
JP2011071196A (ja) 半導体基板の製造方法
JPWO2011058829A1 (ja) 半導体基板の製造方法
JP2011210864A (ja) 半導体基板
JP2011068504A (ja) 半導体基板の製造方法
JP2011086691A (ja) 半導体基板の製造方法
JP2011088809A (ja) 半導体基板の製造方法
JP2011071197A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180004270.4

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 13394640

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20127009635

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2011831784

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2774683

Country of ref document: CA

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11831784

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE