KR20120083412A - 탄화규소 기판을 갖는 복합 기판 - Google Patents

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신 하라다
히로키 이노우에
마코토 사사키
사토미 이토
교코 오키타
야스오 나미카와
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스미토모덴키고교가부시키가이샤
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Abstract

제1 탄화규소 기판(11)은, 지지부(30)에 접합된 제1 이면(B1)과, 제1 이면(B1)에 대향하는 제1 표면(T1)과, 제1 이면(B1) 및 제1 표면(T1)을 잇는 제1 측면(S1)을 갖는다. 제2 탄화규소 기판(12)은, 지지부(30)에 접합된 제2 이면(B2)과, 제2 이면(B2)에 대향하는 제2 표면(T2)과, 제2 이면(B2) 및 제2 표면(T2)을 이으며, 제1 측면(S1)과의 사이에 간극(GP)을 형성하는 제2 측면(S2)을 갖는다. 폐색부(21)는 간극(GP)을 폐색하고 있다. 이것에 의해, 복합 기판이 갖는 복수의 탄화규소 기판 사이의 간극에의 이물의 잔류를 막을 수 있다.

Description

탄화규소 기판을 갖는 복합 기판{COMBINED SUBSTRATE HAVING SILICON CARBIDE SUBSTRATE}
본 발명은 복합 기판에 관한 것으로, 특히 복수의 탄화규소 기판을 갖는 복합 기판에 관한 것이다.
최근, 반도체 장치의 제조에 이용되는 반도체 기판으로서 화합물 반도체의 채용이 진행되고 있다. 예컨대 탄화규소는, 보다 일반적으로 이용되고 있는 실리콘에 비해 큰 밴드갭을 갖는다. 이 때문에 탄화규소 기판을 이용한 반도체 장치는, 내압이 높고, 온 저항이 낮으며, 또한 고온 환경하에서의 특성의 저하가 작다고 하는 이점을 갖는다.
반도체 장치를 효율적으로 제조하기 위해서는, 어느 정도 이상의 기판의 크기가 요구된다. 미국 특허 제7314520호 명세서(특허문헌 1)에 의하면, 76 ㎜(3인치) 이상의 탄화규소 기판을 제조할 수 있다고 되어 있다.
특허문헌 1 : 미국 특허 제7314520호 명세서
탄화규소 기판의 크기는 공업적으로는 100 ㎜(4인치) 정도에 머물러 있고, 이 때문에 대형 기판을 이용하여 반도체 장치를 효율적으로 제조할 수 없다고 하는 문제가 있다. 특히 육방정계의 탄화규소에서, (0001)면 이외의 면의 특성이 이용되는 경우, 전술한 문제가 특히 심각해진다. 이것에 대해서, 이하에 설명한다.
결함이 적은 탄화규소 기판은, 통상 적층 결함이 생기기 어려운 (0001)면 성장에서 얻어진 탄화규소 잉곳으로부터 잘라냄으로써 제조된다. 이 때문에 (0001)면 이외의 면방위를 갖는 탄화규소 기판은, 성장면에 대하여 비평행으로 잘라내어진다. 이 때문에 기판의 크기를 충분히 확보하는 것이 어렵거나, 잉곳의 많은 부분을 유효하게 이용할 수 없다. 이 때문에, 탄화규소의 (0001)면 이외의 면을 이용한 반도체 장치는, 효율적으로 제조하는 것이 특히 어렵다.
전술한 바와 같이 어려움을 수반하는 탄화규소 기판의 대형화 대신에, 복수의 탄화규소 기판과, 그 각각에 접합된 지지부를 갖는 복합 기판을 이용하는 것이 생각된다. 지지부는, 결정 결함 밀도가 높아도 지장없는 경우가 많고, 따라서 대형의 것을 비교적 용이하게 준비할 수 있다. 그리고 지지부에 접합되는 탄화규소 기판의 수를 늘림으로써, 필요에 따라 복합 기판을 크게 할 수 있다.
상기 복합 기판에서, 탄화규소 기판의 각각과 지지부 사이는 접합되어 있지만, 서로 인접하는 탄화규소 기판의 사이는, 접합되어 있지 않거나, 또는 접합이 불충분하게 되어 있는 경우가 있다. 이 결과, 서로 인접하는 탄화규소 기판 사이에 간극이 형성되는 경우가 있다. 이러한 간극을 갖는 복합 기판을 이용하여 반도체 장치를 제조하면, 제조 공정 중에 이 간극 사이에 이물이 잔류하기 쉽다. 특히 CMP(Chemical Mechanical Polishing)의 연마제의 잔류가 생기기 쉽다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 복합 기판이 갖는 복수의 탄화규소 기판 사이의 간극에의 이물의 잔류를 막을 수 있는 복합 기판을 제공하는 것이다.
본 발명의 복합 기판은, 지지부와, 제1 및 제2 탄화규소 기판과, 폐색부를 갖는다. 제1 탄화규소 기판은, 지지부에 접합된 제1 이면과, 제1 이면에 대향하는 제1 표면과, 제1 이면 및 제1 표면을 잇는 제1 측면을 갖는다. 제2 탄화규소 기판은, 지지부에 접합된 제2 이면과, 제2 이면에 대향하는 제2 표면과, 제2 이면 및 제2 표면을 이으며, 제1 측면과의 사이에 간극을 형성하는 제2 측면을 갖는다. 폐색부는 간극을 폐색하고 있다.
이 복합 기판에 의하면, 제1 및 제2 탄화규소 기판 각각의 면적의 합에 대응하는 면적을 갖는 복합 기판을 얻을 수 있다. 이것에 의해, 제1 및 제2 탄화규소 기판의 각각을 별개로 이용함으로써 반도체 장치를 제조하는 경우에 비해, 보다 효율적으로 반도체 장치를 제조할 수 있다.
또한 이 복합 기판에 의하면, 제1 및 제2 탄화규소 기판 사이의 간극이 폐색부에 의해 폐색되어 있다. 이것에 의해, 복합 기판을 이용한 반도체 장치의 제조 공정에서, 이 간극에 이물이 축적되는 것을 방지할 수 있다.
또한 전술한 내용에서 제1 및 제2 탄화규소 기판으로 언급하고 있지만, 이것은 또 다른 탄화규소 기판이 이용되는 형태를 제외하는 것을 의도한 것이 아니다.
바람직하게는 제1 및 제2 탄화규소 기판의 각각은 단결정 구조를 갖는다. 제1 및 제2 탄화규소 기판을 조합시키는 것에 의해, 개별적으로는 대면적화가 곤란한 탄화규소 기판의 면적을 실질적으로 크게 할 수 있다. 이것에 의해, 단결정 구조를 갖는 반도체 장치를 효율적으로 제조할 수 있다.
바람직하게는 폐색부는 탄화규소로 만들어져 있다. 이것에 의해 폐색부를, 반도체 장치의 탄화규소를 포함하는 부분으로서 이용할 수 있다.
바람직하게는 폐색부 중 적어도 일부는 제1 및 제2 탄화규소 기판상에 에피택셜로 성장되어 있다. 이것에 의해 폐색부의 결정 구조를, 반도체 장치에 적합한 것으로 최적화할 수 있다.
바람직하게는 지지부는 탄화규소로 만들어져 있다. 이것에 의해 제1 및 제2 탄화규소 기판 각각과 지지부의 물성을 근접시킬 수 있다.
바람직하게는 지지부의 마이크로파이프 밀도는 제1 및 제2 탄화규소 기판의 각각의 마이크로파이프 밀도보다 높다. 이것에 의해, 보다 마이크로파이프 결함이 많은 지지부를 이용할 수 있기 때문에, 복합 기판을 보다 용이하게 제조할 수 있다.
바람직하게는 간극은 100 ㎛ 이하의 폭을 갖는다. 이것에 의해, 간극을 폐색부에 의해 보다 확실하게 폐색할 수 있다.
바람직하게는 폐색부는 간극의 폭의 1/100 이상의 두께를 갖는다. 이것에 의해, 간극을 폐색부에 의해 보다 확실하게 폐색할 수 있다.
바람직하게는, 폐색부는, 제1 및 제2 탄화규소 기판상에 위치하는 제1 부분과, 제1 부분 위에 위치하는 제2 부분을 포함한다. 제2 부분의 불순물 농도는 제1 부분의 불순물 농도보다 낮다. 이것에 의해 반도체 장치에서 제2 부분을 불순물 농도의 보다 낮은 층으로서 이용할 수 있다.
바람직하게는, 제1 탄화규소 기판의 {0001}면에 대한 제1 표면의 오프각은 50˚ 이상 65˚ 이하이며, 제2 탄화규소 기판의 {0001}면에 대한 제2 표면의 오프각은 50˚ 이상 65˚ 이하이다. 보다 바람직하게는, 제1 표면의 오프 방위와 제1 탄화규소 기판의 <1-100> 방향이 이루는 각은 5˚ 이하이며, 제2 표면의 오프 방위와 제2 탄화규소 기판의 <1-100> 방향이 이루는 각은 5˚ 이하이다. 더 바람직하게는, 제1 탄화규소 기판의 <1-100> 방향에서의 {03-38}면에 대한 제1 표면의 오프각은 -3˚ 이상 5˚ 이하이며, 제2 탄화규소 기판의 <1-100> 방향에서의 {03-38}면에 대한 제2 표면의 오프각은 -3˚ 이상 5˚ 이하이다. 이것에 의해, 제1 및 제2 표면에서의 채널 이동도를 높일 수 있기 때문에, 복합 기판을 이용하여 제조되는 반도체 장치의 성능을 높일 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 복합 기판이 갖는 탄화규소 기판 사이의 간극에 이물이 축적되는 것을 방지할 수 있다.
도 1은 본 발명의 제1 실시형태에서의 복합 기판의 구성을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 선 II-II를 따라 취한 개략 단면도이다.
도 3은 도 2의 일부 확대도이다.
도 4는 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법을 개략적으로 도시하는 흐름도이다.
도 5는 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제1 공정을 개략적으로 도시하는 평면도이다.
도 6은 도 1의 선 VI-VI을 따라 취한 개략 단면도이다.
도 7은 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제2 공정을 개략적으로 도시하는 부분 단면도이다.
도 8은 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제3 공정을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제4 공정을 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제5 공정을 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제6 공정을 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제7 공정을 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 제1 실시형태에서의 복합 기판의 제조 방법의 제8 공정을 개략적으로 도시하는 단면도이다.
도 14는 본 발명의 제2 실시형태에서의 복합 기판의 구성을 개략적으로 도시하는 단면도이다.
도 15는 본 발명의 제3 실시형태에서의 반도체 장치의 구성을 개략적으로 도시하는 부분 단면도이다.
도 16은 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 개략적인 흐름도이다.
도 17은 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 제1 공정을 개략적으로 도시하는 부분 단면도이다.
도 18은 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 제2 공정을 개략적으로 도시하는 부분 단면도이다.
도 19는 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 제3 공정을 개략적으로 도시하는 부분 단면도이다.
도 20은 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 제4 공정을 개략적으로 도시하는 부분 단면도이다.
도 21은 본 발명의 제3 실시형태에서의 반도체 장치의 제조 방법의 제5 공정을 개략적으로 도시하는 부분 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다.
(제1 실시형태)
도 1?도 3에 도시하는 바와 같이, 본 실시형태의 복합 기판(81)은, 지지부(30)와, 탄화규소 기판군(10)과, 폐색부(21)를 갖는다. 탄화규소 기판군(10)은 탄화규소 기판(11 및 12)(제1 및 제2 탄화규소 기판)을 포함한다. 또한 이하에서 설명을 간략화하기 위해 탄화규소 기판군(10) 중 탄화규소 기판(11 및 12)에 대해서만 언급하는 경우가 있다.
탄화규소 기판군(10) 각각은, 서로 대향하는 표면 및 이면과, 이 표면 및 이면을 잇는 측면을 갖는다. 예컨대 탄화규소 기판(11)은, 지지부(30)에 접합된 이면(B1)(제1 이면)과, 이면(B1)에 대향하는 표면(T1)(제1 표면)과, 이면(B1) 및 표면(T1)을 잇는 측면(S1)(제1 측면)을 갖는다. 탄화규소 기판(12)은, 지지부(30)에 접합된 이면(B2)(제2 이면)과, 이면(B2)에 대향하는 표면(T2)(제2 표면)과, 이면(B2) 및 표면(T2)을 잇는 측면(S2)(제2 측면)을 갖는다.
탄화규소 기판군(10) 각각의 이면이 지지부(30)에 접합되어 있는 것에 의해 탄화규소 기판군(10)은 서로 고정되어 있다. 탄화규소 기판군(10) 각각의 표면(표면 T1 및 T2 등)은 동일 평면상에 배치되어 있고, 복합 기판(81)은 탄화규소 기판군(10) 각각에 비해 큰 표면을 갖는다. 따라서 탄화규소 기판군(10) 각각을 단독으로 이용하는 경우에 비해 복합 기판(81)을 이용하는 경우가 반도체 장치를 보다 효율적으로 제조할 수 있다. 또한 본 실시형태에서, 탄화규소 기판군(10) 각각은 단결정 기판이며, 이것에 의해 단결정 탄화규소를 갖는 반도체 장치를 효율적으로 제조할 수 있다. 단 복합 기판의 용도에 따라서, 탄화규소 기판군(10)의 각각은 반드시 단결정 기판이 아니어도 좋다.
또한 탄화규소 기판군(10) 중 서로 인접하는 탄화규소 기판 각각의 측면 사이에는 간극(GP)이 형성되어 있다. 예컨대 탄화규소 기판(11)의 측면(S1)과 탄화규소 기판(12)의 측면(S2) 사이에 간극(GP)이 형성되어 있다. 바람직하게는 간극(GP)은 100 ㎛ 이하의 폭(LG)을 갖는 부분을 포함하고, 보다 바람직하게는 간극(GP)은 평균 100 ㎛ 이하의 폭을 가지며, 더 바람직하게는 간극(GP) 전체가 100 ㎛ 이하의 폭을 갖는다.
폐색부(21)는 탄화규소 기판(11 및 12)상에 설치되어 있다. 구체적으로는 폐색부(21)는, 도 3에 도시하는 바와 같이, 표면(T1)과, 표면(T2)과, 측면(S1)의 표면(T1)측 단부와, 측면(S2)의 표면(T2)측 단부 위에 설치되어 있다. 또한 폐색부(21)는 간극(GP)을 폐색하고 있다. 즉 폐색부(21)는, 지지부(30)와의 사이에 공동을 남기면서, 이 공동을 외계(外界)로부터 격리하고 있다. 바람직하게는 폐색부(21)는 탄화규소로 만들어지고 있다. 또한 바람직하게는 폐색부(21) 중 적어도 일부는 탄화규소 기판(11 및 12)상에 에피택셜로 성장하고 있다. 또한 표면(T1 및 T2)상에서의 폐색부(21)의 두께(LB)는, 바람직하게는 간극(GP)의 폭(LG)의 최소값의 1/100 이상이고, 보다 바람직하게는 폭(LG)의 평균값의 1/100 이상이며, 더 바람직하게는 폭(LG)의 최대값의 1/100 이상이다.
지지부(30)는 바람직하게는 탄화규소로 만들어지고 있고, 보다 바람직하게는 지지부(30)의 마이크로파이프 밀도는 탄화규소 기판군(10) 각각의 마이크로파이프 밀도보다 높다. 또한 바람직하게는 지지부(30) 중 탄화규소 기판군(10)의 이면상에 위치하는 부분은 이 이면에 대하여 에피택셜 성장하고 있고, 보다 바람직하게는 지지부(30) 전체가 탄화규소 기판군(10)에 대하여 에피택셜 성장하고 있다.
치수의 일례를 들면, 탄화규소 기판군(10) 각각은, 20 ㎜×20 ㎜의 정방형의 평면 형상과 400 ㎛의 두께를 가지며, 지지부(30)는 400 ㎛의 두께를 갖는다.
다음으로, 복합 기판(81)의 제조 방법에 대해서 설명한다.
도 4에 도시하는 바와 같이, 우선 탄화규소 기판군(10)을 결합하는 공정(단계 S51)이 행해진다. 이하에 그 세부 사항에 대해서 설명한다.
도 5 및 도 6에 도시하는 바와 같이, 탄화규소로 만들어진 지지부(30M)와, 탄화규소 기판군(10)이 준비된다. 지지부(30M)의 결정 구조는 특별히 묻지 않는다. 바람직하게는 탄화규소 기판군(10) 각각의 이면은, 슬라이스에 의해 형성된 면, 즉 슬라이스에 의해 형성되고 그 후에 연마되어 있지 않은 면(소위 애즈 슬라이스면(as-sliced surface))이어도 좋고, 이 경우, 슬라이스에 의해 이면에 적절한 기복이 형성될 수 있다.
다음으로 탄화규소 기판군(10) 각각의 이면과, 지지부(30M)의 표면이 서로 면하도록, 탄화규소 기판군(10)과 지지부(30M)가 서로 대향된다. 구체적으로는, 지지부(30M)상에 탄화규소 기판군(10)이 배치되어도 좋고, 또는 탄화규소 기판군(10) 위에 지지부(30M)가 배치되어도 좋다.
다음으로 분위기가, 대기 분위기를 감압하는 것에 의해 얻어진 분위기가 된다. 분위기의 압력은, 바람직하게는 10-1 Pa보다 높고 104 Pa보다 낮아진다.
또한 상기 분위기는 불활성 가스 분위기여도 좋다. 불활성 가스로서는, 예컨대 He, Ar 등의 희가스, 질소 가스, 또는 희가스와 질소 가스의 혼합 가스를 이용할 수 있다. 또한 분위기 압력은, 바람직하게는 50 kPa 이하가 되고, 보다 바람직하게는 10 kPa 이하가 된다.
도 7에 도시하는 바와 같이, 이 시점에서, 탄화규소 기판(11 및 12) 각각과 지지부(30M)는 서로 겹쳐 쌓이도록 놓여 있는 것뿐이며, 아직 서로 접합되어 있지는 않다. 이면(B1 및 B2)의 각각과 지지부(30M) 사이에는, 이면(B1 및 B2)의 미소한 기복의 존재에 의해, 또는 지지부(30M) 표면의 미소한 기복에 의해, 마이크로적으로는 공극(GQ)이 형성되어 있다.
다음으로, 탄화규소 기판(11 및 12)을 포함하는 탄화규소 기판군(10)과, 지지부(30M)가 가열된다. 이 가열은, 탄화규소를 승화시킬 수 있는 온도, 예컨대 1800℃ 이상 2500℃ 이하의 온도, 보다 바람직하게는 2000℃ 이상 2300℃ 이하의 온도에 지지부(30M)의 온도가 도달하도록 행해진다. 가열 시간은, 예컨대 1?24 시간이 된다. 또한 상기 가열은, 탄화규소 기판군(10) 각각의 온도가 지지부(30M)의 온도 미만이 되도록 행해진다. 즉, 도 7에서 아래에서 위를 향해 온도가 저하되는 온도 구배가 형성된다. 이 온도 구배는 탄화규소 기판(11 및 12)의 각각과, 지지부(30M) 사이에서, 바람직하게는 1℃/㎝ 이상 200℃/㎝ 이하이며, 보다 바람직하게는 10℃/㎝ 이상 50℃/㎝ 이하이다. 이와 같이 두께 방향(도 7에서의 세로 방향)으로 온도 구배가 형성되면, 공극(GQ)을 둘러싸는 경계 중, 탄화규소 기판(11 및 12) 각측(도 7에서의 상측)의 온도에 비해, 지지부(30M)측(도 7에서의 하측)의 온도가 높아진다. 이 결과, 공극(GQ)중에의 탄화규소의 승화는 탄화규소 기판(11 및 12)에 비해 지지부(30M)로부터 생기기 쉬워진다. 반대로 공극(GQ)내의 승화가스의 재결정 반응은, 지지부(30M)상에 비해, 탄화규소 기판(11 및 12)상, 즉 이면(B1 및 B2)상에 생기기 쉬워진다. 이 결과, 공극(GQ)중에서, 도면중 화살표(AM)로 나타내는 바와 같이, 승화 및 재결정에 의한 탄화규소의 물질 이동이 발생한다.
전술한 화살표(AM)로 나타내는 물질 이동에 수반하여, 공극(GQ)은 다수의 보이드(VD)로 분해되고, 보이드(VD)는 화살표(AM)와 역방향을 향하는 화살표(AV)로 나타내는 바와 같이 이동해 간다. 또한 이 물질 이동에 수반하여 지지부(30M)는 탄화규소 기판(11 및 12)상에 재성장해 간다. 즉 지지부(30M)는 승화 및 재결정에 의해 재형성되어 간다. 이 재형성은 이면(B1 및 B2)에 가까운 영역으로부터 서서히 진행해 간다. 즉, 지지부(30) 중 탄화규소 기판군(10)의 이면상에 위치하는 부분이, 이 이면에 대하여 에피택셜 성장해 간다. 바람직하게는 지지부(30M) 전체가 재형성된다.
도 8을 더 참조하면, 지지부(30M)는 상기 재형성에 의해, 탄화규소 기판(11 및 12)의 결정 구조에 대응한 결정 구조를 갖는 부분을 포함하는 지지부(30)로 변화한다. 또한 공극(GQ)에 대응하는 공간은, 지지부(30)내의 보이드(VD)가 된 후, 그 대부분이 지지부(30) 밖으로(도 7에서의 하측으로) 빠진다. 이 결과, 지지부(30)에 각각의 이면이 접합된 탄화규소 기판군(10)을 갖는 접합 기판(80)이 얻어진다. 접합 기판(80)에서의 지지부(30) 및 탄화규소 기판군(10)의 배치는, 복합 기판(81)(도 1?도 3)과 마찬가지이다.
도 9에 도시하는 바와 같이, 간극(GP)을 충전하는 충전부(40)가 형성된다.
충전부(40)의 재료는 실리콘(Si)이어도 좋다. 이 경우, 충전부(40)의 형성은, 예컨대 스퍼터법, 증착법, CVD법, 또는 용액의 유입에 의해 행할 수 있다.
또는 충전부의 재료는 금속이어도 좋고, 예컨대 알루미늄(Al), 티탄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 이트륨(Y), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 주석(Sn), 텅스텐(W), 레늄(Re), 백금(Pt), 및 금(Au) 중 어느 하나 이상을 포함하는 금속을 이용할 수 있다. 또한 복합 기판(81)에 의해 제조되는 반도체 장치의 신뢰성의 관점에서는, 상기 금속 중, 알루미늄, 티탄, 및 바나듐의 사용은 피하는 편이 바람직하다. 이 경우, 충전부(40)의 형성은, 예컨대 스퍼터법, 증착법, 또는 용액의 유입에 의해 행할 수 있다.
또는 충전부(40)의 재료는 수지여도 좋고, 예컨대 아크릴 수지, 우레탄 수지, 폴리프로필렌, 폴리스티렌, 및 폴리염화비닐 중 어느 하나 이상을 포함하는 수지를 이용할 수 있다. 이 경우, 충전부(40)의 형성은, 예컨대 유입에 의해 행할 수 있다.
도 10에 도시하는 바와 같이, 표면(F1 및 F2)이 CMP에 의해 연마된다. 구체적으로는, CMP용 연마제(41)가 공급된 연마포(42)에 의해 표면(F1 및 F2)이 마찰된다.
도 11을 더 참조하면, 상기한 연마에 의해, 표면(F1 및 F2) 각각은, 보다 평탄화된 표면(T1 및 T2)으로 변화한다. 다음으로 접합 기판(80)이 챔버(90)내로 반송된다.
도 12를 더 참조하면, 챔버(90)내에서의 드라이 프로세스에 의해 충전부(40)가 제거된다. 이 드라이 프로세스는 웨트 프로세스가 아닌 프로세스이며, 구체적으로는 드라이 에칭이다. 또한 이 드라이 프로세스는 표면(T1 및 T2)의 클리닝을 겸하여도 좋다.
도 13에 도시하는 바와 같이, 간극(GP)을 폐색하는 폐색부(21)가 형성된다. 바람직하게는, 폐색부(21)는, 탄화규소 기판군(10)의 표면상에 폐색부(21)를 에피택셜 성장시키는 것에 의해 형성된다. 이 에피택셜 성장은, 표면(T1 및 T2)에 수직인 성장, 즉 도 13에서의 세로 방향의 성장에 더하여, 가로 방향의 성장도 포함한다. 이 가로 방향의 성장에 의해 폐색부(21)에 의한 폐색이 발생한다. 폐색을 보다 확실하게 하기 위해서는, 에피택셜 성장의 기점(起点)이, 표면(T1 및 T2)에 더하여, 측면(S1)의 표면(T1)측 단부와, 측면(S2)의 표면(T2)측 단부를 포함하는 것이 바람직하다. 에피택셜 성장에 필요한 가열 온도는, 예컨대 1550℃ 이상 1600℃ 이하이다. 또한 바람직하게는, 이 형성은, 챔버(90)내에서, 전술한 충전부(40)의 제거 공정에 대하여 연속적으로 행해진다. 여기서 「연속적」이란, 공정 사이에서 접합 기판(80)이 챔버(90)밖으로 취출되지 않는 것을 말하고, 공정 사이에 시간적인 간격이 형성되는지의 여부는 묻지 않는다.
이상에 의해, 복합 기판(81)(도 2)이 얻어진다. 또한 폐색부(21) 표면의 평탄성이 필요한 경우는, 폐색부(21)의 표면을 연마하는 공정이 더해져도 좋다. 이것에 의해 폐색부(21)에 평탄한 표면(21P)(도 2)이 형성된다.
또한 상기 제조 방법에서는, 충전부(40)(도 10)의 제거 방법으로서 챔버(90)내에서의 드라이 프로세스가 이용되었지만, 대신에 에칭조내에서의 웨트 프로세스가 이용되어도 좋다. 웨트 프로세스에 이용하는 에칭액은, 충전부(40)를 녹이기 쉽고, 탄화규소를 녹이기 어려운 것이 바람직하다. 충전부(40)의 재료가 실리콘인 경우, 에칭액으로서 불질산(hydrofluoric-nitric acid)을 이용할 수 있다. 충전부(40)의 재료가 금속인 경우, 그 종류에 따라, 에칭액으로서, 염산, 황산, 및 왕수 중 어느 하나를 이용할 수 있다. 충전부(40)의 재료가 수지인 경우, 용제, 특히 유기 용제를 이용할 수 있다.
본 실시형태의 복합 기판(81)(도 1?도 3)에 의하면, 탄화규소 기판(11 및 12) 각각의 면적의 합에 대응하는 면적을 갖는 복합 기판(81)을 얻을 수 있다. 이것에 의해, 탄화규소 기판(11 및 12)의 각각을 별개로 이용함으로써 반도체 장치를 제조하는 경우에 비해, 보다 효율적으로 반도체 장치를 제조할 수 있다.
또한 이 복합 기판(81)에 의하면, 탄화규소 기판(11 및 12) 사이의 간극(GP)이 폐색부(21)에 의해 폐색되어 있다. 이것에 의해, 복합 기판(81)을 이용한 반도체 장치의 제조 공정에서, 이 간극(GP)에 이물이 축적되는 것을 방지할 수 있다.
바람직하게는 탄화규소 기판(11 및 12) 각각은 단결정 구조를 갖는다. 탄화규소 기판(11 및 12)을 조합시키는 것에 의해, 개별로는 대면적화가 어려운 탄화규소 기판의 면적을 실질적으로 크게 할 수 있다. 이것에 의해, 단결정 탄화규소를 갖는 반도체 장치를 효율적으로 제조할 수 있다.
바람직하게는 폐색부(21)는 탄화규소로 만들어지고 있다. 이것에 의해 폐색부(21)를, 반도체 장치의 탄화규소를 포함하는 부분으로서 이용할 수 있다.
바람직하게는 폐색부(21) 중 적어도 일부는 탄화규소 기판(11 및 12)상에 에피택셜로 성장하고 있다. 이것에 의해 폐색부(21)의 결정 구조를, 반도체 장치에 적합한 것으로 최적화할 수 있다.
바람직하게는 지지부(30)는 탄화규소로 만들어지고 있다. 이것에 의해 탄화규소 기판(11 및 12) 각각과 지지부(30)의 모든 물성을 근접시킬 수 있다. 또한 지지부(30)를 반도체 장치의 탄화규소를 포함하는 부분으로서 이용할 수 있다.
바람직하게는 지지부(30)의 마이크로파이프 밀도는 탄화규소 기판(11 및 12) 각각의 마이크로파이프 밀도보다 높다. 이것에 의해, 보다 마이크로파이프 결함이 많은 지지부(30)를 이용할 수 있기 때문에, 복합 기판(81)을 보다 용이하게 제조할 수 있다.
바람직하게는 간극(GP)은 100 ㎛ 이하의 폭(LG)(도 3)을 갖는다. 이것에 의해, 간극(GP)을 폐색부(21)에 의해 보다 확실하게 폐색할 수 있다.
바람직하게는 폐색부(21)는 간극(GP)의 폭의 1/100 이상의 두께(LB)(도 3)를 갖는다. 이것에 의해, 간극(GP)을 폐색부(21)에 의해 보다 확실하게 폐색할 수 있다.
바람직하게는, 지지부(30)의 불순물 농도는, 탄화규소 기판군(10) 각각의 불순물 농도보다 높아진다. 즉 상대적으로, 지지부(30)의 불순물 농도는 높고, 또한 탄화규소 기판군(10)의 불순물 농도는 낮게 된다. 지지부(30)의 불순물 농도가 높아짐으로써 지지부(30)의 저항률을 작게 할 수 있기 때문에, 지지부(30)를 반도체 장치에서의 저항률이 작은 부분으로서 이용할 수 있다. 또한 탄화규소 기판군(10)의 불순물 농도가 낮은 것에 의해, 그 결정 결함을 보다 용이하게 저감시킬 수 있다. 또한 불순물로서는, 예컨대 질소, 인, 붕소, 또는 알루미늄을 이용할 수 있다.
본 실시형태의 복합 기판(81)의 제조 방법에 의하면, 탄화규소 기판(11 및 12) 사이의 간극(GP)이 폐색부(21)에 의해 폐색된다(도 13). 이것에 의해, 복합 기판(81)을 이용한 반도체 장치의 제조 공정에서, 이 간극(GP)에 이물이 축적되는 것을 방지할 수 있다. 또한 간극(GP)의 존재가 포토리소그래피법에서의 레지스트 도포의 균일성에 악영향을 미치는 것을 방지할 수 있기 때문에, 포토리소그래피의 정밀도를 향상시킬 수 있다.
또한 표면(F1 및 F2)이 연마될 때에(도 10), 탄화규소 기판(11 및 12) 사이의 간극(GP)이 충전부(40)에 의해 충전되어 있다. 이것에 의해, 연마 후에 이 간극(GP)에 연마제 등의 이물이 잔류하는 것을 방지할 수 있다. 또한 연마중에 탄화규소 기판(11 및 12)의 에지가 이지러지는 것을 방지할 수 있다.
또한 폐색부(21)(도 13)가 형성될 때에, 충전부(40)는 이미 제거되어 있다. 이것에 의해, 폐색부(21)의 형성, 또는 그 이후의 공정에서 충전부(40)의 존재가 공정에 악영향을 부여하는 것을 방지할 수 있다. 구체적으로는, 복합 기판(81)을 이용한 반도체 장치의 제조에서 탄화규소가 에피택셜 성장되는 경우, 일반적으로 1550℃?1600℃ 정도의 높은 온도가 이용되기 때문에, 내열성이 낮은 충전부(40)가 존재하고 있으면, 공정 변동이 요인이 되기 쉽다. 예컨대 충전부(40)가 실리콘으로 만들어지고 있는 경우, 실리콘 용액이 생성되는 것에 의해, 그 주변부의 조성에 영향을 미칠 수 있다.
바람직하게는, 폐색부(21)를 형성하는 공정(도 13)은, 탄화규소 기판(11 및 12)상에 폐색부(21)를 에피택셜 성장시키는 것에 의해 행해진다. 이것에 의해 폐색부(21)의 결정 구조를, 반도체 장치에 적합한 것으로 최적화할 수 있다.
바람직하게는, 충전부(40)를 제거하는 공정(도 12)은 드라이 프로세스에 의해 행해진다. 이것에 의해, 충전부(40)를 제거하는 공정이 웨트 프로세스에 의해 행해지는 경우에 비해, 충전부(40)가 제거된 간극(GP)내에 이물이 잔류하는 것을 방지할 수 있다. 구체적으로는 웨트 프로세스에서의 에칭액의 잔류를 방지할 수 있다.
바람직하게는, 충전부(40)를 형성하는 공정은 금속, 수지, 및 실리콘 중 어느 하나 이상을 이용하여 행해진다. 이것에 의해, 충전부(40)를 제거하는 공정을 용이하게 행할 수 있다.
바람직하게는, 충전부(40)를 제거하는 공정 및 폐색부(21)를 형성하는 공정은 챔버(90)내에서 연속적으로 행해진다. 이것에 의해, 양 공정의 사이에서의 탄화규소 기판(11 및 12)의 오염을 방지할 수 있다.
다음으로 탄화규소 기판(11 및 12)을 포함하는 탄화규소 기판군(10)의 특히 바람직한 형태에 대해서, 이하에 설명한다.
탄화규소 기판군(10)의 각 탄화규소 기판의 탄화규소의 결정 구조는 육방정계인 것이 바람직하고, 4H형 또는 6H형인 것이 보다 바람직하다. 또한 바람직하게는, 탄화규소 기판의 (000-1)면에 대한 표면[표면(F1) 등]의 오프각은 50˚ 이상 65˚ 이하이다. 보다 바람직하게는, 표면의 오프 방위와 탄화규소 기판의 <1-100> 방향이 이루는 각은 5˚ 이하이다. 더 바람직하게는, 탄화규소 기판의 <1-100> 방향에서의 (0-33-8)면에 대한 표면의 오프각은 -3˚ 이상 5˚ 이하이다. 이러한 결정 구조가 이용되는 것에 의해, 복합 기판(81)을 이용한 반도체 장치의 채널 이동도를 높일 수 있다. 또한 「<1-100> 방향에서의 (0-33-8)면에 대한 표면의 오프각」이란, <1-100> 방향 및 <0001> 방향이 뻗는 사영면에 대한 표면의 법선의 정사영과, (0-33-8)면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 양이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 음이다. 또한 표면의 바람직한 오프 방위로서, 상기 이외에, 탄화규소 기판(11)의 <11-20> 방향이 이루는 각이 5˚ 이하가 되는 방위를 이용할 수도 있다.
구체예를 들면, 탄화규소 기판군(10) 각각은, 육방정계에서의 (0001)면에서 성장한 SiC 잉곳을 (0-33-8)면을 따라 절단하는 것에 의해 준비된다. (0-33-8)면측이 표면으로서 이용되고, (03-38)면측이 이면으로서 이용된다. 이것에 의해 표면상에서의 채널 이동도를 특히 높일 수 있다. 바람직하게는, 탄화규소 기판군(10)의 측면[도 3: 측면(S1 및 S2) 등] 각각의 법선 방향은, <8-803> 및 <11-20> 중 어느 하나가 된다. 이것에 의해 폐색부(21)의 면내 방향(도 13에서의 가로 방향)의 성장속도를 높일 수 있기 때문에, 폐색부(21)가 보다 조속히 폐색된다.
또한 폐색부(21)의 조속한 폐색이라는 관점에서는, 탄화규소 기판군(10) 각각의 표면의 법선 방향이 <0001>이 되는 것이 바람직하다. 바람직하게는, 탄화규소 기판군(10)의 측면[도 3: 측면(S1 및 S2) 등]의 각각의 법선 방향은, <1-100> 및 <11-20> 중 어느 하나가 된다. 이것에 의해 폐색부(21)의 면내 방향(도 13에서의 가로 방향)의 성장 속도를 높일 수 있기 때문에, 폐색부(21)가 보다 조속히 폐색된다.
또한 본 실시형태에서의 충전부(40)의 형성(도 9)은 생략되어도 좋고, 그 경우는 연마(도 10) 후의 세정을 보다 충분히 행하는 것이 바람직하다. 또한 접합 기판(80)(도 8)의 표면(F1 및 F2)의 평탄성이 충분한 경우는 연마(도 10)가 생략되어도 좋고, 그 경우는 충전부(40)를 형성할 필요는 없다.
(제2 실시형태)
도 14에 도시하는 바와 같이, 본 실시형태의 복합 기판(81V)의 폐색부(21V)는, 탄화규소 기판(11 및 12)상에 위치하는 제1 부분(21a)과, 제1 부분(21a) 위에 위치하는 제2 부분(21b)을 포함한다. 제2 부분(21b)의 불순물 농도는 제1 부분(21a)의 불순물 농도보다 낮다. 이것에 의해 반도체 장치에서 제2 부분(21b)을, 특히 불순물 농도가 낮은 내압 유지층으로서 이용할 수 있다.
또한, 상기 이외의 구성에 대해서는, 전술한 제1 실시형태의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
(제3 실시형태)
본 실시형태에서는, 복합 기판(81)(도 1 및 도 2)을 이용한 반도체 장치의 제조에 대해서 설명한다. 또한 설명을 간단히 하기 위해 복합 기판(81)이 갖는 탄화규소 기판군(10) 중 탄화규소 기판(11)에만 언급하는 경우가 있지만, 다른 탄화규소 기판도 대략 마찬가지로 취급된다.
도 15를 참조하면, 본 실시형태의 반도체 장치(100)는, 세로형 DiMOSFET(Double Implanted Metal Oxide Semiconductor Field Effect Transistor)로서, 지지부(30), 탄화규소 기판(11), 폐색부(21)(버퍼층), 내압 유지층(22), p 영역(123), n+ 영역(124), p+ 영역(125), 산화막(126), 소스 전극(111), 상부 소스 전극(127), 게이트 전극(110), 및 드레인 전극(112)을 갖는다. 반도체 장치(100)의 평면 형상(도 15의 상방향에서 본 형상)은, 예컨대 2 ㎜ 이상의 길이의 변으로 이루어지는 직사각형 또는 정방형이다.
드레인 전극(112)은 지지부(30)상에 설치되고, 또한 버퍼층(21)은 탄화규소 기판(11)상에 설치되어 있다. 이 배치에 의해, 게이트 전극(110)에 의해 캐리어의 흐름이 제어되는 영역은, 지지부(30)가 아니라 탄화규소 기판(11) 위에 배치되어 있다.
지지부(30), 탄화규소 기판(11), 및 버퍼층(21)은, n형의 도전형을 갖는다. 버퍼층(21)에서의 n형의 도전성 불순물의 농도는, 예컨대 5×1017 ㎝-3이다. 또한 버퍼층(21)의 두께는, 예컨대 0.5 ㎛이다.
내압 유지층(22)은, 버퍼층(21)상에 형성되어 있고, 또한 도전형이 n형의 SiC를 포함한다. 예컨대 내압 유지층(22)의 두께는 10 ㎛이며, 그 n형의 도전성 불순물의 농도는 5×1015 ㎝-3이다.
이 내압 유지층(22)의 표면에는, 도전형이 p형인 복수의 p 영역(123)이 서로 간격을 이격하여 형성되어 있다. p 영역(123)의 내부에서, p 영역(123)의 표면층에 n+ 영역(124)이 형성되어 있다. 또한 이 n+ 영역(124)에 인접하는 위치에는, p+ 영역(125)이 형성되어 있다. 복수의 p 영역(123) 사이로부터 노출하는 내압 유지층(22)상에는 산화막(126)이 형성되어 있다. 구체적으로는, 산화막(126)은, 한쪽 p 영역(123)에서의 n+ 영역(124)상으로부터, p 영역(123), 2개의 p 영역(123) 사이에서 노출되는 내압 유지층(22), 다른쪽 p 영역(123) 및 상기 다른쪽 p 영역(123)에서의 n+ 영역(124)상에까지 연장되도록 형성되어 있다. 산화막(126)상에는 게이트 전극(110)이 형성되어 있다. 또한, n+ 영역(124) 및 p+ 영역(125)상에는 소스 전극(111)이 형성되어 있다. 이 소스 전극(111)상에는 상부 소스 전극(127)이 형성되어 있다.
산화막(126)과, 반도체층으로서의 n+ 영역(124), p+ 영역(125), p 영역(123) 및 내압 유지층(22)과의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 원자 농도의 최대값은 1×1021 ㎝-3 이상으로 되어 있다. 이것에 의해, 특히 산화막(126) 아래의 채널 영역[산화막(126)에 접하는 부분으로서, n+ 영역(124)과 내압 유지층(22) 사이의 p 영역(123) 부분]의 이동도를 향상시킬 수 있다.
다음으로 반도체 장치(100)의 제조 방법에 대해서 설명한다.
도 17에 도시하는 바와 같이, 우선 복합 기판(81)(도 1 및 도 2)이 준비된다(도 16: 단계 S110). 바람직하게는 폐색부(21)(버퍼층)의 표면은 연마되어 있다. 또한 버퍼층(21)은, 도전형이 n형의 탄화규소를 포함하고, 예컨대 두께 0.5 ㎛의 에피택셜층이다. 또한 버퍼층(21)에서의 도전형 불순물의 농도는, 예컨대 5×1017 ㎝-3이 된다.
다음으로, 버퍼층(21)상에 내압 유지층(22)이 형성된다(도 16: 단계 S120). 구체적으로는, 도전형이 n형의 탄화규소를 포함하는 층이, 에피택셜 성장법에 의해 형성된다. 내압 유지층(22)의 두께는, 예컨대 10 ㎛가 된다. 또한 내압 유지층(22)에서의 n형의 도전성 불순물의 농도는, 예컨대 5×1015 ㎝-3이다.
도 18에 도시하는 바와 같이, 주입 공정(도 16: 단계 S130)에 의해, p 영역(123)과, n+ 영역(124)과, p+ 영역(125)이, 이하와 같이 형성된다.
우선 p형의 도전성 불순물이 내압 유지층(22)의 일부에 선택적으로 주입됨으로써, p 영역(123)이 형성된다. 다음으로, n형의 도전성 불순물을 정해진 영역에 선택적으로 주입함으로써 n+ 영역(124)이 형성되고, 또한 p형의 도전성 불순물을 정해진 영역에 선택적으로 주입함으로써 p+ 영역(125)이 형성된다. 또한 불순물의 선택적인 주입은, 예컨대 산화막을 포함하는 마스크를 이용하여 행해진다.
이러한 주입 공정 후, 활성화 어닐링 처리가 행해진다. 예컨대 아르곤 분위기내, 가열 온도 1700℃에서 30분간의 어닐링이 행해진다.
도 19에 도시하는 바와 같이, 게이트 절연막 형성 공정(도 16: 단계 S140)이 행해진다. 구체적으로는, 내압 유지층(22)과, p 영역(123)과, n+ 영역(124)과, p+ 영역(125)의 위를 덮도록, 산화막(126)이 형성된다. 이 형성은 드라이산화(열산화)에 의해 행해져도 좋다. 드라이 산화의 조건은, 예컨대 가열 온도가 1200℃이며, 또한 가열 시간이 30분이다.
그 후, 질화 처리 공정(도 16: 단계 S150)이 행해진다. 구체적으로는, 일산화질소(NO) 분위기내에서의 어닐링 처리가 행해진다. 이 처리의 조건은, 예컨대 가열 온도가 1100℃이며, 가열 시간이 120분이다. 이 결과, 내압 유지층(22), p 영역(123), n+ 영역(124), 및 p+ 영역(125)의 각각과, 산화막(126)과의 계면 근방에, 질소 원자가 도입된다.
또한 이 일산화질소를 이용한 어닐링 공정 후, 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링 처리가 더 행해져도 좋다. 이 처리의 조건은, 예컨대 가열 온도가 1100℃이며, 가열 시간이 60분이다.
다음으로 전극 형성 공정(도 16: 단계 S160)에 의해, 소스 전극(111) 및 드레인 전극(112)이, 이하와 같이 형성된다.
도 20에 도시하는 바와 같이, 산화막(126)상에, 포토리소그래피법을 이용하여, 패턴을 갖는 레지스트막이 형성된다. 이 레지스트막을 마스크로서 이용하여, 산화막(126) 중 n+ 영역(124) 및 p+ 영역(125)상에 위치하는 부분이 에칭에 의해 제거된다. 이것에 의해 산화막(126)에 개구부가 형성된다. 다음으로, 이 개구부에서 n+ 영역(124) 및 p+ 영역(125)의 각각과 접촉하도록 도체막이 형성된다. 다음으로 레지스트막을 제거함으로써, 상기 도체막중 레지스트막상에 위치하고 있던 부분의 제거(리프트 오프)가 행해진다. 이 도체막은, 금속막이어도 좋고, 예컨대 니켈(Ni)을 포함한다. 이 리프트 오프의 결과, 소스 전극(111)이 형성된다.
또한 여기서 얼로이화를 위한 열처리가 행해지는 것이 바람직하다. 예컨대 불활성 가스인 아르곤(Ar) 가스의 분위기내, 가열 온도 950℃에서 2분의 열처리가 행해진다.
도 21을 참조하면, 소스 전극(111)상에 상부 소스 전극(127)이 형성된다. 또한 산화막(126)상에 게이트 전극(110)이 형성된다. 또한 복합 기판(81)의 이면상에 드레인 전극(112)이 형성된다.
다음으로, 다이싱 공정(도 16: 단계 S170)에 의해, 파선(DC)으로 나타내는 바와 같이 다이싱이 행해진다. 이것에 의해 복수의 반도체 장치(100)(도 15)가 잘라내어진다.
또한 본 실시형태의 변형예로서, 복합 기판(81)(도 1 및 도 2) 대신에 복합 기판(81V)(도 14)을 이용할 수도 있다. 이 경우, 반도체 장치(100)의 버퍼층(21)을 제1 부분(21a)에 의해 형성하고, 내압 유지층(22)을 제2 부분(21b)를 이용하여 형성할 수 있다.
또한 전술된 구성에 대하여 도전형이 교체된 구성, 즉 p형과 n형이 교체된 구성을 이용할 수도 있다. 또한 세로형 DiMOSFET를 예시했지만, 본 발명의 복합 기판을 이용하여 다른 반도체 장치가 제조되어도 좋고, 예컨대 RESURF-JFET(Reduced Surface Field-Junction Field Effect Transistor) 또는 쇼트키 다이오드가 제조되어도 좋다.
이번에 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미, 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
10: 탄화규소 기판군, 11: 탄화규소 기판(제1 탄화규소 기판), 12: 탄화규소 기판(제2 탄화규소 기판), 21, 21V: 폐색부(버퍼층), 21a: 제1 부분, 21b: 제2 부분, 22: 내압 유지층, 30: 지지부, 40: 충전부, 41: 연마제, 42: 연마포, 80: 접합 기판, 81, 81V: 복합 기판, 90: 챔버, 100: 반도체 장치.

Claims (13)

  1. 지지부(30)와,
    상기 지지부에 접합된 제1 이면(B1)과, 상기 제1 이면에 대향하는 제1 표면(T1)과, 상기 제1 이면 및 상기 제1 표면을 잇는 제1 측면(S1)을 갖는 제1 탄화규소 기판(11)과,
    상기 지지부에 접합된 제2 이면(B2)과, 상기 제2 이면에 대향하는 제2 표면(T2)과, 상기 제2 이면 및 상기 제2 표면을 이으며, 상기 제1 측면과의 사이에 간극(GP)을 형성하는 제2 측면(S2)을 갖는 제2 탄화규소 기판(12)과,
    상기 간극을 폐색하는 폐색부(21)를 구비하는 복합 기판(81).
  2. 제1항에 있어서, 상기 제1 및 제2 탄화규소 기판의 각각은 단결정 구조를 갖는 것인 복합 기판.
  3. 제1항에 있어서, 상기 폐색부는 탄화규소로 만들어져 있는 것인 복합 기판.
  4. 제1항에 있어서, 상기 폐색부 중 적어도 일부는 상기 제1 및 제2 탄화규소 기판상에 에피택셜로 성장되어 있는 것인 복합 기판.
  5. 제1항에 있어서, 상기 지지부는 탄화규소로 만들어져 있는 것인 복합 기판.
  6. 제5항에 있어서, 상기 지지부의 마이크로파이프 밀도는 상기 제1 및 제2 탄화규소 기판 각각의 마이크로파이프 밀도보다 높은 것인 복합 기판.
  7. 제1항에 있어서, 상기 간극은 100 ㎛ 이하의 폭(LG)을 갖는 것인 복합 기판.
  8. 제1항에 있어서, 상기 폐색부는 상기 간극의 폭의 1/100 이상의 두께를 갖는 것인 복합 기판.
  9. 제1항에 있어서, 상기 폐색부(21V)는, 상기 제1 및 제2 탄화규소 기판상에 위치하는 제1 부분(21a)과, 상기 제1 부분 위에 위치하는 제2 부분(21b)을 포함하고, 상기 제2 부분의 불순물 농도는 상기 제1 부분의 불순물 농도보다 낮은 것인 복합 기판.
  10. 제1항에 있어서, 상기 제1 탄화규소 기판의 {0001}면에 대한 상기 제1 표면의 오프각은 50˚ 이상 65˚ 이하이며, 상기 제2 탄화규소 기판의 {0001}면에 대한 상기 제2 표면의 오프각은 50˚ 이상 65˚ 이하인 것인 복합 기판.
  11. 제10항에 있어서, 상기 제1 표면의 오프 방위와 상기 제1 탄화규소 기판의 <1-100> 방향이 이루는 각은 5˚ 이하이며, 상기 제2 표면의 오프 방위와 상기 제2 탄화규소 기판의 <1-100> 방향이 이루는 각은 5˚ 이하인 것인 복합 기판.
  12. 제11항에 있어서, 상기 제1 탄화규소 기판의 <1-100> 방향에서의 {03-38}면에 대한 상기 제1 표면의 오프각은 -3˚ 이상 5˚ 이하이며, 상기 제2 탄화규소 기판의 <1-100> 방향에서의 {03-38}면에 대한 상기 제2 표면의 오프각은 -3˚ 이상 5˚ 이하인 것인 복합 기판.
  13. 제10항에 있어서, 상기 제1 표면의 오프 방위와 상기 제1 탄화규소 기판의 <11-20> 방향이 이루는 각은 5˚ 이하이며, 상기 제2 표면의 오프 방위와 상기 제2 탄화규소 기판의 <11-20> 방향이 이루는 각은 5˚ 이하인 것인 복합 기판.
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