KR20120085764A - 단결정 탄화규소 기판을 갖는 복합 기판 - Google Patents

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사토미 이토
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스미토모덴키고교가부시키가이샤
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Abstract

제1 단결정 탄화규소 기판(11)의 제1 변(S1)과, 제2 단결정 탄화규소 기판(12)의 제2 변(S2)이 직선형으로 병행하도록, 제1 단결정 탄화규소 기판(11)의 제1 정점(P1)과, 제2 단결정 탄화규소 기판(12)의 제2 정점(P2)이 상호 맞대어져 있다. 또한 제1 변(S1)의 적어도 일부와, 제2 변(S2)의 적어도 일부가 제3 단결정 탄화규소 기판(13)의 제3 변(S3)에 맞대어져 있다. 이에 따라, 복합 기판을 이용한 반도체 장치의 제조에 있어서 단결정 탄화규소 기판 사이의 간극으로 인한 공정 변동을 억제할 수 있다.

Description

단결정 탄화규소 기판을 갖는 복합 기판{COMPOSITE SUBSTRATE HAVING SINGLE-CRYSTAL SILICON CARBIDE SUBSTRATE}
본 발명은 단결정 탄화규소 기판을 갖는 복합 기판에 관한 것으로, 특히 복수의 단결정 탄화규소 기판을 갖는 복합 기판에 관한 것이다.
최근, 반도체 장치의 제조에 이용되는 반도체 기판으로서 화합물 반도체의 채용이 진행되고 있다. 예를 들면 단결정 탄화규소는, 보다 일반적으로 이용되고 있는 단결정 실리콘에 비해서 큰 밴드갭을 갖는다. 그 때문에 단결정 탄화규소 기판을 이용한 반도체 장치는 내압이 높고, 온 저항이 낮고, 또한 고온 환경하에서의 특성의 저하가 작다고 하는 이점을 갖는다.
반도체 장치를 효율적으로 제조하기 위해서는, 어느 정도 이상의 기판 크기가 요구된다. 미국 특허 제7314520호 명세서(특허 문헌 1)에 따르면, 76㎜(3인치)이상의 탄화규소 기판을 제조할 수 있다고 되어 있다.
[특허 문헌 1] 미국 특허 제7314520호 명세서
단결정 탄화규소 기판의 크기는 공업적으로는 100㎜(4인치) 정도에 머물러 있고, 이 때문에 대형 기판을 이용하여 반도체 장치를 효율적으로 제조할 수 없다고 하는 문제가 있다. 특히 육방정계의 탄화규소에 있어서, (0001)면 이외 면의 특성이 이용되는 경우, 상기한 문제가 특히 심각해진다. 이 점에 관해서 이하에 설명한다.
결함이 적은 단결정 탄화규소 기판은 통상, 적층 결함이 생기기 어려운 (0001)면 성장으로 얻어진 잉곳으로부터 추출되는 것으로 제조된다. 이 때문에 (0001)면 이외의 면 방위를 갖는 기판은 성장면에 대하여 비평행하게 추출하게 된다. 이 때문에 기판의 크기를 충분히 확보하는 것이 곤란하거나, 잉곳이 많은 부분을 유효하게 이용할 수가 없다. 이 때문에, 탄화규소의 (0001)면 이외의 면을 이용한 반도체 장치는 효율적으로 제조하는 것이 특히 곤란하다.
상기한 바와 같이 곤란을 수반하는 단결정 탄화규소 기판의 대형화를 대신하여, 복수의 단결정 탄화규소 기판과, 그 각각에 접합된 베이스부를 갖는 복합 기판을 이용하는 것을 생각할 수 있다. 베이스부는 결정 결함 밀도가 어느 정도 높더라도 지장이 없는 경우가 많고, 따라서 대형의 것을 비교적 용이하게 준비할 수 있다. 그리고 베이스부에 접합되는 단결정 탄화규소 기판의 수를 늘림으로써 필요에 따라서 복합 기판을 크게 할 수 있다.
상기한 복합 기판에 있어서, 단결정 탄화규소 기판의 각각과 베이스부와의 사이는 접합되어 있지만, 상호 인접한 단결정 탄화규소 기판 사이는 접합되어 있지 않거나, 또는 접합이 불충분하게 되어 있는 경우가 있다. 그 결과, 상호 인접한 단결정 탄화규소 기판 사이에 간극이 형성되는 경우가 있다. 이 간극의 존재는, 복합 기판을 이용한 반도체 장치의 제조에 있어서의 공정 변동의 요인이 될 수 있다.
본 발명은 상기한 문제점에 감안하여 이루어진 것으로, 그 목적은 복합 기판을 이용한 반도체 장치의 제조에 있어서 단결정 탄화규소 기판 사이의 간극으로 기인한 공정 변동을 억제할 수 있는 복합 기판을 제공하는 것이다.
본 발명의 복합 기판은, 베이스부와, 제1?제3 단결정 탄화규소 기판을 갖는다. 제1 단결정 탄화규소 기판은 베이스부상에 마련되고, 평면에서 보아 제1 각도를 갖는 제1 정점에서 연장되는 제1 변을 갖는다. 제2 단결정 탄화규소 기판은 베이스부상에 마련되고, 평면에서 보아 제1 각도와의 합이 180°가 되는 제2 각도를 갖는 제2 정점에서 연장되는 제2 변을 갖는다. 제3 단결정 탄화규소 기판은 베이스부상에 마련되고, 평면에서 보아 제3 및 제4 정점 사이를 잇는 제3 변을 갖는다. 제1 변과 제2 변이 직선형으로 병행하도록 제1 정점과 제2 정점이 상호 맞대어져 있다. 또한 제1 변의 적어도 일부가 제3 변에 맞대어져 있다. 또한 제2 변의 적어도 일부가 제3 변에 맞대어져 있다.
본 복합 기판에 따르면, 제1 및 제2 변이 함께 제3 변에 맞대어지기 때문에, 제3 변을 기준으로서 제1 변 및 제2 변이 직선형으로 병행한다. 즉 제1 및 제2 변 사이에 단차가 생기지 않게 된다. 따라서 이 단차로 기인하여 단결정 탄화규소 기판 사이에 큰 간극이 형성되는 것을 막을 수 있다. 이에 따라, 복합 기판을 이용한 반도체 장치의 제조에 있어서, 단결정 탄화규소 기판 사이의 간극으로 기인한 공정 변동을 억제할 수 있다.
바람직하게는, 제1?제3 단결정 탄화규소 기판 사이에는 간극이 마련되어 있고, 복합 기판은 간극을 폐색하는 폐색부를 추가로 갖는다.
이에 따라, 복합 기판의 제조에 있어서 단결정 탄화규소 기판 사이에 간극이 전혀 형성되지 않을 정도로 정밀도가 높은 가공을 할 필요가 없다. 따라서 복합 기판이 양산되는 데 알맞은 것으로 할 수 있다. 또한 이 간극은 폐색부에 의해서 폐색되어 있기 때문에, 간극에 이물이 저장되는 것을 막을 수 있다. 이에 따라, 복합 기판을 이용한 반도체 장치의 제조에 있어서, 단결정 탄화규소 기판 사이의 간극으로 기인한 공정 변동을 보다 억제할 수 있다.
폐색부는 간극 내에서 간극을 폐색하고 있더라도 좋다. 이에 따라, 간극 밖의 구조에 영향을 주는 일없이, 간극을 폐색할 수 있다.
복합 기판은 제1?제3 단결정 탄화규소 기판 상에 형성된 피복층을 갖더라도 좋고, 피복층은 폐색부를 포함한다. 이에 따라, 제1?제3 단결정 탄화규소 기판 상에 원하는 피복층을 형성함과 동시에, 간극을 폐색할 수 있다.
바람직하게는 폐색부는 탄화규소로 만들어져 있다. 이에 따라, 단결정 탄화규소 기판 사이의 간극을 단결정 탄화규소 기판과 같은 재료에 의해서 폐색할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 따르면 복수의 단결정 탄화규소 기판을 갖는 복합 기판을 이용한 반도체 장치의 제조에 있어서, 탄화규소 기판 사이의 간극으로 기인한 공정 변동을 억제할 수 있다.
도 1은 본 발명의 실시예 1에 있어서의 복합 기판의 구성을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 일부 확대도이다.
도 3은 도 2의 선 III-III에 따르는 개략적인 일부 단면도이다.
도 4는 본 발명의 실시예 1에 있어서의 복합 기판의 제조 방법의 일공정을 개략적으로 도시하는 일부 단면도이다.
도 5는 제1 비교예인 복합 기판의 이상적인 구성을 도시하는 평면도이다.
도 6은 제1 비교예인 복합 기판의 실제 구성을 도시하는 평면도이다.
도 7은 도 5의 일부 확대도이다.
도 8은 본 발명의 실시예 2에 있어서의 복합 기판의 구성을 개략적으로 도시하는 평면도이다.
도 9는 도 8의 일부 확대도이다.
도 10은 제2 비교예인 복합 기판의 이상적인 구성을 도시하는 평면도이다.
도 11은 제1 비교예인 복합 기판의 실제 구성을 도시하는 평면도이다.
도 12는 본 발명의 실시예 3에 있어서의 복합 기판의 구성을 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 실시예 3에 있어서의 복합 기판의 제조 방법의 일공정을 개략적으로 도시하는 평면도이다.
도 14는 본 발명의 실시예 4에 있어서의 복합 기판의 구성을 개략적으로 도시하는 일부 단면도이다.
도 15는 본 발명의 실시예 5에 있어서의 복합 기판의 구성을 개략적으로 도시하는 일부 단면도이다.
도 16은 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 방법의 일공정을 개략적으로 도시하는 부분 단면도이다.
도 17은 본 발명의 실시예 6에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 부분 단면도이다.
도 18은 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 개략적인 흐름도이다.
도 19는 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제1 공정을 개략적으로 도시하는 부분 단면도이다.
도 20은 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제2 공정을 개략적으로 도시하는 부분 단면도이다.
도 21은 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제3 공정을 개략적으로 도시하는 부분 단면도이다.
도 22는 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제4 공정을 개략적으로 도시하는 부분 단면도이다.
도 23은 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제5 공정을 개략적으로 도시하는 부분 단면도이다.
이하, 도면에 기초하여 본 발명의 실시예를 설명한다.
(실시예 1)
도 1에 도시한 바와 같이, 본 실시예의 복합 기판(71)은 베이스부(30)와, 베이스부(30)상에 마련된 SiC 기판(11?13)을 갖는다. SiC 기판(11?13)의 각각과 베이스부(30)와는 서로 접합되어 있다.
SiC 기판(11?13)의 각각은 단결정 탄화규소 기판이다. 바람직하게는 SiC 기판(11?13)의 표면(도시되어 있는 면)은 연마됨으로써 평탄화된 면이다. 또한 바람직하게는 SiC 기판(11?13)의 각각은 실질적으로 동일한 재료로 만들어지고, 또한 실질적으로 동일한 면 방위를 갖는 기판이다.
베이스부(30)는, 본 실시예에 있어서는 탄화규소로 만들어진 기판이다. 바람직하게는, 베이스부(30) 중 적어도 SiC 기판(11?13)의 각각에 면하는 부분은, SiC 기판(11?13)의 결정 구조에 대응한 결정 구조를 갖는다. 구체적으로는, 베이스부(30) 중 SiC 기판(11?13)의 각각에 면하는 부분은, SiC 기판(11?13) 상에 에피택셜 성장한 부분이다. 베이스부(30)는 단결정 구조를 갖는 부분을 포함하더라도 좋다. 이 부분의 결정성은 SiC 기판(11?13)의 결정성보다도 낮더라도 좋다. 또한 이 부분의 마이크로 파이프 밀도는 SiC 기판(11?13)의 마이크로 파이프 밀도보다도 높더라도 좋다. 또한 바람직하게는, 베이스부(30)는 SiC 기판(11?13)의 불순물 농도에 비하여 보다 큰 불순물 농도를 갖는다. 베이스부(30)의 두께는, 예를 들면 400㎛이다.
또한 도 2 및 도 3에 도시한 바와 같이, SiC 기판(11)(제1 단결정 탄화규소 기판)은, 평면에서 보아(도 2) 각도(G1)(제1 각도)를 갖는 정점(P1)(제1 정점)에서 연장되는 변(S1)(제1 변)을 갖는다. SiC 기판(12)(제2 단결정 탄화규소 기판)은, 평면에서 보아 각도(G1)와의 합이 180°가 되는 각도(G2)(제2 각도)를 갖는 정점(P2)(제2 정점)에서 연장되는 변(S2)(제2 변)을 갖는다. SiC 기판(13)(제3 단결정 탄화규소 기판)은, 평면에서 보아 정점(P3 및 P4)(제3 및 제4 정점) 사이를 잇는 변(S3)(제3 변)을 갖는다.
정점(P1) 과 (P2)는, 변(S1)와 (S2)가 도 2에 도시한 바와 같이 직선형으로 병행하도록 상호 맞대어져 있다. 또한 변(S1)의 적어도 일부가 변(S3)에 맞대어져 있다. 또한 변(S2)의 적어도 일부가 변(S3)에 맞대어져 있다. 정점(P1 및 P2)이 맞대어져 있는 근방에는, 다른 정점은 배치되어 있지 않고, 간극(GP)은 T자형의 형상을 갖는다.
또 각 부재의 가공 정밀도와 각 부재의 배치 정밀도에는, 실제로 한계가 있기 때문에, SiC 기판(11?13) 사이의 간극을 완전히 없애는 것은 곤란하며, 통상 SiC 기판(11?13) 사이에 미소한 간극(GP)이 생긴다. 이 간극의 폭(LG)은, 바람직하게는 최소치로서 100㎛ 이하이며, 보다 바람직하게는 평균치로서 100㎛ 이하이며, 더욱 바람직하게는 최대치로서 100㎛ 이하이다. 이 간극(GP)은 정점(P1 및 P2)의 사이에도 형성될 수 있고, 변(S1 및 S2)의 각각과 변(S3) 사이에도 형성될 수 있다.
또한 본 실시예에 있어서는, 상기한 각도(G1 및 G2)의 각각은 90°이다. 보다 구체적으로는, SiC 기판(11?13) 각각의 평면에서 보는 형상은 직사각형이며, 예를 들면, 도 1에 도시한 바와 같이 정방형이더라도 좋다. 이 정방형의 1변의 길이에는, SiC 기판(11?13), 즉 단결정 탄화규소 기판의 양산 제조 기술상의 상한이 있다. 치수의 일례를 들면, SiC 기판(11?13)의 각각은 20×20㎜의 정방형 평면 형상과 400㎛의 두께를 갖는다.
다음에 복합 기판(71)의 제조 방법에 관해서 설명한다.
우선 베이스부(30) 상에, SiC 기판(11?13)의 각각이 도 1에 도시한 바와 같이 적재된다. SiC 기판(11?13) 각각의 베이스부(30)에 면하는 면은, 바람직하게는, 슬라이스에 의해서 형성된 면, 즉 슬라이스에 의해서 형성되고 그 후에 연마되어 있지 않은 면(소위 에즈 슬라이스면, as slice surface)으로 된다. 이러한 면은, 슬라이스에 의해서 적절한 기복을 가질 수 있다. 또 베이스부(30)의 SiC 기판(11?13)에 면하는 면이 에즈 슬라이스면이 되더라도 좋다.
다음에, SiC 기판(11?13) 사이의 간극(GP)(도 2)이 가능한 작아지도록, SiC 기판(11?13)의 배치가 조정된다. 구체적으로는, 변(S1 및 S2)의 각각이 변(S3)에 맞대어지고, 또한 정점(P1 및 P2)이 상호 맞대어진다. 이 작업은, 예를 들면 도 1에 있어서, SiC 기판(11)의 윗변과 SiC 기판(13)의 아래변 사이를 끼우는 작업, SiC 기판(12)의 윗변과 SiC 기판(13)의 아래변 사이를 끼우는 작업, 및 SiC 기판(11)의 우변과 SiC 기판의 좌변 사이를 끼우는 작업을 함으로써 행할 수 있다.
다음에 분위기가, 대기 분위기를 감압함으로써 얻어진 분위기가 된다. 분위기의 압력은, 바람직하게는 10-1Pa 보다도 높고 104Pa 보다도 낮게 된다.
또 상기한 분위기는 불활성 가스 분위기이더라도 좋다. 불활성 가스로서는, 예를 들면 He, Ar 등의 희가스, 질소 가스 또는 희가스와 질소 가스의 혼합 가스를 이용할 수 있다. 또한 분위기 압력은, 바람직하게는 50kPa 이하가 되고, 보다 바람직하게는 10kPa 이하가 된다.
도 4에 도시한 바와 같이, 이 시점에서는 SiC 기판(11?13)(SiC 기판(13)은 도시 생략)의 각각과 베이스부(30)는 상호 겹쳐 쌓이도록 놓여져 있을 뿐으로서, 아직 상호 접합되어 있지 않다. SiC 기판(11?13)의 각각과 베이스부(30) 사이에는, SiC 기판(11?13) 각각의 이면(베이스부(30)에 면하는 면)의 미소한 기복의 존재로 인하여, 또는 베이스부(30) 표면(SiC 기판(11?13)에 면하는 면)의 미소한 기복에 의해서, 마이크로적으로는 공극(GQ)이 마련되어 있다.
다음에 SiC 기판(11?13) 및 베이스부(30)가 가열된다. 이 가열은 탄화규소가 승화할 수 있는 온도, 예를 들면 1800℃ 이상 2500℃ 이하의 온도, 보다 바람직하게는 2000℃ 이상 2300℃ 이하의 온도로 베이스부(30)의 온도가 달하도록 행해진다. 가열 시간은, 예를 들면 1?24시간이 된다.
또한 상기한 가열은, SiC 기판(11?13) 각각의 온도가 베이스부(30)의 온도미만이 되도록 행해진다. 즉, 도 4에 있어서 아래에서 위를 향해서 온도가 저하하는 것 같은 온도 경사가 형성된다. 이 온도 경사는, SiC 기판(11?13)의 각각과 베이스부(30) 사이에서, 바람직하게는 1℃/㎝ 이상 200℃/㎝ 이하이며, 보다 바람직하게는 10℃/㎝ 이상 50℃/㎝ 이하이다.
이와 같이 두께 방향(도 4에 있어서의 세로 방향)에 온도 경사가 마련되면, 공극(GQ)을 형성하는 면 중, SiC 기판(11?13)의 각각 측(도 4에 있어서의 상측)의 온도에 비하여, 베이스부(30) 측(도 4에 있어서의 하측)의 온도가 높아진다. 그 결과, 공극(GQ) 중으로의 탄화규소의 승화는 SiC 기판(11?13)에서에 비하여 베이스부(30)에서 생기기 쉬워진다. 반대로 공극(GQ) 중의 승화 가스의 재결정 반응은, 베이스부(30)상에 비하여 SiC 기판(11?13)상에 생기기 쉬워진다. 그 결과, 공극(GQ) 중에서, 도면 중 화살표(AM)로 도시한 바와 같이, 승화 및 재결정에 의한 탄화규소의 물질 이동이 생긴다.
전술한 화살표(AM)로 도시하는 물질 이동에 수반하여, 공극(GQ)은 다수의 보이드(VD)로 분해되고, 보이드(VD)는 화살표(AM)와 역방향을 향하는 화살표(AV)로 도시한 바와 같이 이동해 나간다. 또한 이 물질 이동에 수반하여 베이스부(30)는 SiC 기판(11?13) 상에 재성장해 나간다. 즉 베이스부(30)는 승화 및 재결정에 의해서 재형성되어 간다. 이 재형성은 SiC 기판(11?13)에 가까운 영역에서 서서히 진행해간다. 즉, 베이스부(30) 중 SiC 기판(11?13)의 이면(도 4에 있어서의 하면) 상에 위치하는 부분이, 이 이면에 대하여 에피택셜 성장해 간다. 바람직하게는 베이스부(30)의 전체가 재형성된다.
상기한 재형성에 의해서 베이스부(30)는 SiC 기판(11?13)의 결정 구조에 대응한 결정 구조를 갖는 부분을 포함하는 것으로 변화된다. 또한 공극(GQ)에 대응하는 공간은, 베이스부(30) 중의 보이드(VD)가 된 후, 그 대부분이 베이스부(30)의 밖으로(도 4에 있어서의 하측으로) 빠진다. 그 결과, 베이스부(30)에 각각의 이면이 접합된 SiC 기판(11?13)을 갖는 복합 기판(71)(도 1)을 얻을 수 있다.
다음에 비교예의 복합 기판(70R)(도 5)에 관해서 설명한다. 복합 기판(70R)은 SiC 기판(11p?14p)을 갖는다. SiC 기판(11p?14p)은 전술한 SiC 기판(11?13)과 같은 것이다. SiC 기판(11p?14p)은 이상적으로는 도 5에 도시한 바와 같은 매트릭스 배치를 갖는다. 즉, SiC 기판(11p?14p) 각각의 정점, 즉 4개의 정점이 만나는 위치에서, SiC 기판(11p?14p) 사이의 미소한 간극이 십자 형상을 형성한다. 그러나 실제로는, 이러한 십자 형상의 간극 대신에, 큰 간극(GW)(도 6)이 종종 형성된다. 그 원인에 관해서 이하에 설명한다.
도 7에 도시한 바와 같이, 변(S3p 및 S4p)의 각각은 SiC 기판(13p 및 14p)의 변이다. 즉 변(S3p 및 S4p)의 각각은 상호 별개의 SiC 기판에 속해 있다. 따라서, 본 비교예에 있어서 변(S3p 및 S4p)은 이상적으로는 일직선상에 배치되지만, 실제로는 오차(ES)만큼 일직선상의 배치에서 어긋난다. 이 어긋남의 존재하에서 변(S1p)이 변(S3p)에 맞대어지고 또한 변(S2p)이 변(S4p)에 맞대어지면, 변(S1p 및 S2p) 사이에 단차가 생긴다. 이 단차의 존재하에서 상호 맞대어진 SiC 기판(11p 및 12p)의 위치가, 상호 맞대어진 SiC 기판(13p 및 14p)의 위치에 대하여 오차(ET)만큼 틀어지면, 큰 간극(GW)(도 6)이 생성되어 버린다.
이에 대하여 본 복합 기판(71)에 따르면, 도 2에 도시한 바와 같이 변(S1 및 S2)이 함께 하나의 변(S3)에 맞대어지기 때문에, 변(S3)을 기준으로서 변(S1 및 변 S2)이 직선형으로 병행한다. 즉 변(S1 및 S2) 사이에 단차가 생기지 않게 된다. 따라서, 가령 상호 맞대어진 변(S1 및 S2)이 변(S3)에 따라서 틀어졌다고 해도, SiC 기판(11?13) 사이에 큰 간극이 형성되는 것을 막을 수 있다. 이로 인해, 복합 기판(71)의 사용시에, SiC 기판(11?13) 사이의 큰 간극에 의해 생기는 악영향을 작게 할 수 있다.
또한 베이스부(30)가 탄화규소로 만들어져 있는 것으로 인해, SiC 기판(11?13)의 각각과 베이스부(30)와의 갖가지 물성을 비슷하게 할 수 있다. 또한 베이스부(30)를 복합 기판(71)을 이용하여 제조되는 반도체 장치의 탄화규소로 이루어지는 부분으로서 이용할 수 있다.
베이스부(30)의 마이크로 파이프 밀도는 SiC 기판(11?13) 각각의 마이크로 파이프 밀도보다도 높더라도 좋다. 이에 따라 SiC 기판(11?13)의 각각보다 큰 점에서 형성이 곤란한 베이스부(30)를 보다 용이하게 형성할 수 있다.
바람직하게는 베이스부(30)의 불순물 농도는 SiC 기판(11?13) 각각의 불순물 농도보다도 높게 된다. 즉 상대적으로 베이스부(30)의 불순물 농도는 높고, 또한 SiC 기판(11?13)의 불순물 농도는 낮게 된다. 베이스부(30)의 불순물 농도가 높은 것에 따라서 베이스부(30)의 저항률을 작게 할 수 있기 때문에, 베이스부(30)를 반도체 장치에 있어서의 저항률이 작은 부분으로서 이용할 수 있다. 또한 SiC 기판(11?13)의 불순물 농도가 낮은 것으로 인해 그 결정 결함을 보다 용이하게 저감할 수 있다. 또 불순물로서는, 예를 들면 질소(N), 인(P), 붕소(B) 또는 알루미늄(Al)을 이용할 수 있다.
다음에 SiC 기판(11?13) 각각(단순히「SiC 기판」이라고도 칭한다)의 바람직한 형태에 관해서 이하에 설명한다.
SiC 기판의 탄화규소의 결정 구조는 육방정계인 것이 바람직하고, 4H형 또는 6H형인 것이 보다 바람직하다. 또한 바람직하게는, SiC 기판 표면의 (000-1)면에 대한 오프각은 50° 이상 65° 이하이다. 보다 바람직하게는, 표면의 오프 방위와 <1-100> 방향이 이루는 각은 5° 이하이다. 더욱 바람직하게는, <1-100> 방향에서의 (0-33-8)면에 대한 표면의 오프각은 -3° 이상 5° 이하이다. 이러한 결정 구조가 이용됨으로써, 복합 기판(71)을 이용한 반도체 장치의 채널 이동도를 높게 할 수 있다.
또 「<1-100> 방향에서의 (0-33-8)면에 대한 표면의 오프각」이란, <1-100> 방향 및 <0001> 방향이 뻗는 사영면으로의 표면 법선의 정사영과, (0-33-8)면의 법선이 이루는 각도이며, 그 부호는 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다. 또한 표면의 바람직한 오프 방위로서, 상기 이외에 SiC 기판의 <11-20> 방향이 이루는 각이 5° 이하가 되는 것과 같은 오프 방위를 이용할 수도 있다.
구체예를 들면, SiC 기판은 육방정계에 있어서의 (0001)면에서 성장한 SiC 잉곳을 (0-33-8)면을 따라서 절단함으로써 준비된다. (0-33-8)면측이 표면으로서 이용되고, (03-38)면측이 이면(베이스부(30)에 접합되는 면)으로서 이용된다. 이에 따라 표면상에서의 채널 이동도를 특히 높일 수 있다.
(실시예 2)
도 8에 도시한 바와 같이, 본 실시예의 복합 기판(72)은 전술한 SiC 기판(11및 12) 각각의 대신에, SiC 기판(11v)(제1 단결정 탄화규소 기판) 및 (12v)(제2 단결정 탄화규소 기판)을 갖는다. SiC 기판(11v) 및 (12v)의 각각은, SiC 기판(11 및 12)과 대략 마찬가지이지만, 그 평면 형상이 다르다.
도 9에 도시한 바와 같이, SiC 기판(11v)은 평면에서 보아 각도(G1v)(제1 각도)를 갖는 정점(P1)에서 연장되는 변(S1)을 갖는다. SiC 기판(12v)은, 평면에서 보아 각도(G1v)와의 합이 180°가 되는 각도(G2v)(제2 각도)를 갖는 정점(P2)에서 연장되는 변(S2)을 갖는다. 본 실시예에 있어서는, 각도(G1v)는 120°이며, 각도(G2v)는 60°이다. SiC 기판(12v)의 형상은 도 8에 도시한 바와 같이 평면에서 보아 정삼각형이더라도 좋다.
또, 상기 이외의 구성에 관해서는 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 관해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 비교예의 복합 기판(70H)(도 10)에 관해서 설명한다. 복합 기판(70H)은 SiC 기판(11q?16q)을 갖는다. SiC 기판(11q?16q)의 각각은 전술한 SiC 기판(12v)과 같은 것이다. SiC 기판(11q?16q)은 이상적으로는, 도 10에 도시한 바와 같이 각각의 정점, 즉 60°의 각도를 갖는 6개의 정점이 맞대어지도록 배치된다. 즉, SiC 기판(11q?16q) 각각의 정점이 만나는 위치에서, SiC 기판(11q?16q) 사이의 미소한 간극이 별표 형상을 형성한다. 그러나 실제로는 가공 또는 배치의 오차 때문에, 별표 형상의 간극 대신에, 비교예(도 6)와 마찬가지로 큰 간극(GW)(도 11)이 종종 형성된다.
이에 대하여 본 실시예에 따르면, 실시예 1과 마찬가지로 전술한 큰 간극의 형성을 막을 수 있다. 또한 본 실시예에 있어서는 특히, 평면에서 본 각도가 120° 및 60°의 각도를 갖는 정점을 포함하는 SiC 기판(11v 및 12v)이 이용된다. 즉 60°의 배수 각도를 갖는 정점을 포함하는 SiC 기판이 이용된다. 이와 같이 60°의 배수 각도를 갖는 정점을 포함하는 기판은, SiC 기판의 결정 구조가 육방정계인 경우, 대칭성의 관점에서 유용한 경우가 있다. 왜냐하면, 육방정계는 6회 대칭성, 즉 60°의 회전에 대한 대칭성을 갖기 때문에, SiC 기판의 각 변 끼리를 결정학적(結晶學的)으로 등가인 것으로 하기 쉽기 때문이다.
(실시예 3)
도 12에 도시한 바와 같이, 본 실시예의 복합 기판(73)은 실시예 1의 SiC 기판(11?13)에 더하여 추가로 SiC 기판(14?22)을 갖는다. SiC 기판(11?22)은 평면에서 보아 전체적으로 원형의 바깥 테두리를 갖도록 정형(整形) 및 배치되어 있다. 또한 본 실시예에 있어서는 베이스부(30)는 이 원형의 바깥 테두리에 대응한 바깥 테두리를 갖는다. 즉, 원형 형상을 갖는 베이스부(30)의 표면 전체를 덮도록 베이스부(30)상에 SiC 기판(11?22)이 마련되어 있다. 단 SiC 기판(11?22) 사이에는 실시예 1과 같은 간극(GP)이 형성될 수 있다.
다음에 복합 기판(73)의 제조 방법에 관해서 설명한다.
도 13에 도시한 바와 같이, 임의의 바깥 테두리 형상을 갖는 충분히 큰 베이스부(30)가 준비된다. 또한 실시예 1과 같은 SiC 기판(11?13)이 준비되고, 추가로 SiC 기판(14?22)이 준비된다. SiC 기판(11?22) 각각의 평면 형상은 직사각형이더라도 좋고, 예를 들면 도 13에 도시한 바와 같이 정방형이더라도 좋다. 예를 들면 SiC 기판(11?22) 각각의 평면 형상은 1변이 20㎜의 정방형이 될 수 있다.
다음에 베이스부(30)상에 SiC 기판(11?22)이 배치된다. 이 배치시의 3개의 SiC 기판(11?13)의 위치 관계는 실시예 1에서 설명한 바와 같다. 다음에, 실시예 1의 가열 공정(도 4)과 같은 공정에 의해서 SiC 기판(11?22)의 각각이 베이스부(30)에 접합된다. 다음에 불필요한 외주부를 제거하는 것으로 바깥 테두리를 원형으로 하는 가공이 이루어짐으로써, 복합 기판(73)(도 12)을 얻을 수 있다.
또, 상기 이외의 구성에 관해서는 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 관해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 1과 동일한 효과를 얻을 수 있다. 또한 전술한 불필요한 외주부의 제거에 의해서, 베이스부(30)가 넓게 노출하는 부분, 즉 SiC 기판(11?13)의 표면에 대하여 단차를 형성하는 부분을 제거할 수 있다.
(실시예 4)
도 14를 참조하여, 본 실시예의 복합 기판(81)은 전술한 SiC 기판(11?13)(SiC 기판(13)은 도시 생략)상에 형성된 피복층(21)을 갖는다. 피복층(21)은 간극(GP)을 폐색하는 폐색부(51)를 포함한다. 폐색부(51)는 베이스부(30)와의 사이에 공동을 남기면서, 이 공동을 외계로부터 격리하고 있다. 이 폐색을 보다 확실하게 하기 위해서는, SiC 기판(11?13)상에 있어서의 피복층(21)의 두께는, 바람직하게는 간극(GP) 폭의 최소치의 1/100 이상이며, 보다 바람직하게는 이 폭의 평균치의 1/100 이상이며, 더욱 바람직하게는 이 폭의 최대치의 1/100 이상이다. 또한 바람직하게는 피복층(21)의 표면(도 14의 상면)은, 예를 들면 CMP에 의한 연마로 평탄화되어 있다.
바람직하게는 피복층(21)은 탄화규소로 만들어져 있다. 또한 바람직하게는 피복층(21)의 적어도 일부는 SiC 기판(11?13)상에 에피택셜로 성장하고 있다. 이 에피택셜 성장은, SiC 기판(11?13)의 표면에 수직인 성장, 즉 도 14에 있어서의 세로 방향의 성장에 더하여, 가로 방향의 성장도 포함한다. 이 가로 방향의 성장에 의해서 폐색부(51)에 의한 폐색이 생긴다. 폐색을 보다 확실하게 하기 위해서는, 에피택셜 성장의 기점이 SiC 기판(11?13)의 표면(도 14에 있어서의 상면)에 더하여, 측면의 표면측 단부를 포함하는 것이 바람직하다. 에피택셜 성장에 필요한 가열 온도는, 예를 들면 1550℃ 이상 1600℃ 이하이다.
또한, 상기 이외의 구성에 관해서는 전술한 실시예 1?3의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, SiC 기판(11?13) 사이에는 간극(GP)이 마련되어 있다. 이에 따라, 복합 기판(81)의 제조시에 SiC 기판(11?13) 사이에 간극(GP)이 전혀 형성되지 않게 될 정도로 높은 정밀도가 요구된다. 따라서 복합 기판(81)이 양산에 알맞은 것이 된다.
또한 이 간극(GP)은 폐색부(51)에 의해서 폐색되어 있기 때문에, 간극(GP)에 이물이 저장되는 것을 막을 수 있다. 이에 따라, 복합 기판(81)의 사용시에, SiC 기판(11?13) 사이의 간극(GP)으로 인해 생기는 악영향을 보다 작게 할 수 있다. 이 악영향이란, 예를 들면 CMP에서의 간극(GP) 내에의 연마제의 잔류, CMP에서의 SiC 기판(11?13)의 에지 부족, 또는 포토레지스트 도포 공정에서의 면내 변동이 있다.
또한 SiC 기판(11?13)상에 원하는 피복층(21)을 형성함과 동시에, 간극(GP)을 폐색할 수 있다. 피복층(21)은 복합 기판(81)을 이용하여 제조되는 반도체 장치의 탄화규소로 이루어지는 부분으로서 이용할 수 있다. 바람직하게는 피복층(21)의 적어도 일부는 SiC 기판(11 및 12)상에 에피택셜로 성장하고 있다. 이에 따라 피복층(21)의 결정 구조를 반도체 장치에 알맞은 것으로 최적화할 수 있다.
(실시예 5)
도 15에 도시한 바와 같이 본 실시예의 복합 기판(82)은 폐색부(52)를 갖는다. 폐색부(52)는 간극(GP) 내에서 간극(GP)을 폐색하고 있다. 본 실시예에 있어서는 폐색부(52)는 탄화규소로 만들어져 있다.
도 16을 참조하여 복합 기판(82)의 제조 방법에 관해서 설명한다. 우선 실시예 1?3에서 설명한 바와 같은, 간극(GP)을 갖는 복합 기판이 준비된다. 다음에 SiC 기판(11?13)(SiC 기판(13)은 도시 생략)상에, 간극(GP)을 일시적으로 폐색하기 위한 덮개(70)가 형성된다. 덮개(70)는, 예를 들면 이하와 같이 형성된다.
SiC 기판(11?13)의 표면상에 탄소 원소를 함유하는 유동체로서, 유기물을 함유하는 액체인 레지스트액이 도포된다. 도포된 레지스트액이 100?300℃에서 10초?2시간 동안 가소성된다. 이에 따라 레지스트액이 경화됨으로써, 레지스트층이 형성된다. 다음에 이 레지스트층이 열처리됨으로써 탄화되고, 그 결과, 덮개(70)가 형성된다. 열처리의 조건은 분위기가 대기압 이하의 불활성 가스 또는 질소 가스이며, 온도가 300℃ 초과 1700℃ 미만이며, 처리 시간이 1분 초과 12시간 미만이다. 또한 온도가 300℃ 이하이면 탄화가 불충분해지기 쉽고, 반대로 온도가 1700℃ 이상이면 SiC 기판(11?13)의 표면이 열화하기 쉽다. 또한 처리 시간이 1분 이하에서는 레지스트층의 탄화가 불충분해지기 쉽고, 보다 긴 시간, 처리하는 것이 바람직하지만, 이 처리 시간은 길더라도 12시간 미만으로 충분하다. 또 상기한 레지스트액의 두께는, 덮개(70)의 두께가 0.1㎛ 초과 1㎜ 미만이 되도록 조정되는 것이 바람직하다. 두께가 0.1㎛ 이하이면 덮개(70)가 간극(GP)상에서 중단되어 버리는 경우가 있다. 또한 덮개(70)의 두께가 1㎜ 이상이면, 나중에 덮개(70)를 제거하는 데 요하는 시간이 길어져 버린다.
다음에 상기한 바와 같이 덮개(70)가 형성된 복합 기판이, 탄화규소가 승화할 수 있는 온도로 가열된다. 이 가열은, SiC 기판(11?13)의 덮개(70)에 면하는 측(도 16의 상측)의 온도가, SiC 기판(11?13)의 베이스부(30)에 면하는 측(도 16의 하측)의 온도에 비하여 낮아지도록, 두께 방향(도면 중, 세로 방향)으로 온도 경사가 생기도록 행해진다. 이러한 온도 경사는, 예를 들면 덮개(70)의 온도가 베이스부(30)의 온도보다도 낮아지도록 가열을 함으로써 얻어진다.
이 가열에 의해, 폐색된 간극(GP) 내에서 SiC 기판(11?13)의 측면 중 베이스부(30)에 가까운 비교적 고온의 영역에서, 덮개(70)에 가까운 비교적 저온의 영역으로, 도면 중 화살표로 도시한 바와 같이, 승화에 수반하는 물질 이동이 생긴다. 이 물질 이동과 함께, 덮개(70)에 의해서 폐색된 간극(GP) 내에서 승화물이 덮개(70)상에 퇴적한다. 이 퇴적에 의해서 폐색부(52)(도 15)가 형성된다.
폐색부(52)가 형성된 후에, 덮개(70)가 제거된다. 덮개(70)는 덮개(70)의 탄소를 산화하는 것으로 기체로 변화시킴으로써, 즉 애싱에 의해서 용이하게 제거할 수 있다. 또 덮개(70)는 연삭에 의해서 제거되더라도 좋다.
바람직하게는, 폐색부(52)가 형성될 때 처리실내의 분위기가 대기 분위기를 감압함으로써 얻어진 분위기가 된다. 분위기의 압력은 바람직하게는 10-1Pa 보다도 높고 104Pa 보다도 낮게 된다. 이 분위기는 불활성 가스 분위기이더라도 좋다. 불활성 가스로서는, 예를 들면 He, Ar 등의 희가스, 질소 가스 또는 희가스와 질소 가스와의 혼합 가스를 이용할 수 있다. 이 혼합 가스가 이용되는 경우, 질소 가스의 비율은, 예를 들면 60%이다. 또한 처리실내의 압력은, 바람직하게는 50kPa 이하로 되고, 보다 바람직하게는 10kPa 이하로 된다.
또, 상기 이외의 구성에 관해서는, 전술한 실시예 1?4의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 4와 마찬가지로 간극(GP)을 폐색함으로써 효과를 얻을 수 있다. 또한 특히 본 실시예에 따르면, 간극(GP) 밖의 구조에 영향을 주는 일없이, 간극(GP)을 폐색할 수 있다. 즉, SiC 기판(11?13)의 표면을 그 표면으로서 갖는 복합 기판(82)을 얻을 수 있다.
(실시예 6)
본 실시예에 있어서는, 복합 기판(81)(도 14)을 이용한 반도체 장치의 제조에 관해서 설명한다. 또 설명을 간단히 하기 위해서 복합 기판(81)이 갖는 SiC 기판군 중 SiC 기판(11)에만 언급하는 경우가 있지만, 다른 SiC 기판도 거의 마찬가지로 취급된다.
도 17을 참조하여, 본 실시예의 반도체 장치(100)는 종형 DiMOSFET(Double Implanted Metal Oxide Semiconductor Field Effect Transistor)로서, 베이스부(30), SiC 기판(11), 피복층(21)(버퍼층), 내압 유지층(22), p영역(123), n+영역(124), p+영역(125), 산화막(126), 소스 전극(111), 상부 소스 전극(127), 게이트 전극(110), 및 드레인 전극(112)을 갖는다. 반도체 장치(100)의 평면 형상(도 17의 위 방향에서 본 형상)은, 예를 들면 2㎜ 이상 길이의 변으로 이루어지는 직사각형 또는 정방형이다.
드레인 전극(112)은 베이스부(30)상에 마련되고, 또한 버퍼층(21)은 SiC 기판(11)상에 마련되어 있다. 이 배치로 인해, 게이트 전극(110)에 의해서 캐리어의 흐름이 제어되는 영역은 베이스부(30)가 아니라 SiC 기판(11)의 위에 배치되어 있다.
베이스부(30), SiC 기판(11) 및 버퍼층(21)은 n형의 도전형을 갖는다. 버퍼층(21)에 있어서의 n형의 도전성 불순물의 농도는, 예를 들면 5×1017㎝-3이다. 또한 버퍼층(21)의 두께는 예를 들면 0.5㎛이다.
내압 유지층(22)은 버퍼층(21)상에 형성되어 있고, 또한 도전형이 n형의 SiC로 이루어진다. 예를 들면, 내압 유지층(22)의 두께는 10㎛이며, 그 n형의 도전성 불순물의 농도는 5×1015㎝-3이다.
이 내압 유지층(22)의 표면에는 도전형이 p형인 복수의 p영역(123)이 서로 간격을 이격하여 형성되어 있다. p영역(123)의 내부에서 p영역(123)의 표면층에 n+영역(124)이 형성되어 있다. 또한, 이 n+영역(124)에 인접한 위치에는, p+영역(125)이 형성되어 있다. 복수의 p영역(123) 사이에서 노출하는 내압 유지층(22) 상에는 산화막(126)이 형성되어 있다. 구체적으로는, 산화막(126)은 한쪽의 p영역(123)에 있어서의 n+영역(124)상에서, p영역(123), 2개의 p영역(123) 사이에서 노출하는 내압 유지층(22), 다른 쪽의 p영역(123) 및 해당 다른 쪽의 p영역(123)에 있어서의 n+영역(124)상으로까지 연장하도록 형성되어 있다. 산화막(126)상에는 게이트 전극(110)이 형성되어 있다. 또한, n+영역(124) 및 p+영역(125)상에는 소스 전극(111)이 형성되어 있다. 이 소스 전극(111)상에는 상부 소스 전극(127)이 형성되어 있다.
산화막(126)과, 반도체층으로서의 n+영역(124), p+영역(125), p영역(123) 및 내압 유지층(22)과의 계면으로부터 10㎚ 이내의 영역에서의 질소 원자 농도의 최대치는 1×1021㎝-3 이상으로 되어 있다. 이에 따라, 특히 산화막(126) 아래의 채널 영역(산화막(126)에 접하는 부분으로서, n+영역(124)과 내압 유지층(22) 사이의 p영역(123) 부분)의 이동도를 향상시킬 수 있다.
다음에 반도체 장치(100)의 제조 방법에 관해서 설명한다.
도 19에 도시한 바와 같이, 우선 복합 기판(81)(도 14)이 준비된다(도 18 : 스텝 S110). 바람직하게는 피복층(21)(버퍼층)의 표면은 연마되어 있다. 또한 버퍼층(21)은 도전형이 n형의 탄화 규소로 이루어지고, 예를 들면 두께 0.5㎛의 에피택셜층이다. 또한 버퍼층(21)에 있어서의 도전형 불순물의 농도는, 예를 들면 5×1017㎝-3이 된다.
다음에, 버퍼층(21)상에 내압 유지층(22)이 형성된다(도 18 : 스텝 S120). 구체적으로는, 도전형이 n형의 탄화규소로 이루어지는 층이, 에피택셜 성장법에 의해서 형성된다. 내압 유지층(22)의 두께는, 예를 들면 10㎛가 된다. 또한 내압 유지층(22)에 있어서의 n형의 도전성 불순물의 농도는, 예를 들면 5×1015㎝-3이다.
도 20에 도시한 바와 같이, 주입 공정(도 18 : 스텝 S130)에 의해, p영역(123)과, n+영역(124)과, p+영역(125)이 이하와 같이 형성된다.
우선 p형의 도전성 불순물이 내압 유지층(22)의 일부에 선택적으로 주입됨으로써 p영역(123)이 형성된다. 다음에, n형의 도전성 불순물을 소정 영역에 선택적으로 주입함으로써 n+영역(124)이 형성되고, 또한 p형의 도전성 불순물을 소정 영역에 선택적으로 주입함으로써 p+영역(125)이 형성된다. 또 불순물의 선택적인 주입은, 예를 들면 산화막으로 이루어지는 마스크를 이용하여 행해진다.
이러한 주입 공정 후에, 활성화 어닐링 처리가 행하여진다. 예를 들면, 아르곤 분위기중, 가열 온도 1700℃로 30분간의 어닐링이 행해진다.
도 21에 도시한 바와 같이 게이트 절연막 형성 공정(도 18 : 스텝 S140)이 행하여진다. 구체적으로는, 내압 유지층(22)과, p영역(123)과, n+영역(124)과, p+영역(125)의 위를 덮도록 산화막(126)이 형성된다. 이 형성은 드라이 산화(열산화)에 의해 행해지더라도 좋다. 드라이 산화의 조건은, 예를 들면 가열 온도가 1200℃이며, 또한 가열 시간이 30분이다.
그 후, 질화 처리 공정(도 18 : 스텝 S150)이 행하여진다. 구체적으로는, 일산화질소(NO) 분위기중에서의 어닐링 처리가 행하여진다. 이 처리의 조건은, 예를 들면 가열 온도가 1100℃이며, 가열 시간이 120분이다. 그 결과, 내압 유지층(22), p영역(123), n+영역(124) 및 p+영역(125)의 각각과, 산화막(126)과의 계면 근방에 질소 원자가 도입된다.
또 이 일산화질소를 이용한 어닐링 공정 후에, 추가로 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링 처리가 행하여지더라도 좋다. 이 처리의 조건은, 예를 들면 가열 온도가 1100℃이며, 가열 시간이 60분이다.
다음에 전극 형성 공정(도 18 : 스텝 S160)에 의해, 소스 전극(111) 및 드레인 전극(112)이 이하와 같이 형성된다.
도 22에 도시한 바와 같이 산화막(126)상에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막이 형성된다. 이 레지스트막을 마스크로서 이용하여, 산화막(126) 중 n+영역(124) 및 p+영역(125)상에 위치하는 부분이 에칭에 의해 제거된다. 이에 따라 산화막(126)에 개구부가 형성된다. 다음에, 이 개구부에서 n+영역(124) 및 p+영역(125)의 각각과 접촉하도록 도체막이 형성된다. 다음에 레지스트막을 제거함으로써, 상기 도체막 중 레지스트막 상에 위치하고 있었던 부분의 제거(리프트 오프)가 행하여진다. 이 도체막은 금속막이라도 좋고, 예를 들면 니켈(Ni)로 이루어진다. 이 리프트 오프의 결과, 소스 전극(111)이 형성된다.
또, 여기서 얼로이화를 위한 열처리가 행해지는 것이 바람직하다. 예를 들면, 불활성 가스인 아르곤(Ar) 가스의 분위기중, 가열 온도 950℃로 2분의 열처리가 행해진다.
도 23을 참조하여, 소스 전극(111)상에 상부 소스 전극(127)이 형성된다. 또한, 산화막(126)상에 게이트 전극(110)이 형성된다. 또한, 복합 기판(81)의 이면상에 드레인 전극(112)이 형성된다.
다음에, 다이싱 공정(도 18 : 스텝 S170)에 의해 파선(DC)으로 도시한 바와 같이 다이싱이 행해진다. 이에 따라 복수의 반도체 장치(100)(도 17)가 추출된다.
또 본 실시예의 변형예로서, 복합 기판(81)(도 14)을 대신해서 전술한 다른 복합 기판(71?73 또는 82)을 이용할 수도 있다. 이 경우는 버퍼층(21)의 형성후에 상기와 같은 공정이 행해진다.
또한 전술된 구성에 대하여 도전형이 교체된 구성, 즉 p형과 n형이 교체된 구성을 이용할 수도 있다. 또한 종형 DiMOSFET을 예시했지만, 본 발명의 복합 기판을 이용하여 다른 반도체 장치가 제조되더라도 좋고, 예를 들면 RESURF-JFET(Reduced Surface Field-Junction Field Effect Transistor) 또는 쇼트키 다이오드가 제조되더라도 좋다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각할 만하다. 본 발명의 범위는 상기한 설명이 아니고 청구의 범위에 의해서 나타나 있고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
11?13 : SiC 기판(제1?제3 단결정 탄화규소 기판)
11v, 12v : SiC 기판(제1 및 제2 단결정 탄화규소 기판)
14?22 : SiC 기판(단결정 탄화규소 기판)
21 : 피복층(버퍼층)
22 : 내압 유지층
30 : 베이스부
51, 52 : 폐색부
70 : 덮개
71?73, 81, 82 : 복합 기판
100 : 반도체 장치
GP : 간극

Claims (5)

  1. 베이스부(30)와,
    상기 베이스부상에 마련되고, 평면에서 보아 제1 각도(G1)를 갖는 제1 정점(P1)에서 연장되는 제1 변(S1)을 갖는 제1 단결정 탄화규소 기판(11)과,
    상기 베이스부상에 마련되고, 평면에서 보아 상기 제1 각도와의 합이 180°가 되는 제2 각도(G2)를 갖는 제2 정점(P2)에서 연장되는 제2 변(S2)을 갖는 제2 단결정 탄화규소 기판(12)과,
    상기 베이스부상에 마련되고, 평면에서 보아 제3 및 제4 정점(P3, P4)의 사이를 잇는 제3 변(S3)을 갖는 제3 단결정 탄화규소 기판(13)을 구비하고,
    상기 제1 변과 상기 제2 변이 직선형으로 병행하도록 상기 제1 정점과 상기제2 정점이 상호 맞대어져 있고, 상기 제1 변의 적어도 일부가 상기 제3 변에 맞대어져 있고, 상기 제2 변의 적어도 일부가 상기 제3 변에 맞대어져 있는 것이고,
    상기 베이스부 중 상기 제1?제3 단결정 탄화규소 기판의 각각에 면하는 부분은, 상기 제1?제3 단결정 탄화규소 기판상에 에피택셜 성장한 부분인 것인 복합 기판(71).
  2. 제1항에 있어서, 상기 제1?제3 단결정 탄화규소 기판 사이에는 간극(GP)이 마련되어 있고, 상기 간극을 폐색하는 폐색부(51, 52)를 더 구비하는 것을 특징으로 하는 복합 기판(81, 82).
  3. 제2항에 있어서, 상기 폐색부(52)는 상기 간극 내에서 상기 간극을 폐색하고 있는 것을 특징으로 하는 복합 기판(82).
  4. 제2항에 있어서, 상기 제1?제3 단결정 탄화규소 기판상에 형성된 피복층(21)을 구비하고, 상기 피복층은 상기 폐색부(51)를 포함하는 것을 특징으로 하는 복합 기판(81).
  5. 제2항에 있어서, 상기 폐색부는 탄화규소로 만들어지는 것을 특징으로 하는 복합 기판.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854516B2 (ja) * 2017-07-19 2021-04-07 株式会社テンシックス 化合物半導体基板及びその製造方法
JP7563149B2 (ja) 2020-12-08 2024-10-08 株式会社デンソー 炭化珪素半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2263339C (en) * 1997-06-27 2002-07-23 Kichiya Tanino Single crystal sic and process for preparing the same
JP3254559B2 (ja) * 1997-07-04 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
JP2896667B1 (ja) * 1998-02-04 1999-05-31 日本ピラー工業株式会社 単結晶ＳｉＣ及びその製造方法
JP3785067B2 (ja) * 2001-08-22 2006-06-14 株式会社東芝 半導体素子の製造方法
JP4100669B2 (ja) * 2002-08-29 2008-06-11 富士電機デバイステクノロジー株式会社 炭化珪素薄膜の形成方法
US7314520B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations
TWI374553B (en) * 2004-12-22 2012-10-11 Panasonic Corp Semiconductor light emitting device, illumination module, illumination apparatus, method for manufacturing semiconductor light emitting device, and method for manufacturing semiconductor light emitting element
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5646139B2 (ja) * 2008-09-26 2014-12-24 株式会社東芝 半導体装置
JP2010192697A (ja) * 2009-02-18 2010-09-02 Sumitomo Electric Ind Ltd 炭化珪素基板および炭化珪素基板の製造方法
US8044408B2 (en) * 2009-05-20 2011-10-25 Nippon Steel Corporation SiC single-crystal substrate and method of producing SiC single-crystal substrate
KR20120090763A (ko) * 2009-11-13 2012-08-17 스미토모덴키고교가부시키가이샤 반도체 기판의 제조 방법
JPWO2011058830A1 (ja) * 2009-11-13 2013-03-28 住友電気工業株式会社 半導体基板の製造方法
US20120161157A1 (en) * 2009-12-25 2012-06-28 Sumitomo Electric Industries, Ltd. Silicon carbide substrate
JP2011210864A (ja) * 2010-03-29 2011-10-20 Sumitomo Electric Ind Ltd 半導体基板
JP2011243651A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd 半導体装置、貼り合せ基板およびそれらの製造方法
US8399962B2 (en) * 2010-05-18 2013-03-19 Panasonic Corporation Semiconductor chip and process for production thereof
JP2011243848A (ja) * 2010-05-20 2011-12-01 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
JP2011258768A (ja) * 2010-06-09 2011-12-22 Sumitomo Electric Ind Ltd 炭化珪素基板、エピタキシャル層付き基板、半導体装置および炭化珪素基板の製造方法
JP5789929B2 (ja) * 2010-08-03 2015-10-07 住友電気工業株式会社 Ｉｉｉ族窒化物結晶の成長方法

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