CN101542739B - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

Info

Publication number
CN101542739B
CN101542739B CN2007800432944A CN200780043294A CN101542739B CN 101542739 B CN101542739 B CN 101542739B CN 2007800432944 A CN2007800432944 A CN 2007800432944A CN 200780043294 A CN200780043294 A CN 200780043294A CN 101542739 B CN101542739 B CN 101542739B
Authority
CN
China
Prior art keywords
sic
semiconductor layer
base semiconductor
ledge surface
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800432944A
Other languages
English (en)
Other versions
CN101542739A (zh
Inventor
原田真
增田健良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN101542739A publication Critical patent/CN101542739A/zh
Application granted granted Critical
Publication of CN101542739B publication Critical patent/CN101542739B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种具有良好工作性能的碳化硅半导体装置及其制造方法。通过对提供在4H-SiC衬底(10)上的初始生长层(11)的表面进行Si膜覆盖的退火，从而形成扩大的台阶表面。然后在初始生长层(11)上外延生长新生长层(21)。在扩大的台阶表面上生长在低温稳定的多型体3C-SiC部(21a)，并且在其它区域上生长4H-SiC部(21b)。选择性地去除3C-SiC部(21a)同时使4H-SiC部(21b)保留不被去除，从而形成沟槽(Tr)。在沟槽(Tr)内形成UMOSFET栅电极(27)。可以将UMOSFET中的沟道区调节为低指数面，并且可以实现具有高沟道迁移率级和良好工作性能的碳化硅半导体器件。

Description

碳化硅半导体器件及其制造方法 
技术领域
本发明涉及一种包括扩大的台阶部(extended terrace portion)的碳化硅半导体器件及其制造方法。 
背景技术
诸如通过利用其中Si和C以1∶1的成分比结合的碳化硅衬底(SiC衬底)形成的晶体管或二极管的半导体器件，期望被具体应用为功率器件。由于碳化硅是宽带隙半导体并且其击穿电场的数量级比硅的击穿电场的数量级高，所以即使减小pn结或肖特基结中的耗尽层厚度，也能保持高的反向击穿电压。因此，使用碳化硅衬底允许减小器件的厚度和增加掺杂浓度。因此，期望能够实现具有低阻抗和高击穿电压的低损耗器件。具有4H或6H多型体的衬底通常用作碳化硅衬底，并且为了实现平滑的外延生长，使用具有相对于{0001}面大约偏移8°的主面的衬底。 
在利用碳化硅衬底形成的MOSFET中，主流是垂直MOSFET(金属氧化物半导体场效应晶体管)，在所述垂直MOSFET中，为了可以有效地利用碳化硅层的表面，电流垂直流动。已知的一种垂直MOSFET是所谓的UMOSFET(其还称为沟槽型MOSFET)，其具有在部分碳化硅层中形成的沟槽和在沟槽中形成的栅电极。这是垂直提供沟道区的晶体管。例如，在日本专利特开No.10-125904(专利文献1)、日本专利特开No.2005-56868(专利文献2)和日本专利特开No.2005-340685(专利文献3)中，公开了UMOSFET的实例。 
专利文献1：日本专利特开No.10-125904 
专利文献2：日本专利特开No.2005-56868 
专利文献3：日本专利特开No.2005-340685 
发明内容
本发明要解决的问题 
在作为碳化硅半导体器件中的主流的功率器件中，使用具有六方晶系结构的4H或6H多型体的碳化硅衬底。在这种情况下，使用具有相对{0001}面偏移大约8°的主面的碳化硅衬底。原因是：例如，如果主面是{0001}面，那么具有立方体晶型结构的碳化硅层更容易在该衬底上外延生长。在通过各向异性干法蚀刻RIE形成沟槽的情况下，沟槽的侧面变得与主面几乎垂直。因此，除了平行于偏移方向的表面之外，每个侧面都相对于与{0001}面垂直的低指数面(low-index surface)倾斜。换句话说，存在一个问题，即，很难控制沟槽的侧面的方向，以便提高沟道迁移率。前面的专利文献2公开了：主面的偏移角限制在5°以内，并且侧面相对于{03-38}面或与{0001}面形成的角限制在10°以内，以便获得尽可能高的沟道迁移率。然而，在本技术中，该侧面与例如{03-38}面或{1-100}面的低指数面(low-order surface)不匹配。 
此外，如专利文献1中的图1(b)所公开的，存在以下现象：在由RIE形成的沟槽的底部产生了所谓“子沟槽”的呈突出形状的凹陷部。结果，存在如下问题：在UMOSFET的操作期间，电场集中在该子沟槽部分上并且使击穿电压降低。在专利文献3中，分析了在沟槽的底部形成子沟槽的现象，并且在形成沟槽的蚀刻的最终精加工中，进行各向同性蚀刻的气体蚀刻来代替RIE，以便钝化子沟槽的尖端的角。然而，实际是困难的，因为这种技术使得子沟槽被完全除去，并且需要复杂的处理。 
另外，还存在以下问题，即，在通过RIE形成沟槽时，在碳化硅层中的沟槽的壁部会出现蚀刻损伤，并且会降低UMOSFET的沟道迁移率。 
考虑到要在某一条件下生长宽平的台阶部，并且立方碳化硅层更有可能在六方晶系碳化硅层的平坦表面上外延生长的事实，本发明的目的在于提供一种设法具有良好性能特性的碳化硅半导体器件及其制造方法，以便于使得沟道区与六方晶系部分的低指数面相匹配。 
解决问题的技术手段 
根据本发明的碳化硅半导体器件的制造方法是如下方法：通过热处理六方晶系的基底半导体层，同时向该基底半导体层提供硅，来形成扩大的台阶表面；在基底半导体层上外延生长由碳化硅制成的新生长层；通过去除新生长层中生长在扩大的台阶表面上的部分，形成沟槽；以及在该沟槽中形成栅电极。 
利用该方法，具有立方结构的碳化硅晶体外延生长在新生长层中延长的台阶表面上。因此，通过去除该部分形成的沟槽的侧面几乎垂直于该扩大的台阶表面。由此，沟槽的侧面可以具有碳化硅晶体的低指数面，并且可以提高碳化硅半导体器件的沟道迁移率。 
在形成沟槽的步骤中，选择性去除了生长在新生长层中的扩大的台阶表面上的部分。结果，在没有生成子沟槽的情况下，容易地形成沟槽。 
通过在1500-1900℃的温度下退火，例如，可以选择性去除扩大的台阶表面上生长的部分，以便于在没有形成子沟槽或造成蚀刻损伤的情况下，形成沟槽。 
在形成扩大的台阶表面的步骤中，在基底半导体层上形成含Si的涂覆膜，然后在不低于涂覆膜熔点的温度下热处理基底半导体层。结果，可以容易地形成宽的延长的台阶表面。 
尤其是，在基底半导体层具有在<1-100>方向或<11-20>方向上相对于{0001}面倾斜不小于2°的主面的情况下，形成具有至少一边与倾斜方向正交的多边形涂覆膜。结果，通过去除立方晶体形成的沟槽的侧面容易变得平行于{11-20}面或{1-100}面。因此，沿着{11-20}面或{1-100}面还形成了碳化硅半导体器件的沟道区，并且可靠地获得了载流子沿着低指数面移动的、具有高沟道迁移率的半导体器件。 
在根据本发明的碳化硅半导体器件中，通过在表面处具有延长的台阶表面的六方晶系的基底半导体层上外延生长来提供新生长层，并且在通过去除在新生长层中位于延长的台阶表面上的部分而形成的沟槽中形成栅电极。 
结果，位于新生长层中的延长的台阶表面上的部分包括具有立方晶结构的碳化硅晶体，并且通过去除这个部分形成的沟槽的侧面与延长的台阶表面几乎垂直。因此，沟槽的侧面可以具有碳化硅晶体的低指数面，并且可以提高碳化硅半导体器件的沟道迁移率。 
尤其是，基底半导体层具有在<1-100>方向或<11-20>方向上相对于{0001}面倾斜不小于2°的主面，并且沟槽的二维形状是具有至少一边与倾斜方向正交的多边形。结果，沿着{11-20}面或{1-100}面可以容易地形成沟道区。因此，载流子沿着低指数面{11-20}面或{1-100}面移动，并且可以可靠地得到提高沟道迁移率的效果。 
发明效果 
利用根据本发明的碳化硅半导体器件及其制造方法，可以获得具有高沟道迁移率和优良性能特性的碳化硅半导体器件。 
附图说明
图1(a)-(c)是示出实施例中形成延长的台阶表面的步骤和形成新生长层的步骤的横截面图。 
图2(a)和(b)是下述情况下的生长机理的图，在所述情况下，在生长了最初生长层之后，在没有对覆盖有Si膜的最初生长层执行退火的情况下，进一步外延生长新生长层。 
图3(a)和(b)是下述情况下的生长机理的图，在所述情况下，在生长了最初生长层之后，对覆盖有Si膜的最初生长层执行退火，然后外延生长新生长层。 
图4(a)-(f)是示出实施例中的UMOSFET的制造处理的图。 
图5(a)和(b)是实施例及其变形例中的沟槽侧面的取向的透视图。 
附图标记的说明 
10 4H-SiC衬底，11最初生长层(基底半导体层)，14A扩大的纽结表面，14B纽结表面，15A延长的台阶表面，15B台阶表面，16氧化硅膜，21新生长层，21a 3C-SiC部，21a1 n型3C-SiC部，21a2 p型3C-SiC部，21b 4H-SiC部，21b1 n型4H-SiC部，21b2 p型4H-SiC部(p阱区)，23源区，24 p+接触区，26栅绝缘膜，27栅电极，29源极，30漏极，M1涂覆膜，M2碳盖 
具体实施方式
形成延长的台阶表面 
图1(a)-(c)是示出实施例中形成延长的台阶表面的步骤和形成新生长层的步骤的横截面图。 
在图1(a)示出的步骤中，制备n型4H-SiC衬底10，其具有0.02Ωcm的电阻率，400μm的厚度，还将在<11-20>方向上偏离大约8°的{0001}面作为主面。然后，利用CVD外延生长方法，通过原位掺杂，在4H-SiC衬底10上外延生长最初生长层(基底半导体层)11，其具有大约10μm的厚度且包括大约1×1016cm-3浓度的n型掺杂剂。此时，最初生长层11的表面部分包括具有相对规则形状的许多阶梯，并且每个阶梯的表面包括纽结表面和台阶表面。台阶表面对应于{0001}面， 并且具有近似10nm的宽度。纽结表面对应于{11-2n}面(其中“n”是任意整数)或{03-38}面。然而，当使用6H-SiC衬底时，台阶表面对应于{0001}面，并且纽结表面对应于{01-14}面。具有略微规则形状的许多阶梯形成在最初生长层11的表面上。这些阶梯的集合称为“聚束阶梯(bunching step)”。应该注意，可以使用6H-SiC衬底代替4H-SiC衬底。此外，可以使用具有聚束阶梯的层作为基底半导体层，其中，所述聚束阶梯通过热处理等形成在碳化硅衬底自身表面上。 
接下来，在图1(b)示出的步骤中，沉积Si膜，以覆盖最初生长层11，然后对其进行图案化，从而形成覆盖器件形成区的涂覆膜M1。应该注意，没有用涂覆膜M1覆盖的区域可以用抗蚀剂膜覆盖。然后在一定的条件下进行退火，也就是，在大约1500℃下，在Ar气氛中，持续大约2个小时。此时，在用涂覆膜M1覆盖的区域Rt1中，形成扩大的台阶表面15A和扩大的纽结表面14A，其是通过延长聚束阶梯的台阶表面和纽结表面而形成的(见区域Rt1的部分放大图)。虽然还没有全面阐明形成这种扩大的台阶表面的机理，但是经验事实显示：在提供Si的同时，通过退火形成了具有极大扩大的台阶表面和纽结表面的阶梯。另一方面，在没有用涂覆膜覆盖的区域Rt2中，存在台阶表面15B和纽结表面14B，其几乎没有延长(见区域Rt2的部分放大图)。扩大的台阶表面15A已经被延长为具有大约0.1-50μm的宽度。虽然已将扩大的台阶表面15A延长为未扩大的台阶表面15B的十倍宽或更宽，但是为了说明方便，在图1(b)中的部分放大图中没有按比例划出。 
虽然在本实施例中，在1500℃对最初生长层11进行退火，以形成扩大的台阶表面15A，但是这里的退火温度优选具有下述的范围。为了抑制SiC的升华和完全分解，该退火温度优选不高于2545℃。为了在某种程度上抑制SiC升华成为SiC2、Si或Si2C，该退火温度优选不高于2000℃。为了充分抑制SiC升华成为SiC2、Si或Si2C，并且为了有利于控制最初生长层11的表面形态(surface morphology)，该退火温度优选不高于1800℃。为了进一步改善最初生长层11的表面形态，该退火温度优选不高于1600℃。
虽然，在本实施例中，在退火时，通过用由Si制成的涂覆膜M1覆盖最初生长层11，来将Si提供到最初生长层11的表面上，但是也可以使用其他方法代替该方法。例如，其它方法包括：在退火时，通过将Si基气体流到最初生长层11的表面上而将Si提供到最初生长层11的表面上的方法；将含Si的液体提供到最初生长层11的表面上的方法；或者用由SiO2制成的涂覆膜覆盖最初生长层11的方法等。 
接下来，在图1(c)示出的步骤中，利用硝酸和氢氟酸的混合物去除涂覆膜M1，然后通过利用原位掺杂的CVD外延生长方法，在最初生长层11上外延生长大约1μm厚的新生长层21。该新生长层21包括生长在被利用涂覆膜覆盖的区域上的3C-SiC部21a，和生长在没有被利用涂覆膜M1覆盖的区域上的4H-SiC部21b。在图1(c)中，虽然3C-SiC部21a生长在垂直于扩大的台阶表面15A的方向上，并因此3C-SiC部21a和4H-SiC部21b具有相对于衬底表面倾斜的界面，但是为了方便，将3C-SiC部21a和4H-SiC部21b描述为好像它们不具有倾斜的界面。在下文中，将描述在具有扩大的台阶表面15A的区域上具有与4H-SiC不同的多型体的3C-SiC的生长机理。 
图2(a)和(b)是下述情况下的生长机理的图，在所述情况中，在生长了最初生长层11之后，在没有对覆盖有Si膜的最初生长层11执行退火的情况下，进一步外延生长新生长层21。换句话说，图2(a)和(b)示出了图1(c)中示出的4H-SiC部21b中的生长机理。如图2(a)所示，达到聚束阶梯的窄台阶表面15B的上表面的活性物质(含有有助于外延生长的Si和C的化合物)在台阶表面15B上移动，并直接达到纽结表面14B。然后，如图2(b)所示，关于基底层(最初生长层11)的晶体结构的信息从纽结表面14B通过，并且由4H-SiC制成的新生长部分开始生长(阶梯流生长(step-flow growth))。在SiC 晶体的情况下，由于存在多个多型体，在具有很小纽结表面的{0001}面上，很难高质量地均相外延生长。因此，通常使用具有相对于{0001}面偏移的主面的偏移衬底。 
图3(a)和(b)是下述情况下的生长机理的图，在所述情况中，在生长了最初生长层11之后，对覆盖有Si膜的最初生长层11进行退火，然后外延生长新生长层21。换句话说，图3(a)和(b)示出了图1(c)中示出的3C-SiC部21a的生长机理。如图3(a)所示，即使当已经达到扩大的台阶表面15A的活性物质在扩大的台阶表面15A上移动时，也几乎不可能达到纽结表面14A。这是因为聚束阶梯的台阶表面15具有大约10nm的宽度P1，而扩大的台阶表面15A具有不小于次微米(sub-μm)(不小于0.1μm且不大于50μm)数量级的宽度。因此，如图3(b)所示，在活性物质达到扩大的纽结表面14A之前，晶体生长从扩大的台阶表面15A的上表面开始(二维成核现象)。在这种情况下，关于基底层(最初生长层)的晶体结构信息没有通过。因此，不太可能出现均相外延生长，并且由在低温下具有稳定多型体的3C-SiC制成的新生长层开始生长。 
UMOSFET的制造处理 
图4(a)-(f)是示出实施例中UMOSFET的制造处理的图。在图4(a)示出的步骤中，详细描述图1(c)中示出的步骤中的新生长层21的结构。在图4(a)-(c)中，虽然3C-SiC部21a在垂直于扩大的台阶表面15A的方向上生长，并且3C-SiC部21a和4H-SiC部21b具有相对于衬底表面倾斜的界面，但是为了方便，将3C-SiC部21a和4H-SiC部21b描述为就像它们没有倾斜界面一样。 
如图4(a)所示，当外延生长新生长层21时，首先通过使用原位掺杂的CVD外延生长方法，在最初生长层11上外延生长n型3C-SiC部21a1和n型4H-SiC部21b1，其具有大约0.2μm的厚度且包括大约1×1016cm-3浓度的n型掺杂剂。接下来，在n型3C-SiC部21a1和n型4H-SiC部21b1上外延生长p型3C-SiC部21a2和p型4H-SiC部21b2(P阱区)，其具有大约0.8μm的厚度(深度)且包括大约1×1017cm-3浓度的p型掺杂剂。 
接下来，在图4(b)示出的步骤中，通过利用离子注入法，在新生长层21中，在p型3C-SiC部21a2的表面部分和在其两侧上的p型4H-SiC部21b(p阱区)的表面部分上方扩大的区域中，形成具有大约0.3μm的厚度(深度)且包括1×1019cm-3浓度的n型掺杂剂的源区23。此外，在一部分p型4H-SiC部21b2中形成厚度(深度)大约为0.3μm且包括5×1019cm-3浓度的p型掺杂剂的p+接触区24。应该注意，离子注入时衬底的温度全部是500℃。 
接下来，在图4(c)示出的步骤中，厚度为2.5-3μm的正型抗蚀剂施加在整个衬底上，并在一定的条件下进行热处理，也就是，在750℃下在氩气氛中持续15分钟，以形成覆盖衬底的0.8-1μm厚的碳膜。其后，图案化该碳膜以形成碳盖M2，其中，位于3C-SiC部21a上的区域是开放的。 
接下来，在图4(d)示出的步骤中，在一定的条件下，执行热退火，也就是：在1700℃在氩气氛中，对覆盖有碳盖M2的4H-SiC部21b热退火30-40分钟。结果，3C-SiC部21a被升华，而具有比3C-SiC部21a高的升华温度的4H-SiC部21b没有被升华，且几乎全部保留。换句话说，在该步骤中，选择性去除了3C-SiC部21a，以形成由4H-SiC部21b形成的壁部的沟槽Tr。应该注意，即使去除了一部分4H-SiC部21a，对应于沟槽Tr的侧面的部分也仅需要具有如图5(a)或5(b)中示出的结晶定向，这将在下文中描述。为了抑制4H-SiC部21b的升华和分解，在该退火步骤中的适当的退火温度优选不高于2545℃。为了保持4H-SiC部21b的表面形态处于良好状态，该退火温度优选不高于1600℃。然而，可以看到，在实际制造处理中退火温度优选在1500-1900℃的范围内，因为适当的温度还可以根据Ar气氛中的压力或 时间周期来调节。 
应该注意，为了升华3C-SiC部21a，碳盖M2不是必须的。在退火时，衬底的整个上表面可以是开放的。然而，通过用掩模覆盖4H-SiC部21b，可以更可靠地防止4H-SiC部21b的升华。代替碳盖M2，可以使用具有诸如TaC的比SiC具有更高升华温度或熔点的材料制成的掩模。尤其是，通过对用碳膜覆盖的4H-SiC部21b进行退火，存在以下优点，即，源区23和p+接触区24的表面被平滑，以具有大约1-2nm的表面粗糙度Ra。 
选择性去除立方晶体3C-SiC部21a，并且保留六边形4H-SiC部21b的处理并不限于上述通过退火的升华工艺。例如，通过湿法蚀刻、气体蚀刻、RIE等，可以仅选择性去除立方晶部。然而，在本实施例中，存在以下优点，即，可以仅通过相对简单的退火处理(热处理)来选择性去除3C-SiC部21a。另外，还存在以下优点，即，没有形成子沟槽，并且没有造成蚀刻损伤。 
接下来，在图4(e)示出的步骤中，在一定的条件下进行热处理，也就是：在氧气氛中，在900℃持续30分钟，以去除碳盖M2。其后，在衬底上形成大约50nm厚度的氧化硅膜和大约1.2μm厚的多晶硅膜，其中，氧化硅膜是通过在其中衬底温度保持在大约1200℃的干法氧化法形成的。然后，通过CMP等来平面化氧化硅膜和多晶硅膜，以在沟槽Tr中形成栅绝缘膜26和栅电极27。 
接下来，在图4(f)示出的步骤中，通过气相沉积法、溅射法等，在4H-SiC衬底10的背表面上形成大约0.1μm厚的由Ni膜形成的漏极30。此外，在4H-SiC部21b上形成大约0.1μm厚的由Ni膜形成的源极29。 
其后，在一定的条件下进行热处理，也就是：在975℃下，在氩气 氛中持续2分钟，并且形成源极29和漏极30的Ni与形成基底层(源区23、p+接触区24和p型4H-SiC部21b2(p阱区))的碳化硅接触的状态从肖特基接触改变为欧姆接触。 
根据上述的制造处理，形成了作为n沟道型垂直晶体管和用作功率器件的UMOSFET。虽然在图4(a)-(f)中没有示出，但是许多晶体管单元U结合组成一个UMOSFET。在该UMOSFET的每个晶体管单元U中，当该UMOSFET导通时，从漏极30提供的电流从4H-SiC衬底10垂直流过初始生长层11和n型4H-SiC部21b1，并且流过p型4H-SiC部21b2(p阱区)到达源区23。邻近栅绝缘膜26的p型4H-SiC部21b2(p阱区)的区域用作载流子(在本实施例中为电子)运动的沟道区。该沟道区域中电子的迁移率被称为沟道迁移率。 
图5(a)和(b)是该实施例及其改进例中的沟槽侧面的取向的透视图。立方晶体3C-SiC部21a在扩大的台阶表面15A上外延生长，并且几乎垂直于扩大的台阶表面15A。因此，因为扩大的台阶表面15A对应于{0001}面，所以通过选择性去除3C-SiC部21a而形成的沟槽Tr的侧面变得垂直于{0001}面。换句话说，根据图1(b)中示出的掩模M1的二维形状(取向)，可以控制沟槽Tr(4H-SiC部21b)的侧面，以具有低指数面。 
在本实施例中，图1(b)中示出的涂覆膜M1被构造为具有矩形的二维形状，其各个边具有与最初生长层11(基底半导体层)的<1-100>方向或<11-20>方向平行的方向。结果，如图5(a)所示，对应于4H-SiC部21b中的沟槽Tr的侧面的部分具有{11-20}面或{1-100}面。换句话说，沿着{11-20}面或{1-100}面形成了UMOSFET的沟道区，并且载流子(本实施例中为电子)沿着低指数面运动。因此获得了具有高沟道迁移率的UMOSFET。 
在改进例中，图1(b)中示出的涂覆膜M1被构造为具有六边形 的二维形状，其各个边具有平行于最初生长层11(基底半导体层)的<1-100>方向的方向。结果，如图5(b)所示，对应于4H-SiC部21b中的沟槽Tr的侧面的部分具有{1-100}面。换句话说，沿着{1-100}面形成了UMOSFET的沟道区，并且载流子(本实施例中为电子)沿着低指数面运动。因此，根据该改进例也获得了具有高沟道迁移率的UMOSFET。 
根据上述的实施例和改进例，在使用具有在<1-100>方向或<11-20>方向上相对于{0001}面倾斜不小于2°的主面的基底半导体层(最初生长层11)的情况下，如果涂覆膜M1具有至少一个边与倾斜的方向正交的多边形二维形状，则载流子沿着为低指数面的{11-20}面或{1-100}面运动。 
应该注意，在本实施例中，虽然没有给出说明，但是在新生长层21的4H-SiC部21b中形成了诸如肖特基二极管或pn二极管的二极管。然而，没有必要将二极管与晶体管提供在同一衬底上。 
(其它实施例) 
根据本发明的碳化硅半导体器件并不限于在第一和第二实施例中描述的器件，并且只要该器件可以产生与本发明相同的效果，则在每个部分的结构、尺寸、掺杂剂浓度等方面都可以发生变化。 
在本发明中为一种碳化硅半导体衬底的碳化硅衬底并不限于4H-SiC衬底，而可以是具有与4H多型体不同的多型体的六边形SiC衬底，如6H-SiC衬底。虽然在本实施例中已经描述了将根据本发明的碳化硅半导体器件应用到UMOSFET的实例，但是根据本发明的碳化硅半导体器件还可应用到栅绝缘膜是与氧化硅膜不同的，例如氮化硅膜、氮氧化硅膜、以及各种类型的其它电介质膜等的绝缘膜的器件上。另外，根据本发明的碳化硅半导体器件还可应用到IGBT等。 
工业实用性 
根据本发明的碳化硅半导体器件可以在用作功率器件或高频器件的UMOSFET、IGBT等中使用。 

Claims (6)

1.一种制造碳化硅半导体器件的方法，包括如下步骤：
(a)通过在将硅提供给由六方晶系碳化硅制成的基底半导体层(11)的同时对所述基底半导体层(11)进行热处理，在所述基底半导体层(11)的表面的一部分上形成扩大的台阶表面(15A)；
(b)在所述基底半导体层(11)上外延生长由碳化硅制成的新生长层(21)；
(c)在所述新生长层(21)中，通过去除生长在所述扩大的台阶表面(15A)上的至少一部分(21a)来形成沟槽(Tr)；以及
(d)在所述步骤(c)之后，在所述沟槽(Tr)中形成栅电极(27)，
其中，所述步骤(a)包括以下子步骤：
(a1)形成含Si的涂覆膜(M1)，所述涂覆膜(M1)覆盖所述基底半导体层(11)的至少一部分，以及
(a2)在施加有所述涂覆膜(M1)的情况下，在不低于所述涂覆膜(M1)的熔点的温度下热处理所述基底半导体层(11)，使得与在没有覆盖所述涂覆膜(M1)的所述基底半导体层(11)的部分上形成的台阶表面(15B)相比，在覆盖有所述涂覆膜(M1)的所述基底半导体层(11)的部分上形成的台阶表面(15A)被扩大。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述的步骤(c)中，选择性地去除在新生长层(21)中的所述扩大的台阶表面(15A)上生长的部分。
3.根据权利要求2所述的制造碳化硅半导体器件的方法，其中，
在所述的步骤(c)中，通过在1500至1900℃的温度范围下退火来选择性地去除生长在所述扩大的台阶表面(15A)上的部分。
4.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述步骤(a)中，
使用具有在<1-100>方向或者<11-20>方向上相对于{0001}面倾斜不小于2°的主面的基底半导体层(11)，以及，
形成具有多边形的二维形状的涂覆膜来作为所述的涂覆膜(M1)，其中在所述二维多边形中，至少一边与所述的倾斜方向正交。
5.一种碳化硅半导体器件，包括：
基底半导体层(11)，所述基底半导体层(11)由六方晶系碳化硅制成，所述基底半导体层(11)的表面包括具有扩大的台阶表面(15A)的第一区域(Rt1)和具有未扩大的台阶表面(15B)的第二区域(Rt2)，并且，相比于未扩大的台阶表面(15B)，所述扩大的台阶表面(15A)被延长扩大为十倍宽或更宽；
在所述基底半导体层(11)上外延生长的新生长层(21)；
在所述新生长层(21)中通过去除位于所述扩大的台阶表面上的至少一部分(21a)而形成的沟槽(Tr)；以及
在所述沟槽(Tr)中形成的栅电极(27)。
6.根据权利要求5所述的碳化硅半导体器件，其中，
所述基底半导体层(11)的主面在<1-100>方向或者<11-20>方向上相对于{0001}面倾斜不小于2°，并且，
所述沟槽(Tr)的二维形状是至少一边与所述的倾斜方向正交的多边形。
CN2007800432944A 2006-11-21 2007-11-16 碳化硅半导体器件及其制造方法 Expired - Fee Related CN101542739B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006314014 2006-11-21
JP314014/2006 2006-11-21
PCT/JP2007/072290 WO2008062729A1 (fr) 2006-11-21 2007-11-16 Dispositif semiconducteur en carbure de silicium et son procédé de fabrication

Publications (2)

Publication Number Publication Date
CN101542739A CN101542739A (zh) 2009-09-23
CN101542739B true CN101542739B (zh) 2011-03-23

Family

ID=39429662

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800432944A Expired - Fee Related CN101542739B (zh) 2006-11-21 2007-11-16 碳化硅半导体器件及其制造方法

Country Status (8)

Country Link
US (1) US8198675B2 (zh)
EP (1) EP2088628A4 (zh)
JP (1) JPWO2008062729A1 (zh)
KR (1) KR20090091719A (zh)
CN (1) CN101542739B (zh)
CA (1) CA2669581A1 (zh)
TW (1) TW200840048A (zh)
WO (1) WO2008062729A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027638A (ja) * 2008-07-15 2010-02-04 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
JP2010034481A (ja) * 2008-07-31 2010-02-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
DE112010000953B4 (de) * 2009-03-05 2017-08-24 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
CN101697356B (zh) * 2009-10-29 2011-01-26 哈尔滨工程大学 一种调制导通电阻umos晶体管
CN102971853B (zh) 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
US8852342B2 (en) * 2010-08-30 2014-10-07 International Business Machines Corporation Formation of a vicinal semiconductor-carbon alloy surface and a graphene layer thereupon
CN102005478A (zh) * 2010-09-16 2011-04-06 哈尔滨工程大学 集成肖特基整流器的栅增强功率mosfet器件
JP2012089612A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板
JP2012089613A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板の製造方法
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013243179A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5811973B2 (ja) * 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6056292B2 (ja) 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN103928524B (zh) * 2014-04-21 2017-12-22 西安电子科技大学 带有n型漂移层台面的碳化硅umosfet器件及制作方法
CN103928345B (zh) * 2014-04-21 2016-09-07 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的umosfet制备方法
CN106574397B (zh) 2014-08-01 2019-10-22 住友电气工业株式会社 外延晶片及其制造方法
WO2016031439A1 (ja) * 2014-08-29 2016-03-03 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6294208B2 (ja) * 2014-10-17 2018-03-14 トヨタ自動車株式会社 トレンチゲート電極を有する絶縁ゲート型スイッチング素子の製造方法
CN105140106B (zh) * 2015-08-11 2018-04-20 中国科学院半导体研究所 一种在零偏角衬底上外延碳化硅的方法
JP6526528B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP2016052994A (ja) * 2015-11-13 2016-04-14 株式会社デンソー 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
CN105513962A (zh) * 2016-01-12 2016-04-20 上海晶亮电子科技有限公司 碳化硅器件中的Trench MOSFET的栅氧化加工方法
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018082114A (ja) * 2016-11-18 2018-05-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6988710B2 (ja) * 2018-06-18 2022-01-05 日本電信電話株式会社 ２次元材料デバイスの作製方法
CN111584350B (zh) * 2020-05-25 2022-08-30 安徽长飞先进半导体有限公司 一种SiC外延沟槽的填充方法及该方法制备得到的沟槽填充结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
JPH09102459A (ja) * 1995-10-06 1997-04-15 Matsushita Electric Ind Co Ltd 半導体ヘテロ界面形成方法
JPH10125904A (ja) 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
DE19712561C1 (de) * 1997-03-25 1998-04-30 Siemens Ag SiC-Halbleiteranordnung mit hoher Kanalbeweglichkeit
JPH11162850A (ja) 1997-08-27 1999-06-18 Matsushita Electric Ind Co Ltd 炭化珪素基板およびその製造方法、並びに炭化珪素基板を用いた半導体素子
CA2269912A1 (en) 1997-08-27 1999-03-04 Makoto Kitabatake Silicon carbide substrate, process for producing the same, and semiconductor element containing silicon carbide substrate
JP2005056868A (ja) 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
EP1306890A2 (en) 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP2003234301A (ja) 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法
JP2004152813A (ja) * 2002-10-29 2004-05-27 Toyota Motor Corp 半導体素子とその製造方法
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
JP4431647B2 (ja) * 2003-09-25 2010-03-17 学校法人関西学院 単結晶炭化ケイ素基板の表面改良方法及び単結晶炭化ケイ素成長方法
JP4581081B2 (ja) * 2004-03-25 2010-11-17 独立行政法人産業技術総合研究所 エピタキシャルウエハ作製時に用いる炭化珪素平滑化基板の作製方法、炭化珪素基板表面の平滑化及びＳｉＣエピタキシャル成長に用いる装置
DE102005017814B4 (de) 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2006013005A (ja) * 2004-06-23 2006-01-12 Denso Corp 炭化珪素半導体基板およびその製造方法
JP5017768B2 (ja) 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
JP4775102B2 (ja) 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2004-152813A 2004.05.27
JP特开2006-13005A 2006.01.12

Also Published As

Publication number Publication date
EP2088628A4 (en) 2010-11-17
WO2008062729A1 (fr) 2008-05-29
CN101542739A (zh) 2009-09-23
TW200840048A (en) 2008-10-01
EP2088628A1 (en) 2009-08-12
CA2669581A1 (en) 2009-05-29
KR20090091719A (ko) 2009-08-28
US20100314626A1 (en) 2010-12-16
JPWO2008062729A1 (ja) 2010-03-04
US8198675B2 (en) 2012-06-12

Similar Documents

Publication Publication Date Title
CN101542739B (zh) 碳化硅半导体器件及其制造方法
US8138504B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
US20050233539A1 (en) Method for manufacturing semiconductor device having trench in silicon carbide semiconductor substrate
US9269781B2 (en) Semiconductor device and method for manufacturing the same
TW201216460A (en) Semiconductor device and manufacturing method thereof
WO2015040966A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN102422388A (zh) 碳化硅衬底和半导体器件
JP2008108824A (ja) 炭化珪素半導体素子およびその製造方法
US9799515B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP6443531B2 (ja) 炭化珪素半導体装置
JP2013110238A5 (zh)
JP6135383B2 (ja) 炭化珪素半導体装置
JP5870672B2 (ja) 半導体装置
KR20090130017A (ko) 반도체 장치 및 그 제조 방법
JP4929979B2 (ja) 半導体装置および半導体装置の製造方法
JP2014056913A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110323

Termination date: 20141116

EXPY Termination of patent right or utility model