WO2008062729A1 - Dispositif semiconducteur en carbure de silicium et son procédé de fabrication - Google Patents

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WO2008062729A1
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semiconductor device
sic
trench
carbide semiconductor
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Shin Harada
Takeyoshi Masuda
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Sumitomo Electric Industries, Ltd.
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Definitions

  • Silicon carbide semiconductor device and manufacturing method thereof
  • the present invention relates to a silicon carbide semiconductor device using an enlarged terrace portion and a method for manufacturing the same.
  • SiC substrate silicon carbide substrate
  • SiC substrate silicon carbide substrate
  • the dielectric breakdown electric field is an order of magnitude higher than that of silicon, so that a high reverse breakdown voltage can be maintained even if the depletion layer at the pn junction or the Schottky junction is thinned. Therefore, if a silicon carbide substrate is used, it is possible to reduce the thickness of the device and increase the doping concentration. Therefore, it is expected to realize a high breakdown voltage and low loss power device with low on-resistance.
  • a silicon carbide substrate with a polytype of 4H or 6H is used.
  • a substrate having a main surface offset by about 8 ° from the ⁇ 0001 ⁇ surface is used.
  • a vertical MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a vertical MOSFET that allows current to flow in the vertical direction is the mainstream in order to effectively use the surface of the silicon carbide layer.
  • a so-called UMOSFET also referred to as a trench MOSFET
  • UMOSFET is disclosed in, for example, Japanese Patent Application Laid-Open No. 10-125904 (Patent Document 1), Japanese Patent Application Laid-Open No. 2005-56868 (Patent Document 2) and Japanese Patent Application Laid-Open No. 2005-340685 (Patent Document 3).
  • Patent Document 1 Japanese Patent Laid-Open No. 10-125904
  • Patent Document 2 Japanese Patent Publication No. 2005-56868
  • Patent Document 3 Japanese Patent Laid-Open No. 2005-340685 Disclosure of the invention
  • silicon carbide substrates having a hexagonal crystal structure with a polytype of 4H or 6H are used.
  • the principal plane is the ⁇ 0001 ⁇ plane
  • the trench is formed by RIE, which is anisotropic dry etching, the side surface of the trench is almost perpendicular to the main surface, so each side surface is perpendicular to the ⁇ 0001 ⁇ surface except for the surface parallel to the offset direction.
  • the surface is inclined from the low-order surface.
  • the offset angle of the main surface is kept within 5 °
  • the angle formed with the ⁇ 03-38 ⁇ surface or ⁇ 1100 ⁇ surface on the side surface is kept within 10 ° as much as possible.
  • Obtaining high channel mobility is disclosed.
  • this technique does not match the side surface with low-order surfaces such as ⁇ 03- 38 ⁇ surface and ⁇ 1 100 ⁇ surface! /.
  • An object of the present invention is that a wide flat terrace portion grows under a certain condition, and a cubic silicon carbide layer is epitaxially formed on the flat surface of the hexagonal silicon carbide layer. Focusing on the point of easy growth, the channel region is matched to the low-order plane of the hexagonal part. It is an object of the present invention to provide a silicon carbide semiconductor device having excellent operating characteristics and a method for manufacturing the same by taking measures.
  • an expanded terrace surface is formed by heat treatment while supplying silicon to a hexagonal base semiconductor layer, and then the silicon carbide semiconductor device is formed on the base semiconductor layer from silicon carbide.
  • a portion of the new growth layer grown above the enlarged terrace surface is removed to form a trench, and a gate electrode is formed in the trench.
  • silicon carbide crystals having a cubic structure are epitaxially grown above the enlarged terrace surface in the new growth layer. Therefore, the side surface of the trench formed by removing this portion. Is almost perpendicular to the enlarged terrace surface. Therefore, the side surface of the trench can be a low-order surface of the silicon carbide crystal, and the channel mobility of the silicon carbide semiconductor device can be improved.
  • annealing is performed at a temperature of 1500 ° C. to 1900 ° C., so that the trench is formed by selectively removing the sub-trench or the portion grown above the enlarged terrace surface without causing etching damage. Can be formed.
  • a widened extended terrace is formed by forming a coating film containing Si on the base semiconductor layer and then performing heat treatment at a temperature equal to or higher than the melting point of the coating film.
  • the surface can be easily formed.
  • the underlying semiconductor layer has a principal surface inclined by 2 ° or more in the ⁇ 0001 ⁇ surface force, et al., ⁇ 1-100> direction or ⁇ 11-20> direction
  • the side surface of the trench formed by removing the cubic crystal is the ⁇ 11 20 ⁇ plane or ⁇ 1 100 ⁇ plane It becomes easy to make the plane parallel to the surface.
  • the channel region of the silicon carbide semiconductor device is also formed along the ⁇ 11 20 ⁇ plane or the ⁇ 1 10 0 ⁇ plane, so that the carrier travels along the low-order plane and the channel movement A high degree of accuracy and a semiconductor device can be obtained with certainty.
  • a new growth layer is provided by epitaxy growth on a hexagonal base semiconductor layer having an enlarged terrace surface on the surface, and an enlarged terrace surface of the new growth layer is formed.
  • a gate electrode is formed in a trench formed by removing a portion located above.
  • the portion of the new growth layer located above the enlarged terrace surface is a silicon carbide crystal having a cubic structure, and the side surface of the trench formed by removing this portion is It is almost perpendicular to the enlarged terrace surface. Therefore, the side surface of the trench can be made a low-order surface of the silicon carbide crystal, and the force S can be improved to improve the channel mobility of the silicon carbide semiconductor device.
  • the underlying semiconductor layer has a principal surface inclined at 2 ° or more in the ⁇ 0001 ⁇ plane force, et al., ⁇ 1-100> direction or in the ⁇ 11-20> direction, and the plane of the trench Since the shape is a polygon in which at least one side is orthogonal to the tilt direction, the channel region can be easily formed along the ⁇ 11 20 ⁇ plane or the ⁇ 1-100 ⁇ plane. Therefore, the carrier travels along the ⁇ 11 20 ⁇ plane or ⁇ 1-100 ⁇ plane, which is a low-order plane, and the effect of improving the channel mobility can be surely exhibited.
  • FIG. 1 (a) to (c) are cross-sectional views showing a step of forming an enlarged terrace surface and a step of forming a new growth layer in the embodiment.
  • FIG. 2 (a) and (b) are views showing a growth mechanism when epitaxial growth is further performed without performing Si film coating annealing after the growth of the initial growth layer.
  • FIG. 3 (a) and (b) are diagrams showing a growth mechanism in the case where epitaxial growth is performed after the Si film coating annealing is performed after the growth of the initial growth layer.
  • FIG. 4] (a) to (f) are diagrams showing manufacturing steps of the UMOSFET in the embodiment.
  • FIG. 5 (a) and (b) show the orientation of the side surface of the trench in the embodiment and its modification. It is a perspective view.
  • Kink surface 15A enlarged terrace surface, 15B terrace surface, 16 silicon oxide film, 21 new growth layer, 21a 3C—SiC part, 21al n-type 3C—SiC part, 21a2 p-type 3C—SiC part, 21b 4H—SiC part, 21bl n-type 4H—SiC portion, 21b2 p-type 4H—SiC portion (p-well region), 23 source region, 24 p + contact region, 26 gate insulating film, 27 gate electrode, 29 source electrode, 30 drain electrode , Ml coating, M2 carbon cap.
  • FIG. 1 ⁇ to (c) are cross-sectional views showing an enlarged terrace surface forming step and a new growth layer forming step in the embodiment.
  • the ⁇ 0001 ⁇ plane which has a resistivity of 0 ⁇ 020 «11 and a thickness of 00 111, is turned off by about 8 ° in the ⁇ 11-20> direction, Prepare a ⁇ -type 4 ⁇ -SiC substrate 10. Then, using the CVD epitaxial growth method with in-situ doping, an initial growth of about 10 m in thickness is made on the 4H—SiC substrate 10 containing an n-type dopant with a concentration of about l X 10 16 cm— 3. The layer (underlying semiconductor layer) 11 is epitaxially grown.
  • a large number of steps having a relatively regular shape are present on the surface portion of the initial growth layer 11, and a kink surface and a terrace surface are present on the surface of each step.
  • the terrace surface is the ⁇ 0001 ⁇ surface and the width is about 10nm.
  • the kink plane is the ⁇ 11 2n ⁇ plane (n is an arbitrary integer) or ⁇ 03-38 ⁇ plane.
  • the terrace surface is the ⁇ 0001 ⁇ surface and the kink surface is the ⁇ 01 14 ⁇ surface.
  • the shape is regular to some extent and a large number of steps are formed. This set of steps is called a bunching step.
  • a 6H—SiC substrate may be used.
  • a silicon carbide substrate itself having a bunching step formed by heat treatment or the like may be used.
  • the Si film is patterned to form a coating film Ml covering the device formation region. .
  • the uncovered region may be covered with a resist film.
  • annealing is performed for about 2 hours in an Ar atmosphere at about 1500 ° C.
  • an enlarged terrace surface 15A and an enlarged kink surface 14A formed by expanding the terrace surface and the kink surface of the bunching step are formed (region Rt 1 (See the partial enlarged view of).
  • the initial growth layer 11 is annealed at 1500 ° C. to form the enlarged terrace surface 15A.
  • the annealing temperature at this time is preferably in the following range. In order to prevent SiC from subliming and completely decomposing, it is preferable that the temperature be in the range of 2545 ° C. or lower. Also, SiC sublimates in the SiC, Si, or Si C state.
  • the surface of the initial growth layer 11 is sufficiently suppressed from sublimating SiC in the state of Si, Si, or Si C.
  • the temperature is preferably 1800 ° C or lower. Further, in order to improve the surface morphology of the initial growth layer 11, it is preferably 1600 ° C. or lower.
  • the force of supplying Si to the surface of the initial growth layer 11 by covering the initial growth layer 11 with the coating film Ml made of Si instead of this method, Other methods can be used. For example, a method of supplying Si to the surface of the initial growth layer 11 by flowing a Si-based gas over the surface of the initial growth layer 11 during annealing, or a method of supplying a liquid containing Si to the surface of the initial growth layer 11 The initial growth layer 11 is coated with a coating film having SiO force.
  • the coating film Ml is removed using hydrofluoric acid, and then in-situ A new growth layer 21 having a thickness of about 1 inch is epitaxially grown on the initial growth layer 11 by using a CVD epitaxial growth method with doping.
  • the new growth layer 21 includes a 3C-SiC portion 21a grown on the region covered with the coating film, and a 4H-SiC portion 21b grown on the region not covered with the coating film Ml. Consists of. In Fig.
  • the 3C-SiC portion 21a grows in a direction perpendicular to the enlarged terrace surface 15A, so the 3C-SiC portion 21a and the 4H-SiC portion 21b have a boundary surface inclined from the substrate surface. For the sake of convenience, the tilt is ignored.
  • the mechanism by which 3C-SiC, which has a polytype different from 4H-SiC, grows on the region having the enlarged terrace surface 15A will be described below.
  • FIGS. 2 (a) and 2 (b) are views showing a growth mechanism in the case where the epitaxial growth is further performed without performing the Si film coating annealing after the initial growth layer 11 is grown. That is, the growth mechanism in the 4 H—SiC portion 21b shown in FIG. 1 (c) is shown.
  • the active species compounds containing Si and C that contribute to epitaxy growth
  • the narrow terrace surface 15B of the non-industrial step immediately move on the terrace surface 15B. Reach kink surface 14B.
  • the new growth part made of 4H-SiC begins to grow while taking over the crystal structure of the underlayer (initial growth layer 11) from the kink surface 14B (step flow growth). ).
  • the principal surface is offset from the ⁇ 0001 ⁇ surface. An offset substrate is used.
  • FIGS. 3 (a) and 3 (b) are views showing a growth mechanism in the case where epitaxial growth is performed after the Si film coating annealing is performed after the initial growth layer 11 is grown. In other words, it shows the growth mechanism in the 3C-SiC part 21a shown in Fig. 1 (c).
  • the active species that have reached the expansion terrace surface 15A have a low probability of reaching the kink surface 14A even if they move on the expansion terrace surface 15A. This is because the width P1 of the terrace surface 15 of the bunching step is about 10 nm, whereas the width of the enlarged terrace surface 15A is not less than the sub- ⁇ order (0.1 111 to 50 111). Therefore, as shown in FIG.
  • FIG. 4 (a) to 4 (f) are diagrams showing UMOSFET manufacturing steps in the embodiment.
  • the process shown in FIG. 4 (a) describes in detail the structure of the new growth layer 21 in the process shown in FIG. 1 (c).
  • the 3C-SiC part 21a grows in a direction perpendicular to the enlarged terrace surface 15A, so the 3C-SiC part 21a and the 4H-SiC part 21b are tilted from the substrate surface. Forces that have a boundary surface For convenience, the tilt is ignored.
  • the concentration is deposited on the initial growth layer 11 using the CVD epitaxial growth method with in-situ doping.
  • a p-type dopant having a concentration of about l X 10 17 cm- 3 and having a thickness (depth) of about 0.8 111 Type 3—3 ⁇ part 21 & 2 selection Type 4 ⁇ 1— 3 ⁇ part 2; ⁇ 2 (well area) is grown epitaxially.
  • the p-type 3C—SiC portion 21a2 in the newly grown layer 21 and the p-type 4H—SiC portion 21b (p A source region 23 containing an n-type dopant having a concentration of 1 ⁇ 10 19 cm 3 and a thickness (depth) of about 0.3 ⁇ m is formed in a region extending over the surface of the (well region). Further, a ⁇ + contact region 24 containing a p-type dopant having a concentration of 5 ⁇ 10 19 cm — 3 and having a thickness (depth) of about 0.3 m is formed in a part of the p-type 4H—SiC portion 21b2.
  • the substrate temperature during ion implantation is all 500 ° C.
  • a positive resist having a thickness of 2.5 Hm to 3 ⁇ m is applied on the entire substrate, and is 750 ° C., 15 ° C in an argon atmosphere.
  • Heat treatment under the condition of 1 minute to form a carbon film with a thickness of 8 ⁇ 8 ⁇ -1 ⁇ m covering the substrate, and then patterning the carbon film to open the region located above the 3C-SiC part 21a Carbon cap M2 is formed.
  • thermal annealing is performed in an argon atmosphere at 1700 ° C. for 30 to 40 minutes with the carbon cap M2 covering the 4H—SiC portion 21b. .
  • the 3C—SiC portion 21a sublimes, while the 4H—SiC portion 21b, which has a higher sublimation temperature compared to the 3C—SiC portion 21a, does not sublime and remains substantially. That is, in this step, the 3C—SiC portion 2 la is selectively removed to form a trench Tr having a wall portion of 4H—SiC portion 2 lb.
  • An appropriate annealing temperature in this annealing step is preferably 2545 ° C. or less in order to prevent the 4H—SiC portion 21b from sublimating and decomposing.
  • it is preferably 1600 ° C. or lower.
  • the annealing temperature is 1500 ° C to 1900 in a realistic manufacturing process. I prefer the C range! /, I know! /
  • the carbon cap M2 may be completely opened at the time of annealing, which is not always necessary. However, by covering the 4H-SiC part 21b with a mask, the sublimation of the 4H-SiC part 21b can be prevented more reliably.
  • a mask made of a material having a sublimation temperature or melting point higher than that of SiC, such as TaC, may be used.
  • the annealing with the carbon film has an advantage that the surface force Ra of the source region 23 and the p + contact region 24 is smoothed to about 1 nm to 2 nm.
  • the process of selectively removing the cubic 3C—SiC portion 21a while leaving the hexagonal 4H—SiC portion 21b is not limited to the sublimation treatment by the annealing.
  • the 3C-SiC portion 21a can be selectively removed only by a relatively simple process called annealing (heat treatment), which may cause sub-trench etching damage.
  • heat treatment is performed in an oxygen atmosphere at 900 ° C. for 30 minutes to remove the carbon cap M2.
  • CMP is performed after forming a silicon oxide film with a thickness of about 50 nm and a polysilicon film with a thickness of about 1.2, ⁇ m on the substrate by a dry oxidation method maintaining the substrate temperature at about 1200 ° C.
  • CMP is performed. Trench by flattening etc.
  • a gate insulating film 26 and a gate electrode 27 are formed in the Tr.
  • the drain electrode 30 made of a Ni film having a thickness of about 0.1 m is formed on the back surface of the 4H—SiC substrate 10 by vapor deposition, sputtering, or the like. To do. Further, a source electrode 29 made of a Ni film having a thickness of about 0.1 m is formed on the 4H—SiC portion 21b.
  • a UMOSFET that is an n-channel vertical transistor that functions as a power device is formed.
  • a large number of transistor cells U are assembled to form one UMOSFET!
  • the current force supplied from the drain electrode 30 passes through the initial growth layer 11 and the n-type 4H-SiC part 21bl from the 4H-SiC substrate 10 to the p-type 4H-SiC part. It flows vertically through 21b2 (p-well region) to source region 23.
  • FIGS. 5 (a) and 5 (b) are perspective views showing the orientation of the side surfaces of the trenches in the embodiment and its modifications.
  • a cubic 3C-SiC portion 21a is epitaxially grown almost perpendicularly to the enlarged terrace surface 15A. Therefore, the side surface of the trench Tr formed by selectively removing the 3C—SiC portion 21a is a surface perpendicular to the ⁇ 0001 ⁇ plane because the enlarged terrace surface 15A is the ⁇ 0001 ⁇ plane.
  • the side surface (4H—SiC portion 21b) of the trench Tr can be controlled to a low-order surface by the planar shape (orientation) of the mask Ml shown in FIG. 1 (b).
  • the planar shape of the coating film Ml shown in FIG. 1 (b) is a rectangular shape, and the direction of each side of the rectangular shape is defined by the initial growth layer 11 (underlying semiconductor layer).
  • the portion corresponding to the side surface of the trench Tr of the 4H SiC portion 21b is the ⁇ 11 20 ⁇ plane or ⁇ 1 100 ⁇ It becomes a surface. That is, the channel region of the UMOSFET is formed along the ⁇ 11—20 ⁇ plane or ⁇ 1—100 ⁇ plane, and carriers (electrons in the present embodiment) travel along the low-order plane. High mobility and UMOSFET can be obtained.
  • the planar shape of the coating film Ml shown in FIG. 1 (b) is a hexagon, and the direction of each side of the hexagon is defined by the initial growth layer 11 (underlying semiconductor layer). The direction parallel to the 1-100> direction.
  • the portion corresponding to the side surface of the trench Tr of the 4H—SiC portion 21b becomes the ⁇ 1 100 ⁇ plane.
  • the channel region of the UMOSFET is formed along the ⁇ 1-100 ⁇ plane, and carriers (electrons in this embodiment) travel along the low-order plane. High UMOSFET can be obtained.
  • a base semiconductor layer (initial growth layer 11) having a principal surface inclined by 2 ° or more from the ⁇ 0001 ⁇ plane in the ⁇ 1 100> direction or the ⁇ 1 1-20> direction.
  • the planar shape of the coating film Ml is a polygon whose at least one side is orthogonal to the tilt direction, the carrier is placed on the ⁇ 11 20 ⁇ plane or ⁇ 1 100 ⁇ plane, which is a low-order plane. Will run along the fi.
  • a diode such as a Schottky diode or a pn diode is formed in the 4H—SiC portion 21 b of the new growth layer 21.
  • the diode is not necessarily provided on the same substrate as the transistor! /.
  • the silicon carbide semiconductor device of the present invention is not limited to those described in the first embodiment or the second embodiment, and the structure, dimensions, dopant concentration, etc. of each part can be V, some variations can be taken.
  • a silicon carbide substrate which is one of the silicon carbide semiconductor substrates in the present invention, is not limited to a 4H-SiC substrate, such as a 6H-SiC substrate, a polytype hexagonal crystal different from the 4H polytype. It may be a SiC substrate.
  • the silicon carbide semiconductor device of the present invention is applied to a UMOSFET.
  • an insulating film whose gate insulating film is different from a silicon oxide film for example, , Silicon nitride film, silicon oxynitride film, various other invitations
  • the present invention can also be applied to the case of an electric film. It can also be applied to IGBTs.
  • the silicon carbide semiconductor device of the present invention can be used for UMOSFETs, IGBTs and the like used as power devices and high frequency devices.

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Description

明 細 書
炭化珪素半導体装置およびその製造方法
技術分野
[0001] 本発明は、拡大されたテラス部を利用した炭化珪素半導体装置およびその製造方 法に関する。
背景技術
[0002] Siと Cとが 1： 1の成分比で結合してなる炭化珪素基板（SiC基板）を用いて形成され るトランジスタ，ダイオードなどの半導体装置は、パワーデバイスとしての実用化が期 待されている。炭化珪素はワイドバンドギャップ半導体であることから、絶縁破壊電界 がシリコンよりも 1桁高いので、 pn接合部やショットキー接合部における空乏層を薄く しても高い逆耐圧を維持することができる。そこで、炭化珪素基板を用いると、デバイ スの厚さを薄ぐドーピング濃度を高めることができるため、オン抵抗が低ぐ高耐圧， 低損失のパワーデバイスの実現が期待されている。一般に、炭化珪素基板として、ポ リタイプが 4Hまたは 6Hタイプのものが用いられる力 ェピタキシャル成長を円滑に行 うためには、 {0001 }面から 8° 程度オフセットさせた主面を有する基板が用いられる
[0003] 炭化珪素基板を用いた MOSFET(Metal Oxide Semiconductor Field Effect T ransistor)としては、炭化珪素層の表面を有効に利用するために、電流を縦方向に流 す縦型 MOSFETが主流である。そして、縦型 MOSFETの 1つとして、炭化珪素層 の一部にトレンチを形成し、トレンチ内にゲート電極を形成した，いわゆる UMOSFE T (トレンチ型 MOSFETともいう）が知られている。これは、チャネル領域を縦方向に 設けたものである。 UMOSFETの例は、例えば特開平 10— 125904号公報（特許 文献 1)、特開 2005— 56868号公報（特許文献 2)および特開 2005— 340685号 公報 (特許文献 3)に開示されている。
特許文献 1：特開平 10— 125904号公報
特許文献 2：特開 2005— 56868号公幸
特許文献 3：特開 2005— 340685号公報 発明の開示
発明が解決しょうとする課題
[0004] ところで、炭化珪素半導体装置の主流となっているパワーデバイスにおいては、ポ リタイプが 4Hまたは 6Hの六方晶構造を有する炭化珪素基板が用いられる。その場 合、主面が {0001 }面であると、基板上に立方晶構造の炭化珪素層がェピタキシャ ル成長しやすいなどの理由により、 {0001 }面から 8° 程度オフセットさせた炭化珪素 基板が用いられている。一方、異方性ドライエッチングである RIEによってトレンチを 形成すると、トレンチの側面は主面にほぼ垂直になるので、各側面は、オフセット方 向に平行な面を除き、 {0001 }面に垂直な低次数面から傾いた面となる。つまり、トレ ンチの側面の方位をチャネル移動度の高い方位に制御することが困難であるという 不具合があった。上記特許文献 2には、主面のオフセット角を 5° 以内に収めて、側 面の {03— 38 }面または { 1100}面との成す角を 10° 以内に収めることにより、でき るだけ高いチャネル移動度を得ることが開示されている。しかし、この技術は、側面を { 03— 38 }面、 { 1 100 }面などの低次数面に一致させるものではな!/、。
[0005] また、特許文献 1の図 1 (b)に開示されるように、 RIEによって形成されたトレンチの 底部において、サブトレンチと呼ばれる突起状の堀込みが生じる現象がある。その結 果、 UMOSFETの動作時において、このサブトレンチ部に電界が集中し、耐圧性が 劣化するという不具合があった。特許文献 3では、トレンチの底部にサブトレンチが生 じる現象を解析し、トレンチ形成のためのエッチングの最終仕上げでは、 RIEに代え て、等方性エッチングであるガスエッチングを行うことにより、サブトレンチの先端角を 緩和するようにしている。しかし、この技術によってサブトレンチを完全に消失させるこ とは、実用上困難であり、かつ、複雑な処理を必要とする。
[0006] また、 RIEによるトレンチ形成の際に、炭化珪素層におけるトレンチの壁部にエッチ ングダメージが導入され、 UMOSFETのチャネル移動度を劣化させると!/、う不具合 もあった。
[0007] 本発明の目的は、ある条件下では、広い平坦なテラス部が成長する点、および、六 方晶炭化珪素層の平坦な表面の上には、立方晶の炭化珪素層がェピタキシャル成 長しやすいという点に着目し、チャネル領域を六方晶部分の低次数面に一致させる 手段を講ずることにより、動作特性の優れた炭化珪素半導体装置およびその製造方 法を提供することにある。
課題を解決するための手段
[0008] 本発明の炭化珪素半導体装置の製造方法は、六方晶の下地半導体層に珪素を供 給しつつ熱処理して拡大テラス面を形成した後、下地半導体層の上に、炭化珪素か らなる新成長層をェピタキシャル成長させてから、新成長層のうち拡大テラス面の上 方に成長した部分を除去してトレンチを形成し、トレンチ内にゲート電極を形成する 方法である。
[0009] この方法により、新成長層のうち拡大テラス面の上方には、立方晶構造を有する炭 化珪素結晶がェピタキシャル成長されるので、この部分を除去して形成されるトレン チの側面は、拡大テラス面にほぼ垂直である。したがって、トレンチの側面を炭化珪 素結晶の低次数面とすることが可能になり、炭化珪素半導体装置のチャネル移動度 の向上を図ることができる。
[0010] トレンチを形成する工程では、新成長層のうち拡大テラス面の上方に成長した部分 を選択的に除去することにより、サブトレンチを発生させることなぐトレンチを形成す ること力容易となる。
[0011] 例えば、 1500° C〜； 1900° Cの温度でァニールを行うことにより、サブトレンチや エッチングダメージを発生させることなぐ拡大テラス面の上方に成長した部分を選択 的に除去してトレンチを形成することができる。
[0012] 拡大テラス面を形成する工程では、下地半導体層の上に、 Siを含む被覆膜を形成 してから、被覆膜の融点以上の温度で熱処理することにより、幅の大きい拡大テラス 面を容易に形成すること力できる。
[0013] 特に、下地半導体層が、 { 0001 }面力、ら、 < 1— 100〉方向またはく 11— 20〉方 向に、 2° 以上傾いた主面を有している場合には、少なくとも 1つの辺が前記傾き方 向に直交している多角形の被覆膜を形成することにより、立方晶を除去して形成され るトレンチの側面を { 11 20 }面または { 1 100 }面に平行な面とすることが容易とな る。したがって、炭化珪素半導体装置のチャネル領域も { 11 20 }面または { 1 10 0 }面に沿って形成されるので、キャリアが低次数面に沿って走行する，チャネル移動 度の高レ、半導体装置が確実に得られる。
[0014] 本発明の炭化珪素半導体装置は、表面に拡大テラス面を有する六方晶の下地半 導体層の上に、ェピタキシャル成長により新成長層を設け、新成長層のうち拡大テラ ス面の上方に位置する部分を除去して形成されたトレンチ内に、ゲート電極を形成し たものである。
[0015] これにより、新成長層のうち拡大テラス面の上方に位置していた部分は、立方晶構 造を有する炭化珪素結晶であり、この部分を除去して形成されたトレンチの側面は、 拡大テラス面にほぼ垂直である。したがって、トレンチの側面を炭化珪素結晶の低次 数面とすることが可能になり、炭化珪素半導体装置のチャネル移動度の向上を図る こと力 Sでさる。
[0016] 特に、下地半導体層が、 {0001 }面力、ら、 < 1— 100〉方向またはく 11— 20〉方 向に、 2° 以上傾いた主面を有していて、トレンチの平面形状が、少なくとも 1つの辺 が傾き方向に直交している多角形であることにより、チャネル領域を { 11 20}面また は { 1— 100}面に沿って形成することが容易となる。したがって、キャリアが低次数面 である { 11 20 }面または { 1 - 100 }面に沿って走行することになり、チャネル移動 度の向上効果を確実に発揮することができる。
発明の効果
[0017] 本発明の炭化珪素半導体装置およびその製造方法により、チャネル移動度の高い 、動作特性が優れた炭化珪素半導体装置を得ることができる。
図面の簡単な説明
[0018] [図 1] (a)〜（c)は、実施の形態における拡大テラス面の形成工程および新成長層形 成工程を示す断面図である。
[図 2] (a) , (b)は、初期成長層の成長後、 Si膜被覆ァニールを行わずに、さらにェピ タキシャル成長を行う場合の成長機構を示す図である。
[図 3] (a) , (b)は、初期成長層の成長後、 Si膜被覆ァニールを行なってからェピタキ シャル成長を行う場合の成長機構を示す図である。
[図 4] (a)〜（f)は、実施の形態における UMOSFETの製造工程を示す図である。
[図 5] (a) , (b)は、実施の形態およびその変形例におけるトレンチ側面の方位を示す 斜視図である。
符号の説明
[0019] 10 4H— SiC基板、 11 初期成長層（下地半導体層）、 14A 拡大キンク面、 14B
キンク面、 15A 拡大テラス面、 15B テラス面、 16 シリコン酸化膜、 21 新成長 層、 21a 3C— SiC部、 21al n型 3C— SiC部、 21a2 p型 3C— SiC部、 21b 4H — SiC部、 21bl n型 4H— SiC部、 21b2 p型 4H— SiC部（pゥエル領域）、 23 ソ ース領域、 24 p+コンタクト領域、 26 ゲート絶縁膜、 27 ゲート電極、 29 ソース電 極、 30 ドレイン電極、 Ml 被覆膜、 M2 カーボンキャップ。
発明を実施するための最良の形態
[0020] 拡大テラス面の形成
図 1 ω〜（c)は、実施の形態における拡大テラス面の形成工程および新成長層形 成工程を示す断面図である。
[0021] 図 1 (a)に示す工程で、抵抗率が 0· 020 «11、厚みカ 00 111で、 < 11— 20〉方 向に約 8° オフさせた {0001 }面を主面とする η型の 4Η— SiC基板 10を準備する。 そして、 in-situドープを伴う CVDェピタキシャル成長法を用いて、 4H— SiC基板 10 の上に、濃度約 l X 1016cm— 3の n型ドーパントを含み、厚みが約 10 mの初期成長 層（下地半導体層） 11をェピタキシャル成長させる。このとき、初期成長層 11の表面 部には、比較的規則的な形状の多数のステップが存在しており、各ステップの表面 には、キンク面と、テラス面とが存在する。テラス面は、 {0001 }面であり幅は 10nm程 度である。キンク面は、 { 11 2n}面（nは任意の整数）や {03— 38 }面である。ただし 、 6H— SiC基板を用いたときには、テラス面は、 {0001 }面であり、キンク面は、 {01 14 }面である。初期成長層 11の表面には、形状がある程度規則的で多数のステツ プが形成されている。このステップの集合は、バンチングステップと呼ばれる。なお、 4 H— SiC基板に代えて、 6H— SiC基板を用いてもよい。また、下地半導体層として、 炭化珪素基板自体の表面に、熱処理等によりバンチングステップを形成されたものを 用いてもよい。
[0022] 次に、図 1 (b)に示す工程で、初期成長層 11を覆う Si膜を堆積した後、 Si膜をバタ 一ユングして、デバイス形成領域を覆う被覆膜 Mlを形成する。なお、被覆膜 Mlで 覆われていない領域は、レジスト膜によって覆っておいてもよい。そして、 Ar雰囲気 中で、約 1500° Cの条件で、約 2時間のァニールを行う。このとき、被覆膜 Mlで覆 われて!/、る領域 Rtlでは、バンチングステップのテラス面およびキンク面が拡大され てなる拡大テラス面 15Aと拡大キンク面 14Aとが形成される（領域 Rt 1の部分拡大図 参照）。このような拡大テラス面が形成される機構は、まだ十分解明されていないが、 Siを供給しながらァニールを行うことにより、極度に拡大したテラス面とキンク面とを有 するステップが形成されるのは、経験的事実である。一方、被覆膜で覆われていない 領域 Rt2では、ほとんど拡大されていないテラス面 15Bおよびキンク面 14Bが存在し ている（領域 Rt2の部分拡大図参照）。拡大テラス面 15Aの幅は、 0. Ι ΧΆ- ^Ο Χΐΐ 程度に拡大する。なお、拡大テラス面 15Aの幅は、拡大していないテラス面 15Bの 1 0倍あるいはそれ以上に拡大している力 S、図示の都合上、図 1 (b)の部分拡大図には 、正確でない縮尺で描かれている。
[0023] なお、本実施の形態においては、 1500° Cで初期成長層 11をァニールすることに より、拡大テラス面 15Aを形成した力 このときのァニール温度は以下の範囲である ことが好ましい。 SiCが昇華して完全に分解することを抑止するためには、 2545° C 以下の範囲であることが好ましい。また、 SiC , Si,または Si Cの状態で SiCが昇華
2 2
することをある程度抑止するためには、 2000° Cかであることが好ましい。また、 SiC
2
, Si,または Si Cの状態で SiCが昇華することを十分抑止し、初期成長層 11の表面
2
モフォロジの制御を容易にするためには、 1800° C以下であることが好ましい。さら に初期成長層 11の表面モフォロジを良好にするためには、 1600° C以下であること が好ましい。
[0024] なお、本実施の形態では、ァニールの際、 Siからなる被覆膜 Mlによって初期成長 層 11を覆うことにより、初期成長層 11の表面に Siを供給した力 この方法に代えて、 他の方法を採ることもできる。たとえば、ァニールの際、 Si系のガスを初期成長層 11 の表面に流すことにより、初期成長層 11の表面に Siを供給する方法、 Siを含む液体 を初期成長層 11の表面に供給する方法、初期成長層 11を SiO力 なる被覆膜によ
2
つて覆う方法、などである。
[0025] 次に、図 1 (c)に示す工程で、フッ硝酸を用いて被覆膜 Mlを除去してから、 in-situ ドープを伴う CVDェピタキシャル成長法を用いて、初期成長層 11の上に、厚みが 1 in程度の新成長層 21をェピタキシャル成長させる。この新成長層 21は、被覆膜で 覆われていた領域の上に成長した 3C— SiC部 21aと、被覆膜 Mlで覆われていなか つた領域の上に成長した 4H— SiC部 21bとからなる。図 1 (c)において、 3C— SiC部 21aは拡大テラス面 15Aに垂直な方向に成長するので、 3C— SiC部 21aと 4H— Si C部 21bとは、基板面から傾いた境界面を有している力 便宜上、傾きは無視して描 かれている。ここで、拡大テラス面 15Aを有する領域の上に、 4H— SiCとはポリタイ プが異なる 3C— SiCが成長する機構について、以下に説明する。
[0026] 図 2 (a) , (b)は、初期成長層 11の成長後、 Si膜被覆ァニールを行わずに、さらに ェピタキシャル成長を行う場合の成長機構を示す図である。つまり、図 1 (c)に示す 4 H— SiC部 21bにおける成長機構を示している。図 2 (a)に示すように、ノ ンチンダス テツプの狭いテラス面 15Bの上に到達した活性種（ェピタキシャル成長に寄与する Si や Cを含む化合物）は、テラス面 15B上を移動すると、すぐにキンク面 14Bに到達す る。そして、図 3 (b)に示すように、キンク面 14Bから下地層（初期成長層 11)の結晶 構造に関する情報を引き継ぎつつ、 4H— SiCからなる新成長部が成長を開始する（ ステップフロー成長）。 SiC結晶の場合、多数のポリタイプが存在するために、キンク 面のほとんどない {0001 }面上には、良質なホモェピタキシャル成長が難しいので、 一般に、主面を {0001 }面からオフセットさせたオフセット基板が用いられているので ある。
[0027] 図 3 (a) , (b)は、初期成長層 11の成長後、 Si膜被覆ァニールを行なってからェピ タキシャル成長を行う場合の成長機構を示す図である。つまり、図 1 (c)に示す 3C— SiC部 21aにおける成長機構を示している。図 4 (a)に示すように、拡大テラス面 15A に到達した活性種は、拡大テラス面 15A上を移動しても、キンク面 14Aに到達する 確率が小さい。バンチングステップのテラス面 15の幅 P1が 10nm程度であるのに対 し、拡大テラス面 15Aの幅は、サブ πιオーダー以上（0. 1 111以上50 111以下） であるからである。そのため、図 4 (b)に示すように、活性種が拡大キンク面 14Aに到 達する前に、拡大テラス面 15A上から結晶成長が開始される（二次元核生成)。この 場合、下地層（初期成長層）の結晶構造に関する情報は引き継がれないので、ホモ ェピタキシャル成長は生じにくぐ低温安定なポリタイプである 3C— SiCからなる新成 長層が成長を開始する。
[0028] UMOSFETの製造工程
図 4 (a)〜（f)は、実施の形態における UMOSFETの製造工程を示す図である。 図 4 (a)に示す工程は、図 1 (c)に示す工程における新成長層 21の構造を詳しく説明 したものである。図 4(a)〜（c)において、 3C— SiC部 21aは拡大テラス面 15Aに垂 直な方向に成長するので、 3C— SiC部 21aと 4H— SiC部 21bとは、基板面から傾い た境界面を有している力 便宜上、傾きは無視して描かれている。
[0029] 図 4 (a)に示すように、新成長層 21のェピタキシャル成長の際、まず、 in-situドープ を伴う CVDェピタキシャル成長法を用いて、初期成長層 11の上に、濃度約 1 X 1016 cm— 3の n型ドーパントを含み、厚みが約 0· 2 111の1型3じー3^部21&1ぉょび1型 4H— SiC部 21blをェピタキシャル成長させる。次に、 n型 3C— SiC部 21alおよび n 型 4H— SiC部 21blの上に、濃度約 l X 1017cm— 3の p型ドーパントを含み、厚み（深 さ）が約 0. 8 111の 型3じ—3^部21&2ぉょび 型4^1— 3^部2；^2( ゥェル領域） をェピタキシャル成長させる。
[0030] 次に、図 4(b)に示す工程で、イオン注入法を用いて、新成長層 21中の p型 3C— S iC部 21a2およびその両側の p型 4H— SiC部 21b (pゥエル領域）の表面部に亘る領 域に、濃度 1 X 1019cm 3の n型ドーパントを含み、厚み（深さ）が約 0· 3 μ mのソース 領域 23を形成する。さらに、 p型 4H— SiC部 21b2の一部に、濃度 5 X 1019cm_3の p 型ドーパントを含み、厚み（深さ）が約 0· 3 mの ρ+コンタクト領域 24を形成する。な お、イオン注入時の基板温度は、すべて 500° Cである。
[0031] 次に、図 4 (c)に示す工程で、基板全体の上に、厚み 2· 5 H m〜3 μ mのポジ型レ ジストを塗布し、アルゴン雰囲気中， 750° C, 15分間の条件で熱処理を行なって、 基板を覆う厚み 0· 8μΐΐΐ-1 μ mのカーボン膜を形成した後、カーボン膜をパター二 ングして、 3C— SiC部 21aの上方に位置する領域を開口したカーボンキャップ M2を 形成する。
[0032] 次に、図 4(d)に示す工程で、カーボンキャップ M2により 4H— SiC部 21bを覆った 状態で、アルゴン雰囲気中， 1700° C, 30〜40分間の条件で熱ァニールを行う。こ れにより、 3C— SiC部 21aは昇華する一方、 3C— SiC部 21aに比べて昇華温度が 高い 4H— SiC部 21bは昇華せずにほぼ残存する。つまり、この工程では、 3C— SiC 部 2 l aを選択的に除去して、壁部が 4H— SiC部 2 lbで構成されるトレンチ Trを形成 する。なお、 4H— SiC部 2 laの一部が除去されても、トレンチ Trの側面に相当する 部分の結晶学的方位が、後述する図 5 (a)または (b)に示す通りになっていればよい ものとする。このァニール工程における適正なァニール温度は、 4H— SiC部 21bが 昇華して分解するのを抑止するためには、 2545° C以下であることが好ましい。一 方、 4H— SiC部 21bの表面モフォロジを良好に維持するためには、 1600° C以下 であることが好ましい。ただし、適正な温度は Ar雰囲気の圧力や時間によっても調整 すること力 Sできるので、現実的な製造工程では、ァニール温度が 1500° C〜1900 。 Cの範囲であることが好まし!/、ことがわかって!/、る。
[0033] なお、 3C— SiC部 21aを昇華させるためには、カーボンキャップ M2は必ずしも必 要でなぐァニール時に、基板上がすベて開放されていてもよい。ただし、 4H- SiC 部 21bをマスクで覆っておくことにより、より確実に 4H— SiC部 21bの昇華を防ぐこと ができる。カーボンキャップ M2に代えて、 TaCなど、 SiCの昇華温度よりも昇華温度 または融点が高い材料からなるマスクを用いてもよい。特に、カーボン膜で被覆した ァニールにより、ソース領域 23や p+コンタクト領域 24の表面力 表面粗さ Raが lnm 〜2nm程度まで平滑化される利点がある。
[0034] ここで、六方晶の 4H— SiC部 21bを残して、立方晶の 3C— SiC部 21aを選択的に 除去する処理は、上記ァニールによる昇華処理には限定されない。たとえば、ゥエツ トエッチング，ガスエッチング， RIEなどによって立方晶部分だけを選択的に除去する ことは可能である。ただし、本実施形態の場合、ァニール (加熱処理）という比較的単 純な処理だけで、 3C— SiC部 21aを選択的に除去することができ、サブトレンチゃェ ツチングダメージを生じさせることもなレ、と!/、う利点がある。
[0035] 次に、図 4 (e)に示す工程で、酸素雰囲気中， 900° C, 30分間の条件で熱処理を 行なって、カーボンキャップ M2を除去する。その後、基板温度を約 1200° Cに維持 したドライ酸化法により、基板上に、厚み約 50nmのシリコン酸化膜と、厚さ約 1. 2 ,ι mのポリシリコン膜とを形成した後、 CMPなどによって平坦化することにより、トレンチ Tr内にゲート絶縁膜 26およびゲート電極 27を形成する。
[0036] 次に、図 4 (f)に示す工程で、蒸着法，スパッタ法などにより、 4H— SiC基板 10の 裏面上に、厚み約 0. 1 mの Ni膜からなるドレイン電極 30を形成する。また、 4H— SiC部 21bの上に、厚み約 0· 1 mの Ni膜からなるソース電極 29を形成する。
[0037] その後、アルゴン雰囲気中， 975° C, 2分間の条件で熱処理を行うことにより、ソ ース電極 29及びドレイン電極 30を構成する Niと下地層（ソース領域 23, p+コンタクト 領域 24及び p型 4H— SiC部 21b2 (pゥエル領域) )を構成する炭化珪素との接触状 態を、ショットキー接触からォーミック接触へと変化させる。
[0038] 以上の製造工程により、パワーデバイスとして機能する nチャネル型の縦型トランジ スタである UMOSFETが形成される。図 4 (a)〜（f)には表示されていないが、多数 のトランジスタセル Uが集合して 1つの UMOSFETが構成されて!/、る。この UMOSF ETの各トランジスタセル Uにおいて、オン時には、ドレイン電極 30から供給される電 流力 4H— SiC基板 10から初期成長層 11および n型 4H— SiC部 21blを経て、 p型 4H— SiC部 21b2 (pゥエル領域）を通ってソース領域 23まで、縦方向に流れる。そし て、 p型 4H— SiC部 21b2 (pゥヱル領域）のゲート絶縁膜 26に隣接する領域力 S、キヤ リア（本実施の形態では、電子）が走行するチャネル領域である。このチャネル領域 における電子の移動度力 チャネル移動度である。
[0039] 図 5 (a) , (b)は、実施の形態およびその変形例におけるトレンチ側面の方位を示 す斜視図である。拡大テラス面 15Aの上方には、立方晶の 3C— SiC部 21aが拡大 テラス面 15Aにほぼ垂直にェピタキシャル成長される。したがって、 3C— SiC部 21a を選択的に除去して形成されるトレンチ Trの側面は、拡大テラス面 15Aが {0001 }面 であるので、 {0001 }面に垂直な面となる。つまり、図 1 (b)に示すマスク Mlの平面形 状（方位）によって、トレンチ Trの側面（4H— SiC部 21b)を低次数面に制御すること が可能になる。
[0040] そこで、本実施の形態においては、図 1 (b)に示す被覆膜 Mlの平面形状を矩形状 とし、この矩形の各辺の方向を、初期成長層 11 (下地半導体層）のく 1— 100〉方向 またはく 11— 20〉方向に平行な方向とする。これにより、図 5 (a)に示すように、 4H SiC部 21bのトレンチ Trの側面に対応する部分は、 { 11 20}面または { 1 100} 面となる。つまり、 UMOSFETのチャネル領域は、 { 11— 20}面または { 1— 100}面 に沿って形成され、キャリア (本実施の形態では、電子）が、低次数面に沿って走行 するので、チャネル移動度の高レ、UMOSFETが得られる。
[0041] また、変形例においては、図 1 (b)に示す被覆膜 Mlの平面形状を六角形とし、この 六角形の各辺の方向を、初期成長層 11 (下地半導体層）のく 1— 100〉方向に平 行な方向とする。これにより、図 5 (b)に示すように、 4H— SiC部 21bのトレンチ Trの 側面に対応する部分は、 { 1 100}面となる。つまり、 UMOSFETのチャネル領域 は、 { 1— 100}面に沿って形成され、キャリア (本実施の形態では、電子）が、低次数 面に沿って走行するので、変形例によっても、チャネル移動度の高い UMOSFET が得られる。
[0042] 上記実施の形態および変形例により、 {0001 }面から < 1 100〉方向または < 1 1 - 20〉方向に 2° 以上傾レ、た主面を有する下地半導体層（初期成長層 11 )を用 いた場合、被覆膜 Mlの平面形状が、少なくとも 1つの辺が傾き方向に直交する多角 形であれば、キャリアが低次数面である { 11 20}面または { 1 100}面に沿って走 fiすることになる。
[0043] なお、図示は省略するが、本実施の形態において、新成長層 21の 4H— SiC部 21 bには、ショットキーダイオード、 pnダイオードなどのダイオードが形成されている。た だし、ダイォードは必ずしもトランジスタと同じ基板に設ける必要はな!/、。
[0044] (他の実施の形態）
本発明の炭化珪素半導体装置は、実施形態 1や実施形態 2に挙げたものに限定さ れるものではなぐ発明の効果を発揮するものであれば、各部の構造，寸法，ドーパ ント濃度などは、 V、かなるバリエーションも採ることができる。
[0045] 本発明における炭化珪素半導体基板の 1つである炭化珪素基板は、 4H— SiC基 板に限定されるものではなぐ 6H— SiC基板等、 4Hポリタイプとは異なるポリタイプ の六方晶の SiC基板であってもよい。
[0046] 実施の形態では、本発明の炭化珪素半導体装置を UMOSFETに適用した例に ついて説明したが、本発明の炭化珪素半導体装置は、ゲート絶縁膜がシリコン酸化 膜とは異なる絶縁膜、たとえば、シリコン窒化膜，シリコン酸窒化膜，その他の各種誘 電体膜などである場合にも適用することができる。また、 IGBTなどにも適用すること ができる。
産業上の利用可能性
本発明の炭化珪素半導体装置は、パワーデバイスや高周波デバイスとして用いら れる UMOSFET, IGBTなどに利用することができる。

Claims

請求の範囲
[1] 六方晶の炭化珪素からなる下地半導体層（11)に珪素を供給しつつ熱処理して、 前記下地半導体層（11)の表面の一部に拡大テラス面（15A)を形成する工程 (a)と 前記下地半導体層（11)の上に、炭化珪素からなる新成長層（21)をェピタキシャノレ 成長させる工程 (b)と、
前記新成長層（21)のうち少なくとも前記拡大テラス面（15A)の上方に成長した部 分（21a)を除去してトレンチ (Tr)を形成する工程 (c)と、
前記工程 (c)の後に、前記トレンチ (Tr)内にゲート電極（27)を形成する工程 (d)と、 を含む炭化珪素半導体装置の製造方法。
[2] 請求の範囲第 1項記載の炭化珪素半導体装置の製造方法において、
前記工程 (c)では、新成長層（21)のうち前記拡大テラス面（15A)の上方に成長し た部分を選択的に除去する、炭化珪素半導体装置の製造方法。
[3] 請求の範囲第 2項記載の炭化珪素半導体装置の製造方法にお!/、て、
前記工程（c)では、温度が 1500° C〜； 1900° Cの範囲でァニールを行うことによ り、前記拡大テラス面（15A)の上方に成長した部分を選択的に除去する、炭化珪素 半導体装置の製造方法。
[4] 請求の範囲第 1項に記載の炭化珪素半導体装置の製造方法において、
前記工程（a)は、
前記下地半導体層（11)の少なくとも一部を覆う， Siを含む被覆膜 (Ml)を形成する 副工程 (al)と、
前記被覆膜 (Ml)を付けた状態で、前記下地半導体層（11)を前記被覆膜 (Ml) の融点以上の温度で熱処理する副工程 (a2)と、
を含む、炭化珪素半導体装置の製造方法。
[5] 請求の範囲第 4項記載の炭化珪素半導体装置の製造方法にお!/、て、
前記工程（a)では、
{0001 }面力、ら、く 1— 100〉方向またはく 11— 20〉方向に、 2° 以上傾いた主面 を有する下地半導体層（ 11 )を用い、 前記被覆膜 (Ml)として、平面形状が少なくとも 1つの辺が前記傾き方向に直交す る多角形である被覆膜を形成する、
炭化珪素半導体装置の製造方法。
[6] 六方晶の炭化珪素からなり、表面に拡大テラス面を有する下地半導体層（11)と、 前記下地半導体層（11)の上にェピタキシャル成長された新成長層（21)と、 前記新成長層（21)のうち少なくとも前記拡大テラス面の上方に位置する部分（21a )を除去して形成されたトレンチ (Tr)と、
前記トレンチ (Tr)内に形成されたゲート電極（27)と、
を備えている、炭化珪素半導体装置。
[7] 請求の範囲第 6項記載の炭化珪素半導体装置にお!/、て、
前記下地半導体層（11)の主面は、 {0001 }面力、ら、く 1— 120〉方向またはく 11 20〉方向に、 2° 以上傾いており、
前記トレンチ (Tr)の平面形状は、少なくとも 1つの前記傾き方向に直交する辺を有 する多角形である、炭化珪素半導体装置。
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