JPWO2010101016A1 - 炭化珪素半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 107
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 104
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 230000008569 process Effects 0.000 claims description 7
- 230000007547 defect Effects 0.000 abstract description 42
- 239000013078 crystal Substances 0.000 abstract description 36
- 230000005012 migration Effects 0.000 abstract description 19
- 238000013508 migration Methods 0.000 abstract description 19
- 239000007789 gas Substances 0.000 description 16
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000001294 propane Substances 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
- C30B25/02—Epitaxial-layer growth
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02378—Silicon carbide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/02447—Silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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- H01L29/872—Schottky diodes
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- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/1608—Silicon carbide
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Recrystallisation Techniques (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
バンチングステップ高さと、テラス上に於ける反応種のマイグレーション不良に起因した結晶欠陥とを共に減少させたエピタキシャル層を、オフ角が５度以下のＳｉＣ半導体基板上に成膜する。オフ角が５度以下のＳｉＣ半導体基板の表面上に且つ当該表面に接して、成長温度Ｔ１に於いて第１層目のエピタキシャル層を時刻ｔ１から時刻ｔ２の期間内に成膜する。反応炉の温度を成長温度Ｔ１から成長温度Ｔ２に降温させ、第１層目のエピタキシャル層の表面上に且つ当該表面に接して、成長温度Ｔ２（＜Ｔ１）に於いて第２層目のエピタキシャル層を時刻ｔ３から時刻ｔ４の期間内にエピタキシャル成長させる。以上の様に、エピタキシャル層を２層構造にし、第１エピタキシャル層よりも第２エピタキシャル層の成長温度を低く設定する。
Description
この発明は、炭化珪素（以下「ＳｉＣ」と言う。）半導体装置の製造方法に関する。
ＳｉＣ半導体装置を形成するためには、ＳｉＣ基板上に、半導体素子の活性領域となるエピタキシャル層を成長させる必要性がある。このエピタキシャル層は、ステップフロー成長によって成される。ＳｉＣ基板の結晶表面には、細かい凹凸が存在しており、段差部を「ステップ」、何も無い表面を「テラス」と言う。ステップフロー成長では、ウエハに傾斜を付けることにより、結晶表面に付着した反応種がテラス上を拡散し、ステップにたどり着いた反応種から順次に取り込まれ、平坦な表面モフォロジーが得られる。一般的には、ウエハの傾斜は、基板の（０００１）面から[１１−２０]方向に向かって形成される。上記の傾斜角は「オフ角」と言われ、これまでは、４Ｈ−ＳｉＣ基板では８度、６Ｈ−ＳｉＣでは３．５度がそれぞれ一般的なオフ角であった。
特許文献１では、基板の（０００１）面から[１１−２０]方向に８度のオフ角が付けられた４Ｈ−ＳｉＣ基板に対してエピタキシャル成長を行い、それにより生成されたエピタキシャル層の上に更に成長温度を上げてエピタキシャル成長を行うことで、ＳｉＣ基板から引継ぐＢａｓａｌ Ｐｌａｎｅ転位の密度を減らすことが、提案されている。
しかしながら、近年は、ＳｉＣ基板の生産コストの問題から、低オフ角化が目指されており、オフ角が４度以下のＳｉＣ基板を使用することが望まれている。更に、ＳｉＣ基板の加工マージン及びオフ角の基板面内分布を考慮すると、オフ角が５度以下のＳｉＣ基板を想定する必要性がある。しかも、一般に市販されているＳｉＣ基板に関して、オフ角が０度のジャスト面基板に於いても、加工性上の問題から、完全な(０００１)面が形成されている訳ではなく、僅かながらオフ角が付いている。
以上の観点から、ジャスト面基板から５度以下のオフ角が形成されたＳｉＣ基板のウエハに対してエピタキシャル成長を行う必要性が生じて来ている。
基板のオフ角が小さくなるにつれて、テラス幅は長くなり、反応種がステップまでにたどり着くことが出来ずにテラス上に留まって核と成り、その核を起点として二次元核成長を起こす確率が上昇する。特に、エピタキシャル層の成長温度が低い場合には、テラス上での反応種のマイグレーション長が短くなるため、テラス表面での反応種のマイグレーション不良に起因した結晶欠陥が発生し易くなる。
加えて、基板のオフ角が小さくなるにつれて、表面エネルギーの問題から、「バンチングステップ」と言われる表面荒れが生じ易く成る。特に、エピタキシャル層の成長温度が高い場合には、バンチングステップが顕著になるといった不具合が生じる。
オフ角が５度以下の低オフ角ＳｉＣ基板上にＳｉＣエピタキシャル層を成長させる場合には、オフ角の低下に伴って反応種のマイグレーション長に対してテラス幅が大幅に増加する様になる。そのため、反応種がテラス上に留まり核を形成し易くなり、その核を起点とした結晶欠陥の発生確率が上昇する。特に、これらの結晶欠陥は、成長中よりも、成長初期の基板とその上に生成されるエピタキシャル層との界面付近で発生し易い。
上記の様な結晶欠陥を減少させるには、成長温度を上げて、反応種のマイグレーション長を長くすることが有効な方法であると考えられる。
しかしながら、成長温度が比較的高い条件下に於いて、数μｍ以上の厚さのエピタキシャル層の成長を行った場合には、大きなバンチングステップが発生して表面が荒れるといった問題点があった。
この発明は、オフ角が５度以下のＳｉＣ基板に於いて新たに認識されることとなった上記の問題点を解決するために成されたものであり、バンチングステップ、及び、マイグレーション不良に起因した結晶欠陥が共に少ないエピタキシャル層を含む、或いは、上記エピタキシャル層のプロセスマージン（プロセスウィンドウとも言う。）を広げ得る炭化珪素半導体装置の製造方法を得ることを、その主目的とする。
本発明の主題に係る炭化珪素半導体装置の製造方法は、オフ角を有する炭化珪素半導体基板の主面上に、第１エピタキシャル層を成長させる工程と、前記第１エピタキシャル層の上面上であって且つ前記第１エピタキシャル層の前記上面と接して、前記第１エピタキシャル層の成長温度よりも低い成長温度で第２エピタキシャル層を成長させる工程とを、備えることを特徴とする。
本発明の主題によれば、バンチングステップの発生を抑制しつつ、反応種のマイグレーション不良が起点となって引き起こされる結晶欠陥が少ないエピタキシャル膜を、オフ角を有するＳｉＣ基板上に生成することが出来る。即ち、第１エピタキシャル層を高い温度でエピタキシャル成長させることで上記の結晶欠陥を抑制し、第１エピタキシャル層の成長温度よりも低い温度で第２エピタキシャル層を成長させることにより、バンチングステップの高さを低減する。これにより、バンチングステップ高さ並びにマイグレーション不良が起点となる結晶欠陥密度を共に減少させることが出来る。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
（実施の形態１）
本実施の形態に係るＳｉＣ半導体装置の製造方法の特徴点は、ＳｉＣ半導体素子（縦型ＭＯＳＦＥＴ又はＩＧＢＴ等）のドリフト層を作る際に、第１層目のエピタキシャル膜（第１ドリフト層）を成長させて第１ドリフト層を形成し、その上に第１層目のエピタキシャル膜の成長温度よりも低い温度で第２層目のエピタキシャル膜（第２ドリフト層）を成長させることによって当該ドリフト層を形成する点にある。
本実施の形態に係るＳｉＣ半導体装置の製造方法の特徴点は、ＳｉＣ半導体素子（縦型ＭＯＳＦＥＴ又はＩＧＢＴ等）のドリフト層を作る際に、第１層目のエピタキシャル膜（第１ドリフト層）を成長させて第１ドリフト層を形成し、その上に第１層目のエピタキシャル膜の成長温度よりも低い温度で第２層目のエピタキシャル膜（第２ドリフト層）を成長させることによって当該ドリフト層を形成する点にある。
本実施の形態に係るＳｉＣ半導体装置の製造方法によって製造されるＳｉＣ半導体装置の半導体素子構造の一例として、縦型のｎチャネルＳｉＣ−ＭＯＳＦＥＴを、図１の縦断面図に示す。図１に於いて、各参照符号は次の構成要素を示す。即ち、１はオフ角が５度以下（例えばオフ角は４度。）であるｎ型（第１導電型に該当。）のＳｉＣ基板、２はｎ型のＳｉＣから成る、エピタキシャル成長層である第１ドリフト層（第１エピタキシャル層）、３は第１ドリフト層２の成長温度よりも低い成長温度の下でエピタキシャル成長させて得られたｎ型のＳｉＣから成る第２ドリフト層（第２エピタキシャル層）、４はｐ型（第２導電型に該当。）のベース領域（ウエル領域）、５はｎ型のソース領域、６はゲート絶縁膜、７はゲート電極、８はソース電極、９はドレイン電極、をそれぞれ示す。従って、図１の縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴに於けるドリフト層は、第１及び第２ドリフト層２，３の２層より成る。
又、図２〜図９の各図は、本実施の形態に係るＳｉＣ半導体装置の製造方法を、具体的には、縦型のｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。以下、図２〜図９の各図に基づき、本実施の形態に係るＳｉＣ半導体装置の製造方法を記載する。
先ず、図２に示す様に、１）エピタキシャル結晶成長法により、オフ角が５度以下（例えばオフ角が４度に設定されている。）であるｎ型のＳｉＣ基板１の主面ないしは上面上に、ｎ型のＳｉＣから成る第１ドリフト層２を第１層目のエピタキシャル膜として形成し、更に、２）第１ドリフト層２の上面上に、且つ、第１ドリフト層２の上面に接して、第１ドリフト層２の成長温度よりも低い成長温度の下でのエピタキシャル結晶成長法により、第２ドリフト層３を第２層目のエピタキシャル膜として形成する（図２）。斯かる一連のエピタキシャル結晶成長工程は、本実施の形態の核心部分に該当するので、後に詳述する。
エピタキシャル結晶成長後、第２ドリフト層３中で所定の間隔に離間した部位に、レジスト等よる成るマスク（図示せず。）を形成した上で不純物をイオン注入して、一対のｐ型のベース領域４を形成する。図３は、上記マスクを除去した後の素子の縦断面構造を示している。第２ドリフト層３中で導電型がｐ型となる不純物としては、例えばボロン（Ｂ）或いはアルミニウム（Ａｌ）が挙げられる。
更に、上記各ｐ型ベース領域４中に、レジスト等より成るマスク（図示せず。）を形成した上で不純物をイオン注入して、ｎ型のソース領域５を形成する。図４は、上記マスクを除去した後の素子の縦断面構造を示す。ｎ型不純物としては、例えばリン（Ｐ）或いは窒素（Ｎ）が挙げられる。
イオン注入後に引き続いて熱処理装置（図示せず。）によってウエハを高温で熱処理すると、ｎ型及びｐ型の注入イオンが電気的に活性化される。図５は、当該熱処理後の素子の縦断面構造を示す。
その後、図６に示す様に、ゲート絶縁膜６を、熱酸化或いは堆積によって形成する。そして、ゲート絶縁膜６上に、ゲート電極７を成膜した上で、図７に示す様にゲート電極７をパターニングする。ゲート電極７は、一対のベース領域４及び一対のソース領域５が同電極７の両端部の下方に位置し、一対のベース領域４間に位置する第２ドリフト層３の一部分が同電極７の中央直下に位置する様な形状に、パターニングされる。
更に、各ソース領域５上のゲート絶縁膜６の残余の部分は、フォトリソグラフィ技術及びエッチング技術によって除去され（図８）、除去後、ソース領域５が露出した部分上にソース電極８を成膜し且つパターニングする（図９）。その後、ＳｉＣ基板１の裏面側にドレイン電極９を形成することにより、図１に示す様な素子構造の主要部が完成する。
次に、本実施の形態に係るＳｉＣ半導体装置の製造方法に於いて特徴的な第１及び第２ドリフト層２，３の作製工程について詳述する。
図１０は、図１に示された第１ドリフト層２及び第２ドリフト層３を作製するまでの反応炉内の温度プロファイルを表した図である。図１０に於いて、横軸は経過時間を、縦軸は反応炉内の温度を示す。以下、図１０を基にして、図１の参照符号を用いつつ、斯かる一連の製膜工程について記載する。
先ず、時刻ｔ０に於いて、キャリアガス（Ｈ2）を反応炉内に流し、昇温を開始する。次に、反応炉内の温度が第１成長温度Ｔ１に達した時刻ｔ１より、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8、）、及び窒素（Ｎ2）のガスを反応炉内に導入し、エピタキシャル成長を開始する。時刻ｔ１より所定の時間が経過した時刻ｔ２迄の間に、第１エピタキシャル層２の成長を行う。その後、反応炉内の温度を、第２エピタキシャル層３の成長温度Ｔ２（＜Ｔ１）まで降下させる。そして、反応炉内の温度が成長温度Ｔ２にまで降下した時刻ｔ３から時刻ｔ４迄の所定の時間内に、第２エピタキシャル層３のエピタキシャル成長を行う。そして、上記所定の時間が経過した時刻ｔ４移行、反応炉内の温度を降下させる。
尚、第１及び第２ドリフト層２，３の各々の成長を行う前に、ＳｉＣ基板１のダメージ層除去の目的で、Ｈ2若しくはＨＣｌのガス又はそれらの混合ガス等によるガスエッチングを行っても良い。
ここで、マイグレーション不良を起点とする結晶欠陥として代表的なもの（観測結果）を、図１１、図１２及び図１３に示す。図１１〜図１３に示される結晶欠陥は、何れも、平面視としては、三角の形状を成している。そして、図１１に示される結晶欠陥は深さ方向に数十ｎｍ〜数１００ｎｍの凹みを有し、図１２に示される結晶欠陥の一部は深さ方向に凹みを有する。又、図１３に示される結晶欠陥は、三角形状の全体が深さ方向に数十ｎｍ凹んでいる構造を有している。
図１１〜図１３に示される様な、マイグレーション不良を基点とする結晶欠陥は、オフ角が５度以下であるＳｉＣ基板の上面（主面）とその上にエピタキシャル成長されるエピタキシャル膜との界面に於いて、多く確認される。そのため、上記結晶欠陥の密度は、第１層目のエピタキシャル膜の成膜条件に強く依存する。例えば、成長温度１６００℃の下で第１層目のエピタキシャル膜を成長し、引き続いて第２層目のエピタキシャル膜を成長温度１５５０℃の下で成長させた場合に於ける上記結晶欠陥の密度は、一貫して成長温度１５５０℃の下でエピタキシャル膜の成長を行った場合に於ける上記結晶欠陥の密度と比べて、およそ１／１０程度となる。他方、バンチングステップの高さに関しては、上記の成長温度の条件下で２層のエピタキシャル膜を成長させた場合、一貫して成長温度１６００℃の下でエピタキシャル膜の成長を行った場合と比べて、バンチングステップの高さは１／２程度に抑制される。但し、上記の例は、約０．５μｍ程度の厚みを有する第１層目のエピタキシャル膜を、オフ角が５度以下のＳｉＣ基板の主面上に積層させた場合である。これに対して、第１層目のエピタキシャル膜の厚みが約０．２μｍ程度の場合には、バンチングステップの高さに関しては、約０．５μｍ程度の第１層目のエピタキシャル膜をＳｉＣ基板の主面上に積層させた場合と同程度の値が得られるが、結晶欠陥密度は、一貫して成長温度１５５０℃の下でエピタキシャル成長を行った場合の結晶欠陥密度と比べて、１／３程度に留まる。とは言え、第１層目のエピタキシャル膜の膜厚が約０．５μｍよりも薄い場合であっても、上記結晶欠陥の密度の低減化と言う効果は得られる。他方、第１層目のエピタキシャル膜の膜厚が厚い場合に於いては、結晶欠陥密度の減少は十分であるが、特に第１層目のエピタキシャル膜の膜厚が１．０μｍを超えると、第２層目のエピタキシャル膜の成長前に表面荒れが顕著になり、バンチングステップの高さが大きくなると考えられる。以上の観点を考慮すると、第１層目のエピタキシャル膜の厚さは、０．３μｍ以上０．８μｍ以下の範囲内の値が望ましいと、言える。
上記の結果は、第１層目のエピタキシャル膜の成膜完了時（図１０の時刻ｔ２）と、第２層目のエピタキシャル膜の成膜開始時（図１０の時刻ｔ３）との間の降温速度を２０℃／分に設定して得られた結果である。第１層目のエピタキシャル膜の成長温度が第２層目のエピタキシャル膜のそれよりも高い場合に於いて、成長ガスを止めて反応炉内の温度を降温する場合に、降温速度が遅いと、水素エッチングによる表面荒れが起こる可能性がある。逆に、降温速度が速いと、温度を制御しきれずにアンダーシュートを起こすことで、一時的に必要以上に成長温度が低下して、結晶欠陥増加の原因になる可能性がある。そのため、降温速度は、５℃／分以上３０℃／分以下の範囲内の値に設定されることが望ましいと、言える。
更に、今回は第１層目のエピタキシャル膜と第２層目のエピタキシャル膜とでＣ／Ｓｉ比を固定して第１層目及び第２層目のエピタキシャル膜を成長させた場合についての結果を示しているが、例えば第１層目のエピタキシャル膜よりも第２層目のエピタキシャル膜のＣ／Ｓｉ比を高くするなど、第１層目のエピタキシャル膜のＣ／Ｓｉ比と第２層目のエピタキシャル膜のＣ／Ｓｉ比とを変えてエピタキシャル成長を行っても、上記と同様の効果は得られる。
加えて、例えば第１層目のエピタキシャル膜の成長速度に比べ第２層目のエピタキシャル膜の成長速度を上げるなど、成長中にモノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8、）、及び窒素（Ｎ2）のガスの流量や流量比を変えてもよい。
又、成長温度が高いと、炭化珪素で一般的なｎ型のドーパントとなる窒素の取り込み効率が上がる。ここで、ＳｉＣ基板の不純物濃度は５×１０18ｃｍ-3〜１×１０19ｃｍ-3であるのに対して、ドリフト層となるエピタキシャル層の不純物濃度は用途に応じて５×１０15ｃｍ-3〜５×１０16ｃｍ-3程度であるのが一般的である。そのため、ＳｉＣ基板の主面とその上のエピタキシャル層との界面では、１×１０2ｃｍ-3の不純物濃度の差が生じることとなる。よって、ＳｉＣ基板の主面上に成長温度Ｔ１で第１層目のエピタキシャル膜を成膜し、更にその上に成長温度Ｔ２（＜Ｔ１）で第２層目のエピタキシャル膜を連続的に成膜してｎ型のドリフト層（２＋３）を形成する製造方法に於いては、第１層目のエピタキシャル膜がこの不純物濃度差１×１０2ｃｍ-3を緩和するバッファ層として機能する効果も期待出来る。
又、図１０に於いては成長ガスを流したままで反応炉内の温度の降温（Ｔ１→Ｔ２）を行っているが、この降温期間内に成長ガスの流量を少なくしても良い。
更に、第１ドリフト層２の成長完了後に、図１４の反応炉内の温度プロファイルに示す様に、時刻ｔ２と時刻ｔ３間の降温期間内では成長ガスの流入を中断して反応炉内の温度を降温しても良く、更には、ＳｉＣ基板の主面ないしは表面上のＣの脱離を緩和する目的で、第１ドリフト層２のエピタキシャル成長を行う前に（図１４の時刻ｔ０１）、プロパンガスを反応炉内に流すこととしても良い。上記と同様の理由で、第１ドリフト層２の成長完了時刻ｔ２と第２ドリフト層３成長開示時刻ｔ３との期間内にモノシラン及び窒素のガスの流入を遮断し、プロパンガスのみを反応炉内に流したままとしても良い。
ここで留意すべき点は、第１層目のエピタキシャル層の表面荒れは、その上の第２層目のエピタキシャル層にまで引き継がれると言う点である。そのため、第１層目のエピタキシャル層の成長温度は、反応種のマイグレーション不良による結晶欠陥が少なく、且つ、バンチングステップの高さが比較的小さいくなるような温度であることが望ましい。また第２層目のエピタキシャル層の成長温度は、バンチングステップの高さが小さくなるような温度であることが望ましい。
図１８はエピタキシャル層の成長温度とバンチングステップの高さとの関係を示す図であり、図１９はエピタキシャル層の成長温度とマイグレーション不良に起因する結晶欠陥密度との関係を示した図である。これらは、エピタキシャル層の成長膜厚を約２μｍ程度とした場合の例である。図１８、図１９から、エピタキシャル層の成長温度が１５５０℃以上１６５０℃以下の範囲内では、マイグレーション不良による結晶欠陥密度とバンチングステップ高さの両方が小さくなることが分かる。また１４５０℃以上１５５０℃以下の範囲内の値では、バンチングステップの高さが小さくなることも分かる。
従って、第１層目のエピタキシャル層の成長温度は、１５５０℃以上１６５０℃以下であることが望ましく、さらに望ましくは１５７０℃以上１６２０℃以下である。また第２層目のエピタキシャル層の成長温度は、１４５０℃以上１５５０℃以下であることが望ましく、さらに望ましくは１４７０℃以上１５２０℃以下である。
又、上記の例では、ＳｉＣ基板のオフ角の方向を〈１１−２９〉方向としているが、ステップとテラスとが存在すれば同様に既述した効果が得られると考えられるため、ＳｉＣ基板のオフ角の方向を例えば〈１−１００〉方向とする場合、又は、ＳｉＣ基板の他の面へのオフの形成の場合に於いても、同等の効果がある。
更に、上記の例では、オフ角が５度以下のｎ型ＳｉＣ基板上のｎ型エピタキシャル層を想定しているが、５度以下のオフ角が形成されているＳｉＣ基板であれば、１）ｎ型ＳｉＣ基板上のｐ型エピタキシャル層の形成、２）ｐ型ＳｉＣ基板上のｐ型エピタキシャル層の形成、又は、３）ｐ型ＳｉＣ基板上のｎ型エピタキシャル層の形成の各々の場合に於いても、既述した成長温度がＴ１＞Ｔ２の条件下で２層のエピタキシャル層から成るドリフト層を形成する製造方法を同様に適用して同等の効果が得られる。
また、今回は成長ガスとしては、モノシラン、プロパンを使用したが、ジシラン（Ｓｉ2Ｈ6）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）などの他の成長ガスや、他の炭化水素ガスを用いても上記と同様の効果が得られる。
以上の通り、本実施の形態によれば、５度以下のオフ角が形成されているＳｉＣ基板の主面上に半導体装置のドリフト層をエピタキシャル層により形成する際に於いて、反応種のマイグレーション不良による結晶欠陥の密度を低減化することが出来、且つ、バンチングステップの高さをも比較的小さく抑制することが出来る。又、第２層目のエピタキシャル層の成長温度が第１層目のエピタキシャル層の成長温度よりも低いため、均熱性が向上し、エピタキシャル層厚及びキャリア濃度面内分布が改善される。更に、ウエハ間、或いは、ロット間でのエピタキシャル成長のマージンも広げることが出来る。
又、本実施の形態に係る製造方法により製造されたドリフト層２，３の採用により、ＳｉＣ半導体装置に於けるチャネル部でのキャリアの散乱を抑制し得る。
（実施の形態２）
図１５は、本実施の形態に係るＳｉＣショットキダイオード（以下「ＳＩＣ−ＳＢＤ」と言う。）の構造を示す縦断面図である。以下に、図１５のＳｉＣ−ＳＢＤの製造方法について記載する。
図１５は、本実施の形態に係るＳｉＣショットキダイオード（以下「ＳＩＣ−ＳＢＤ」と言う。）の構造を示す縦断面図である。以下に、図１５のＳｉＣ−ＳＢＤの製造方法について記載する。
先ず、オフ角が５度以下（例えばオフ角は４度に設定される。）であるＳｉＣより成るｎ型（第１導電型）基板１の主面ないしは表面上に、当該主面に接して成長温度Ｔ１に於いてｎ型の第１エピタキシャル層２をエピタキシャル成長させる。それに引き続いて、第１エピタキシャル層２の上面上に、且つ、当該上面に接して、第１エピタキシャル層２の成長温度Ｔ１よりも低い成長温度Ｔ２（図１０又は図１４を参照。）の下でｎ型の第２エピタキシャル層３をエピタキシャル成長させ、その後に、同層３の表面を犠牲酸化する。
次に、耐圧を高めるための終端構造１４を作製するために、ｎ型の第２エピタキシャル層３の表面上に、所望のパターンを有するフォトレジストパターニングマスク（図示せず。）を形成する。そして、当該マスクの上から不純物イオンを注入し、ｎ型の第２エピタキシャル層３内に、最終的に終端構造１４となるべきイオン注入層を形成する。その後、上記マスク及び犠牲酸化膜を除去する。
この後、注入された不純物原子を活性化させるための活性化アニール処理を行うことで、ｐ型（第２導電型）の終端構造１４を形成する。
最後に、ＳｉＣ基板の裏面上にオーミック接合するオーミック電極１５を形成し、第２エピタキシャル層３の表面及び終端構造１４の表面より成る基板表面上にショットキー接合するショットキー電極１６を形成する。
以上の製造過程を経ることで、実施の形態１の縦型ＳｉＣ−ＭＯＳＦＥＴの場合と同様に、バンチングステップの高さが小さく抑制され且つ原料のマイグレーション不良に起因する結晶欠陥の密度が低減化されたエピタキシャル層（２＋３）を備えるＳｉＣ−ＳＢＤが完成する。
（実施の形態３）
図１６は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１６のＳｉＣ−ＭＯＳＦＥＴが図１のＳｉＣ−ＭＯＳＦＥＴと構造上相違する点は、ドリフト層が１層のエピタキシャル層３より成り、ｐ型のベース領域４の表面の内でソース領域５が形成されていない表面部分上と、一対のベース領域４の対向する当該表面部分同士で挟まれたドリフト層３の表面上とに、２層のｎ型の第１及び第２エピタキシャル層１０，１１が配設されている点である。図１６に於いては、第１及び第２エピタキシャル層１０，１１がＳｉＣ−ＭＯＳＦＥＴのチャネル部を成す。
図１６は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１６のＳｉＣ−ＭＯＳＦＥＴが図１のＳｉＣ−ＭＯＳＦＥＴと構造上相違する点は、ドリフト層が１層のエピタキシャル層３より成り、ｐ型のベース領域４の表面の内でソース領域５が形成されていない表面部分上と、一対のベース領域４の対向する当該表面部分同士で挟まれたドリフト層３の表面上とに、２層のｎ型の第１及び第２エピタキシャル層１０，１１が配設されている点である。図１６に於いては、第１及び第２エピタキシャル層１０，１１がＳｉＣ−ＭＯＳＦＥＴのチャネル部を成す。
本実施の形態の目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１０，１１内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。以下、図１６を基に、本実施の形態に係る製造方法を記載する。
図１６に於いて、ドリフト層３内のｐ型ベース領域４内に注入されたイオンの活性化アニール処理によりｎ型のソース領域５を形成する迄の処理工程は、第１ドリフト層２を形成する工程を除いて、実施の形態１に於いて既述したプロセスと同様のプロセスである。その上で、注入イオンの活性化後に、犠牲酸化を行い、ｎ型の第１エピタキシャル層１０を形成し、引き続いて第１エピタキシャル層１０の直上に且つ同層１０の表面と接する様に、第１エピタキシャル層１０の成長温度よりも低い成長温度で、ｎ型の第２エピタキシャル層１１をエピタキシャル成長させる。
続いて、第１及び第２エピタキシャル層１０，１１上にレジストマスク（図示せず。）を形成し、チャネルとなる部分を除いて第１及び第２エピタキシャル層１０，１１を除去する。これにより、チャネル部は、一対のベース領域４及びソース領域５が当該チャネル部の両端部下方に位置し、対向し合うベース領域４間に挟まれたドリフト層３の部分が当該チャネル部の中央直下に位置する様な形状に、パターニングされる。
次に、ゲート絶縁膜６を、熱酸化或いは堆積によって、形成する。そのゲート絶縁膜６の直上にゲート電極７を成膜した上でパターニングする。ゲート電極７は、一対のベース領域４及びソース領域５が同電極７の両端部の下方に位置し、対向し合うベース領域４間で挟まれたドリフト層３の一部分が同電極７の中央部の下方に位置する様な形状に、パターニングされる。
更に、各ソース領域５上のゲート絶縁膜６の残余の部分は、フォトリソグラフィ技術及びエッチング技術によって除去され、その除去後に、ソース領域５が露出した部分上にソース電極８を成膜した上でパターニングする。又、ＳｉＣ基板１の裏面上に、ドレイン電極９を形成する。以上の処理工程を経て、図１６に示す様な素子構造の主要部が完成する。
本実施の形態に於いては、（第１エピタキシャル層１０の成長温度Ｔ１）＞（第２エピタキシャル層１１の成長温度Ｔ２）の条件の下に於いて第１及び第２エピタキシャル層１０，１１をドリフト層３の上面上にエピタキシャル成長させているので、１）エピタキシャル層であるドリフト層３と第１エピタキシャル層１０との界面を起点とする格子欠陥の密度を低減することが出来ると共に、２）第２エピタキシャル層１１内に於いてバンチングステップの高さをも抑えることが出来ると言う、利点が得られる。
尚、本実施の形態に於けるドリフト層３に代えて、実施の形態１に於いて既述した第１及び第２ドリフト層２，３をも本実施の形態に適用することは可能である。これにより、既述した実施の形態１の効果も相乗的に得られる。
（実施の形態４）
図１７は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層３上にドリフト層３とは異なるキャリア濃度で２層のｎ型の第１及び第２エピタキシャル層１０，１１を成長させ、これらｎ型の第１及び第２エピタキシャル層１０，１１を本ＳｉＣ−ＭＯＳＦＥＴのチャネル部として構成している。本実施の形態の主目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１０，１１内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。
図１７は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層３上にドリフト層３とは異なるキャリア濃度で２層のｎ型の第１及び第２エピタキシャル層１０，１１を成長させ、これらｎ型の第１及び第２エピタキシャル層１０，１１を本ＳｉＣ−ＭＯＳＦＥＴのチャネル部として構成している。本実施の形態の主目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１０，１１内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。
オフ角が５度以下のＳｉＣ基板１上にドリフト層３をエピタキシャル成長させた後、ドリフト層３とは異なるキャリア濃度でｎ型の第１エピタキシャル層１２を成長温度Ｔ１でエピタキシャル成長させる。更に、第１エピタキシャル層１２の上面上に且つ当該上面に接する様に、第１エピタキシャル層１２の成長温度Ｔ１よりも低い成長温度Ｔ２でエピタキシャル成長を行うことにより、第２エピタキシャル層１３を形成する。その後、実施の形態１のドリフト層の形成後のプロセスと同様のプロセスを踏むことにより、図１７に示す様な素子構造の主要部が完成する。
本実施の形態に於いては、（第１エピタキシャル層１２の成長温度Ｔ１）＞（第２エピタキシャル層１３の成長温度Ｔ２）の条件下に於いて第１及び第２エピタキシャル層１２，１３をドリフト層３の上面上にエピタキシャル成長させているので、１）エピタキシャル層であるドリフト層３と第１エピタキシャル層１２との界面を起点とする格子欠陥の密度を低減することが出来ると共に、２）第２エピタキシャル層１３内に於いてバンチングステップの高さをも抑えることが出来ると言う、利点が得られる。
尚、本実施の形態に於けるドリフト層３に代えて、実施の形態１に於いて既述した第１及び第２ドリフト層２，３をも本実施の形態に適用することは可能である。これにより、既述した実施の形態１の効果も相乗的に得られる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ ｎ型（第１導電型に該当。）のＳｉＣ基板、 ２ ｎ型のＳｉＣから成る第１ドリフト層、 ３ 第１ドリフト層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣからなる第２ドリフト層、４ ｐ型（第２導電型に該当。）のベース層、５ ｎ型のソース領域、６ ゲート絶縁膜、７ ゲート電極、８ ソース電極、９ ドレイン電極、１０ ｎ型のＳｉＣから成る第１エピタキシャル層、 １１ 第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１２ ｎ型のＳｉＣから成る第１エピタキシャル層、１３ 第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１４ 終端構造、１５ オーミック電極、１６ ショットキー電極。
本発明の主題に係る炭化珪素半導体装置の製造方法は、オフ角を有する炭化珪素半導体基板の主面上に、第１エピタキシャル層を成長させる第１の成長工程と、前記第１エピタキシャル層の上面上であって且つ前記第１エピタキシャル層の前記上面と接して、前記第１エピタキシャル層の成長温度よりも低い成長温度で第２エピタキシャル層を成長させる第２の成長工程とを備え、前記第１および第２の成長工程では、シリコン原子を含むガスおよび炭素原子を含むガスが成長ガスとして用いられることを特徴とする。
（実施の形態４）
図１７は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層３上にドリフト層３とは異なるキャリア濃度で２層のｎ型の第１及び第２エピタキシャル層１２，１３を成長させ、これらｎ型の第１及び第２エピタキシャル層１２，１３を本ＳｉＣ−ＭＯＳＦＥＴのチャネル部として構成している。本実施の形態の主目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１２，１３内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。
図１７は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層３上にドリフト層３とは異なるキャリア濃度で２層のｎ型の第１及び第２エピタキシャル層１２，１３を成長させ、これらｎ型の第１及び第２エピタキシャル層１２，１３を本ＳｉＣ−ＭＯＳＦＥＴのチャネル部として構成している。本実施の形態の主目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１２，１３内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。
１ ｎ型（第１導電型に該当。）のＳｉＣ基板、 ２ ｎ型のＳｉＣから成る第１ドリフト層、 ３ 第１ドリフト層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣからなる第２ドリフト層、４ ｐ型（第２導電型に該当。）のベース領域、５ ｎ型のソース領域、６ ゲート絶縁膜、７ ゲート電極、８ ソース電極、９ ドレイン電極、１０ ｎ型のＳｉＣから成る第１エピタキシャル層、 １１ 第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１２ ｎ型のＳｉＣから成る第１エピタキシャル層、１３ 第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１４ 終端構造、１５ オーミック電極、１６ ショットキー電極。
Claims (9)
- オフ角を有する炭化珪素半導体基板（１）の主面上に、第１エピタキシャル層（２，１０，１２）を成長させる工程と、
前記第１エピタキシャル層の上面上であって且つ前記第１エピタキシャル層の前記上面と接して、前記第１エピタキシャル層の成長温度よりも低い成長温度で第２エピタキシャル層（２，１１，１３）を成長させる工程とを、
備えることを特徴とする、
炭化珪素半導体装置の製造方法。 - 請求項１記載の炭化珪素半導体装置の製造方法であって、
前記炭化珪素半導体基板の前記オフ角は５度以下である、
炭化珪素半導体装置の製造方法。 - 請求項１記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層は、前記炭化珪素半導体基板の前記主面と接してエピタキシャル成長されることを特徴とする、
炭化珪素半導体装置の製造方法。 - 請求項３記載の炭化珪素半導体装置の製造方法であって、
前記第１及び第２エピタキシャル層は、当該炭化珪素半導体装置のドリフト層（２，３）として用いられる、
炭化珪素半導体装置の製造方法。 - 請求項３記載の炭化珪素半導体装置の製造方法であって、
前記第２エピタキシャル層上にショットキー接合する電極（１６）を形成する工程をさらに備える、
炭化珪素半導体装置の製造方法。 - 請求項１記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層（１０）は、前記炭化珪素半導体基板の前記主面と接して配設されたエピタキシャル層であるドリフト層の上面と接してエピタキシャル成長されることを特徴とする、
炭化珪素半導体装置の製造方法。 - 請求項６記載の炭化珪素半導体装置の製造方法であって、
前記第１及び第２エピタキシャル層は、当該炭化珪素半導体装置のチャネル部（１０，１１，１２，１３）として用いられる、
炭化珪素半導体装置の製造方法。 - 請求項１記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層の成長温度は、１５７０℃以上１６２０℃以下である、
炭化珪素半導体装置の製造方法。 - 請求項１記載の炭化珪素半導体装置の製造方法であって、
前記第２エピタキシャル層の成長温度は、１４７０℃以上１５２０℃以下である、
炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011502705A JP5393772B2 (ja) | 2009-03-05 | 2010-02-15 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009051551 | 2009-03-05 | ||
| JP2009051551 | 2009-03-05 | ||
| PCT/JP2010/052153 WO2010101016A1 (ja) | 2009-03-05 | 2010-02-15 | 炭化珪素半導体装置の製造方法 |
| JP2011502705A JP5393772B2 (ja) | 2009-03-05 | 2010-02-15 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2010101016A1 true JPWO2010101016A1 (ja) | 2012-09-06 |
| JP5393772B2 JP5393772B2 (ja) | 2014-01-22 |
Family
ID=42709577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011502705A Active JP5393772B2 (ja) | 2009-03-05 | 2010-02-15 | 炭化珪素半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8569106B2 (ja) |
| JP (1) | JP5393772B2 (ja) |
| KR (1) | KR20110116203A (ja) |
| CN (1) | CN102341893B (ja) |
| DE (1) | DE112010000953B4 (ja) |
| WO (1) | WO2010101016A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064873A (ja) * | 2010-09-17 | 2012-03-29 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP5865777B2 (ja) * | 2012-05-16 | 2016-02-17 | 三菱電機株式会社 | 炭化珪素エピタキシャルウェハの製造方法 |
| JP5814881B2 (ja) * | 2012-07-31 | 2015-11-17 | 株式会社東芝 | トランジスタ及びその製造方法 |
| KR20140055338A (ko) * | 2012-10-31 | 2014-05-09 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 및 그 제조 방법 |
| JP6036200B2 (ja) * | 2012-11-13 | 2016-11-30 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| KR102098209B1 (ko) * | 2013-02-05 | 2020-04-08 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 및 그 제조 방법 |
| KR102119755B1 (ko) * | 2012-11-30 | 2020-06-08 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 및 그 제조 방법 |
| KR102053077B1 (ko) * | 2012-11-30 | 2020-01-08 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 및 그 제조 방법 |
| KR102131245B1 (ko) * | 2013-06-28 | 2020-08-05 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 |
| WO2014084550A1 (ko) * | 2012-11-30 | 2014-06-05 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자 |
| KR102128495B1 (ko) * | 2013-05-21 | 2020-06-30 | 엘지이노텍 주식회사 | 에피택셜 웨이퍼 |
| JP2014154666A (ja) * | 2013-02-07 | 2014-08-25 | Sumitomo Electric Ind Ltd | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
| WO2014125550A1 (ja) * | 2013-02-13 | 2014-08-21 | 三菱電機株式会社 | ＳｉＣエピタキシャルウエハの製造方法 |
| JP6150075B2 (ja) * | 2014-05-01 | 2017-06-21 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
| WO2015170500A1 (ja) * | 2014-05-08 | 2015-11-12 | 三菱電機株式会社 | ＳｉＣエピタキシャルウエハおよび炭化珪素半導体装置の製造方法 |
| CN106796886B (zh) * | 2014-08-29 | 2020-05-01 | 住友电气工业株式会社 | 碳化硅半导体器件和用于制造碳化硅半导体器件的方法 |
| CN104779141A (zh) * | 2015-04-16 | 2015-07-15 | 中国科学院半导体研究所 | 低偏角碳化硅同质外延材料的制作方法 |
| CN104934318B (zh) * | 2015-06-08 | 2018-12-04 | 国网智能电网研究院 | 一种n型低缺陷碳化硅外延片的制备方法 |
| CN105006425A (zh) * | 2015-06-08 | 2015-10-28 | 国网智能电网研究院 | 一种无台阶聚集低偏角碳化硅外延生长方法 |
| CN105006423B (zh) * | 2015-06-08 | 2018-12-18 | 国网智能电网研究院 | 一种p型低偏角碳化硅外延片的制备方法 |
| CN105826186B (zh) * | 2015-11-12 | 2018-07-10 | 中国电子科技集团公司第五十五研究所 | 高表面质量碳化硅外延层的生长方法 |
| JP6672962B2 (ja) * | 2016-03-31 | 2020-03-25 | 住友電気工業株式会社 | 炭化珪素半導体基板および半導体装置の製造方法 |
| JP6796407B2 (ja) * | 2016-06-27 | 2020-12-09 | 昭和電工株式会社 | ＳｉＣエピタキシャルウェハの製造方法 |
| JP6939959B2 (ja) * | 2019-04-03 | 2021-09-22 | 住友電気工業株式会社 | 半導体装置 |
| JP2022020995A (ja) * | 2020-07-21 | 2022-02-02 | 三菱電機株式会社 | 炭化珪素エピタキシャルウエハの製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248385A (en) * | 1991-06-12 | 1993-09-28 | The United States Of America, As Represented By The Administrator, National Aeronautics And Space Administration | Process for the homoepitaxial growth of single-crystal silicon carbide films on silicon carbide wafers |
| JP3047666B2 (ja) * | 1993-03-16 | 2000-05-29 | 富士電機株式会社 | シリコンオキサイド半導体膜の成膜方法 |
| JPH10256666A (ja) | 1997-03-13 | 1998-09-25 | Hitachi Ltd | 窒化物系化合物半導体の結晶成長方法及び半導体発光素子 |
| WO2001018872A1 (fr) * | 1999-09-07 | 2001-03-15 | Sixon Inc. | TRANCHE DE SiC, DISPOSITIF A SEMI-CONDUCTEUR DE SiC, ET PROCEDE DE PRODUCTION D'UNE TRANCHE DE SiC |
| JP2002270516A (ja) * | 2001-03-07 | 2002-09-20 | Nec Corp | Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子 |
| US7622402B2 (en) | 2002-03-29 | 2009-11-24 | Tokyo Electron Limited | Method for forming underlying insulation film |
| CN100405545C (zh) * | 2003-06-06 | 2008-07-23 | 三垦电气株式会社 | 氮化物类半导体元件及其制造方法 |
| JP4449357B2 (ja) | 2003-07-08 | 2010-04-14 | 日立電線株式会社 | 電界効果トランジスタ用エピタキシャルウェハの製造方法 |
| US7109521B2 (en) * | 2004-03-18 | 2006-09-19 | Cree, Inc. | Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls |
| JP2006120897A (ja) | 2004-10-22 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 炭化珪素素子及びその製造方法 |
| US7391058B2 (en) * | 2005-06-27 | 2008-06-24 | General Electric Company | Semiconductor devices and methods of making same |
| JPWO2008056698A1 (ja) * | 2006-11-10 | 2010-02-25 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2008062729A1 (fr) * | 2006-11-21 | 2008-05-29 | Sumitomo Electric Industries, Ltd. | Dispositif semiconducteur en carbure de silicium et son procédé de fabrication |
| JP5274030B2 (ja) | 2007-03-07 | 2013-08-28 | リコー光学株式会社 | 投射光学系およびプロジェクタ装置および画像読取装置 |
| JP2008222509A (ja) * | 2007-03-14 | 2008-09-25 | Matsushita Electric Ind Co Ltd | ＳｉＣエピタキシャル膜付き単結晶基板の製造方法 |
| WO2009013914A1 (ja) | 2007-07-26 | 2009-01-29 | Ecotron Co., Ltd. | ＳｉＣエピタキシャル基板およびその製造方法 |
-
2010
- 2010-02-15 CN CN201080010581.7A patent/CN102341893B/zh active Active
- 2010-02-15 WO PCT/JP2010/052153 patent/WO2010101016A1/ja active Application Filing
- 2010-02-15 KR KR1020117020499A patent/KR20110116203A/ko not_active Application Discontinuation
- 2010-02-15 DE DE112010000953.8T patent/DE112010000953B4/de active Active
- 2010-02-15 JP JP2011502705A patent/JP5393772B2/ja active Active
- 2010-02-15 US US13/148,537 patent/US8569106B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8569106B2 (en) | 2013-10-29 |
| CN102341893B (zh) | 2015-03-25 |
| DE112010000953T5 (de) | 2012-07-26 |
| JP5393772B2 (ja) | 2014-01-22 |
| CN102341893A (zh) | 2012-02-01 |
| KR20110116203A (ko) | 2011-10-25 |
| DE112010000953B4 (de) | 2017-08-24 |
| WO2010101016A1 (ja) | 2010-09-10 |
| US20110312161A1 (en) | 2011-12-22 |
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Legal Events
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