CN109755239A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知绝缘栅双极型晶体管(IGBT)等半导体装置(例如参照专利文献1)。
专利文献1：日本特开2016-96222号公报
发明内容
技术问题
在半导体装置中，期望提高二极管部的配置的自由度。
技术方案
在本发明的一个方式中，提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。
半导体装置还可以具备：晶体管部，在俯视上述半导体基板时，以在上述延伸方向上与上述二极管部相邻的方式设置于半导体基板。晶体管部可以具有第一虚设沟槽部，在二极管部和晶体管部中，在俯视半导体基板时，第一虚设沟槽部可以以预定的沟槽间距在与延伸方向正交的排列方向上排列。
半导体装置还可以具备：第二引出部，其设置在半导体基板的上表面。晶体管部还可以具有：第二虚设沟槽部，其沿着延伸方向延伸，且被设置成从半导体基板的上表面朝向所述半导体基板的内部。第二虚设沟槽部可以与第二引出部电连接，第一引出部和第二引出部可以在排列方向上排列。
晶体管部还可以具有：栅极沟槽部，其沿着延伸方向延伸，且被设置成从半导体基板的上表面朝向所述半导体基板的内部。栅极沟槽部可以以与预定的沟槽间距不同的沟槽间距在排列方向上排列。
在俯视半导体基板时，栅极沟槽部的二极管部侧的端部与二极管部中的第一虚设沟槽部的端部的在延伸方向上的距离可以为晶体管部中的栅极沟槽部与和栅极沟槽部相邻的第一虚设沟槽部的在排列方向上的沟槽间距的2倍以下。
晶体管部可以具有：发射区，其在半导体基板的上表面与栅极沟槽部邻接，且在延伸方向上被排列有多个。在俯视半导体基板时，栅极沟槽部的二极管部侧的端部与在晶体管部中最靠近二极管部侧而设置的发射区之间的在延伸方向上的距离可以比栅极沟槽部的与二极管部侧的端部为相反侧的端部与在延伸方向上距离二极管部最远而设置的发射区的在延伸方向上的距离小。
晶体管部在半导体基板的下表面可以具有集电区。阴极区与集电区的边界可以在俯视上述半导体基板时，位于比栅极沟槽部的二极管部侧的端部与二极管部中的第一虚设沟槽部的端部的在延伸方向上的中点靠近晶体管部一侧的位置。阴极区与集电区的边界可以在俯视上述半导体基板时，位于比栅极沟槽部的二极管部侧的端部与二极管部中的第一虚设沟槽部的端部的在延伸方向上的中点靠近二极管部一侧的位置。
在二极管部中，在排列方向上相邻的第一虚设沟槽部的沟槽间距可以比预定的沟槽间距的1/2小。在二极管部中，在排列方向上相邻的上述第一虚设沟槽部的沟槽间距可以比预定的沟槽间距的1/2大。
在俯视半导体基板时，第一虚设沟槽部在二极管部中可以具有U字形状。在俯视半导体基板时，第一虚设沟槽部在二极管部中可以呈一笔画成的形状。
应予说明，上述的发明概要未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1是表示本实施方式的半导体装置100的上表面的一个例子的图。
图2a是表示第一引出部60的掩模布局的俯视图的一个例子的图。
图2b是表示通过图2a的掩模布局制作的第一引出部60和第一虚设沟槽部30的a-a’截面的一个例子的图。
图2c是表示通过图2a的掩模布局制作的第一引出部60和第一虚设沟槽部30的b-b’截面的一个例子的图。
图2d是图1中的区域A1的放大图。
图3a是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图3b是图3a中的区域A2的放大图。
图4是图1中的区域B的立体图。
图5a是表示第一比较例的半导体装置150的上表面的图。
图5b是表示第二比较例的半导体装置160的上表面的图。
图6a是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图6b是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图7是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图8a是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图8b是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图9是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图10是表示本实施方式的半导体装置100的上表面的另一个例子的图。
图11是表示本实施方式的半导体装置100的上表面的另一个例子的图。
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向或者在半导体装置安装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面作为XY面，将半导体基板的深度方向作为Z轴。
在各实施例中，示出使第一导电型为N型，使第二导电型为P型的例子，但也可以使第一导电型为P型，使第二导电型为N型。此时，各实施例中的基板、层、区域等的导电型分别为相反的极性。
图1是表示本实施方式的半导体装置100的上表面(俯视)的一个例子的图。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。晶体管部70包括IGBT等晶体管。二极管部80在半导体基板的上表面包括FWD(Free Wheel Diode：续流二极管)等二极管。作为一个例子，本例的半导体装置设置成在俯视半导体基板时晶体管部70包围二极管部80。
在半导体基板的下表面设置有第一导电型的阴极区。在后述的图4中对阴极区进行详细说明。本例的阴极区为N+型。二极管部80是将阴极区投影到半导体基板的上表面而成的区域。
如图1所示，第一虚设沟槽部30的一部分设置在二极管部80，另一部分设置在二极管部80外。另外，第一虚设沟槽部30在半导体基板的上表面，沿着预定的延伸方向(在本例中为X轴方向)延伸且从二极管部80连续地设置到二极管部80外。延伸方向在俯视半导体基板时是表示第一虚设沟槽部30的长度方向。另外，从半导体基板的上表面向半导体基板的下表面(在本例中为Z轴方向)，以预定的宽度和深度在第一虚设沟槽部30设有槽(沟槽)。
第一虚设沟槽部30在二极管部80和二极管部80外双方中可以一体地形成。另外，如图1所示，第一虚设沟槽部30在二极管部80中可以一体地形成为格子状。
在半导体基板的上表面，如图1所示，在二极管部80外设置有与第一虚设沟槽部30电连接的第一引出部60。在本例中，作为一个例子，第一虚设沟槽部30的端部S与设置在晶体管部70内的第一引出部60电连接。作为一个例子，第一引出部60由多晶硅形成。第一引出部60与隔着虚设绝缘膜而设置在第一虚设沟槽部30内的虚设导电部连接。作为一个例子，虚设导电部由多晶硅形成。
如图1所示，本例的半导体装置100还可以具备在延伸方向上与二极管部80相邻的晶体管部70。在本例中，作为一个例子，二极管部80被设置成在俯视半导体基板时被晶体管部70包围。
晶体管部70可以具有从二极管部80延伸的第一虚设沟槽部30。另外，第一虚设沟槽部30在二极管部80和晶体管部70中可以以预定的沟槽间距Wdd在与第一虚设沟槽部30的延伸方向正交的排列方向(在本例中为Y轴方向)上排列。
晶体管部70还具有栅极沟槽部40，该栅极沟槽部40沿着延伸方向延伸，且以预定的宽度和深度从半导体基板的上表面向半导体基板的下表面设置。栅极沟槽部40在内部隔着栅极绝缘膜具有栅极导电部。作为一个例子，栅极导电部由多晶硅形成。
第一虚设沟槽部30和栅极沟槽部40的长度方向可以在延伸方向上平行地配置。应予说明，排列方向可以是第一虚设沟槽部30和栅极沟槽部40的短边方向(沟槽的宽度方向)。
在与二极管部80在延伸方向上相邻的晶体管部70中，设置于栅极沟槽部40的栅环(gate ring)48侧的一端的栅极导电部与栅环48电连接。另外，在与二极管部80在延伸方向上相邻的晶体管部70中，栅极沟槽部40的二极管部80侧的另一端不与二极管部80接触。
栅极沟槽部40在排列方向上可以以沟槽间距Wgg排列。间距Wgg可以与间距Wdd相等。另外，栅极沟槽部40和与该栅极沟槽部40相邻的第一虚设沟槽部30在排列方向上可以以沟槽间距Wgd排列。间距Wgd可以为间距Wgg的1/2。
应予说明，在与二极管部80在排列方向上相邻的晶体管部70中，栅极沟槽部40可以从栅环48的X轴方向正侧的一边连续设置到X轴方向负侧的一边。设置于栅极沟槽部40的一端的栅极导电部可以与栅环48的X轴方向正侧的一边电连接。另外，设置于该栅极沟槽部40的另一端的栅极导电部可以与栅环48的X轴方向负侧的一边电连接。
另外，在与二极管部80在排列方向上相邻的晶体管部70中，第一虚设沟槽部30可以从与栅环48的X轴方向正侧的一边相邻的第一引出部60连续设置到与栅环48的X轴方向负侧的一边相邻的第一引出部60。设置于第一虚设沟槽部30的一端的虚设导电部可以电连接到与栅环48的X轴方向正侧的一边相邻的第一引出部60。另外，设置于该第一虚设沟槽部30的另一端的虚设导电部可以电连接到与栅环48的X轴方向负侧的一边相邻的第一引出部60。
图2a是表示形成第一引出部60的掩模布局的俯视图的一个例子的图。如图2a所示，本例的掩模布局具有与第一引出部60相对应的多晶硅图案38和与第一虚设沟槽部30相对应的沟槽图案36。
图2b是表示通过图2a的掩模布局制作的第一引出部60和第一虚设沟槽部30的a-a’截面的一个例子的图。如图2b所示，本例的第一引出部60向第一虚设沟槽部30的上方突出地形成。因此，在第一引出部60的上表面与形成在半导体基板10的上表面的绝缘膜33之间形成高低差Df。绝缘膜33可以是将半导体基板10的上表面氧化而成的氧化膜。
第一虚设沟槽部30具有形成在半导体基板10的上表面侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成在虚设沟槽的内部且形成在比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。作为一个例子，虚设导电部34由多晶硅等导电材料形成。
应予说明，在第一引出部60的Y轴方向中央形成有伴随着多晶硅向虚设沟槽的填充而形成的凹陷Dp。距离Dfp是从形成于半导体基板10的上表面的绝缘膜33到凹陷Dp的最下部为止的距离。
图2c是表示通过图2a的掩模布局制作的第一引出部60和第一虚设沟槽部30的b-b’截面的一个例子的图。如图2c所示，本例的第一引出部60向第一虚设沟槽部30的上方突出地形成。应予说明，在b-b’截面中，第一引出部60向第一虚设沟槽部30的上方突出距离Dfp。应予说明，在第一引出部60的下部可以没有绝缘膜33。
在本例的半导体装置100中，二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，即使在配置有二极管部80的、半导体装置100的中心附近不形成第一虚设沟槽部30的第一引出部60，也能够将来自第一虚设沟槽部30的电连接引出到第一虚设沟槽部30外。因此，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，在本例的半导体装置100中，二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，无需在形成于第一虚设沟槽部30的上方的层间绝缘膜设置接触孔，并从半导体基板10的上方通过该接触孔而与该第一虚设沟槽部30接触。因此，在该第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成接触孔而进行接触的加工难易度增加的情况。应予说明，在图1中，省略层间绝缘膜和接触孔。
图2d是图1中的区域A1的放大图。如图2d所示，晶体管部70在与栅环48相邻的区域具有阱区11。作为一个例子，本例的阱区11为P+型。设置于第一虚设沟槽部30的端部S的虚设导电部34通过第一引出部60与形成在半导体基板10的表面层的阱区11电连接。
在本例中，端部S是第一虚设沟槽部30的X轴方向最靠正侧的一端。端部S’是二极管部80中的第一虚设沟槽部30的X轴方向最靠正侧的一端。另外，端部T是栅极沟槽部40的X轴方向最靠正侧的一端。端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
晶体管部70在阱区11的X轴方向负侧具有与阱区11相邻的接触区15。作为一个例子，本例的接触区15为P+型。另外，晶体管部70具有在延伸方向上与接触区15相邻的发射区12。作为一个例子，本例的发射区12为N+型。发射区12以与栅极沟槽部40接触的方式设置在半导体基板10的上表面。如图2d所示，发射区12和接触区15可以在X轴方向上交替地相邻而设置到比栅极沟槽部40的端部T’靠近X轴方向负侧的位置。
栅极沟槽部40的端部T’与设置在X轴方向最靠负侧的发射区12的X轴负侧的一端之间的距离D1可以比栅极沟槽部40的端部T与设置在X轴方向最靠正侧的发射区12的X轴正侧的一端之间的距离D2小。距离D2可以为距离D1的10倍以上且50倍以下。作为一个例子，距离D1为0.5μm。作为一个例子，距离D2为20μm。
栅极沟槽部40的端部T’与第一虚设沟槽部30的端部S’之间的距离D4可以比相邻的第一虚设沟槽部30与栅极沟槽部40之间的间距Wgd小。间距Wgd可以为距离D4的2倍以下。栅极沟槽部40的长度D3可以为1mm以下。应予说明，从端部S’起到二极管部80与晶体管部70的与Y轴方向平行的边界为止的距离D5可以为距离D4的1/2。另外，从端部T’起到二极管部80与晶体管部70的与Y轴方向平行的边界为止的距离D6可以为距离D4的1/2。即，D5＝D6＝(1/2)D4。
距离D5和距离D6可以是D5＞D6。即，二极管部80与晶体管部70的与Y轴方向平行的边界可以位于比端部S’与端部T’的X轴方向上的中点靠近晶体管部70侧的位置。即，阱区11与基区14的边界可以位于晶体管部70侧。通过将阱区11与基区14的边界设置到晶体管部70侧，能够优先二极管部80的耐压等特性而进行调整。
阱区11与后述的基区14可以为大致相同的杂质浓度和深度。通过使阱区11与基区14为大致相同的杂质浓度和深度，从而能够省略工序并能够降低成本。
距离D5和距离D6可以为D5＜D6。即，二极管部80与晶体管部70的与Y轴方向平行的边界可以位于比端部S’与端部T’的X轴方向上的中点靠近二极管部80侧的位置。通过使该边界位于比端部S’与端部T’的X轴方向上的中点靠近二极管部80侧的位置，从而能够优先晶体管部70的耐压等特性而进行调整。
图3a是表示本实施方式的半导体装置100的上表面的另一个例子的图。图3a所示的半导体装置100与图1所示的半导体装置100的不同之处在于，设置于晶体管部70的栅极沟槽部40的端部连接成U字形状。在二极管部80的X轴方向正侧和负侧的晶体管部70中，在俯视半导体基板时，与栅环48重叠的栅极沟槽部40的端部可以连接成U字形状，栅极沟槽部40的二极管部80侧的端部可以与图1的例子同样地终止。在二极管部80的Y轴方向正侧和负侧的晶体管部70中，栅极沟槽部40的X轴方向正侧和负侧的端部可以均连接成U字形状。
本例的半导体装置100由于设置于晶体管部70的栅极沟槽部40的端部连接成U字形状，所以能够增大栅极沟槽部40内的栅极导电部和栅环48之间的连接面积。因此，能够使晶体管部70的栅极电位更稳定。
图3b是图3a中的区域A2的放大图的一个例子。如图3b所示，本例的半导体装置100的设置于晶体管部70的栅极沟槽部40的端部连接成U字形状。本例的半导体装置100由于设置于晶体管部70的栅极沟槽部40的端部连接成U字形状，所以能够增大栅极沟槽部40内的栅极导电部和栅环48之间的连接面积。因此，能够使晶体管部70的栅极电位更稳定。
图4是图1中的区域B的立体图。作为一个例子，本例的半导体装置100在该立体图中具有半导体基板10。半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
在该立体图中，晶体管部70在半导体基板10的上表面可以具备阱区11。作为一个例子，在晶体管部70中，在阱区11的表面层设置有发射区12和接触区15。在阱区11的下方可以设置有漂移区18。在漂移区18的下方形成有集电区22。作为一个例子，阱区11为P+型。作为一个例子，漂移区18为N-型。作为一个例子，在该立体图中，在二极管部80中，从半导体基板10的上表面侧起配置有基区14、漂移区18和阴极区82。应予说明，阱区11与基区14可以为大致相同的杂质浓度和深度。
第一虚设沟槽部30可以在晶体管部70和二极管部80这两方，设置成从半导体基板10的上表面朝向半导体基板10的下表面而到达漂移区18的深度。第一虚设沟槽部30中，虚设绝缘膜32以沿着沟槽内的方式设置，在沟槽内隔着虚设绝缘膜32埋入有虚设导电部34。栅极沟槽部40在晶体管部70中可以设置为从半导体基板10的上表面朝向半导体基板10的下表面而到达漂移区18的深度。栅极沟槽部40中，栅极绝缘膜42以沿着沟槽的方式设置，在沟槽内隔着栅极绝缘膜42埋入有栅极导电部44。
在该立体图中，接触孔54设置于形成在半导体基板10的上表面的层间绝缘膜。在该立体图中，省略层间绝缘膜，用虚线表示设置有接触孔54的区域。
在晶体管部70中，在半导体基板10的下表面侧设置有集电区22。另外，在二极管部80中，在半导体基板10的下表面侧设置有阴极区82。在该立体图中，用E表示半导体基板10的上表面侧的晶体管部70与二极管部80的边界。
图5a是表示第一比较例的半导体装置150的上表面的图。第一比较例的半导体装置150在二极管部80的X轴方向正侧和负侧未设置晶体管部70。二极管部80的第一虚设沟槽部30从与栅环48的X轴方向正侧的一边相邻的第一引出部60连续设置到与栅环48的X轴方向负侧的一边相邻的第一引出部60。二极管部80的第一虚设沟槽部30所连接的第一引出部60与晶体管部70的第一虚设沟槽部30所连接的第一引出部60设置在X轴方向上大致相同的位置。
晶体管部70和二极管部80由于交替动作，所以从伴随着动作而发热的观点考虑，优选将二极管部80相对于晶体管部70对称性高地配置。第一比较例的半导体装置150中，由于在二极管部80的X轴方向正侧和负侧没有设置晶体管部70，所以与图1所示的半导体装置100相比，二极管部80相对于晶体管部70的配置的对称性低。
图5b是表示第二比较例的半导体装置160的上表面的图。第二比较例的半导体装置160与图1的半导体装置100相比，形成于二极管部80的第一虚设沟槽部30没有设置到二极管部80外。因此，为了将形成于二极管部80的第一虚设沟槽部30和设置于晶体管部70的第一引出部60电连接，需要将第一引出部60设置在设置有二极管部80的半导体装置100的中心附近，或者在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成接触孔而进行直接接触。
在将第一引出部60设置于设置有二极管部80的半导体装置100的中心附近的情况下，如果对第一引出部60进行引线键合，则因形成在半导体装置100的中心附近的第一引出部60的高低差Df而容易产生裂纹等不良情况。另外，如果在第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成接触孔而进行直接接触，则在第一虚设沟槽部30的沟槽宽度窄的情况下需要精细加工。另外，在第一虚设沟槽部30的沟槽宽度宽的情况下，因多晶硅的厚膜化而导致高低差Df增加，加工难易度上升。
图6a是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图1所示的半导体装置100的不同之处在于，在图1所示的半导体装置100的基础上，二极管部80的第一虚设沟槽部30具有U字形状。具有U字形状且沿着延伸方向延伸的2根第一虚设沟槽部30中的一根在延伸方向上延伸且连续地设置到二极管部80外。该2根第一虚设沟槽部30中的该一根与设置在二极管部80外的第一引出部60电连接。该2根第一虚设沟槽部30中的另一根可以在二极管部80内终止。
具有U字形状且一端设置到二极管部80外的第一虚设沟槽部30在半导体基板10的俯视时，可以在二极管部80内设置有多个。图6a表示相邻设置的U字形状的第一虚设沟槽部30彼此呈点对称配置的一个例子。应予说明，端部S’是具有U字形状的第一虚设沟槽部30的X轴方向最靠正侧的一端。另外，端部S’是在二极管部80内终止的第一虚设沟槽部30的X轴方向最靠正侧的一端。
如图6a所示，在与二极管部80在延伸方向上相邻的晶体管部70中可以设置有两端在晶体管部70内终止的第二虚设沟槽部31。与第一虚设沟槽部30同样地隔着虚设绝缘膜32在第二虚设沟槽部31设置有虚设导电部34。第二虚设沟槽部31与具有U字形状且沿着延伸方向延伸的2根第一虚设沟槽部30中的在二极管部80外延伸的第一虚设沟槽部30在Y轴方向上可以设置在大致相同的位置。
具有U字形状且沿着延伸方向延伸的2根第一虚设沟槽部30的Y轴方向上的间距WDdd可以与晶体管部70中的第一虚设沟槽部30与栅极沟槽部40的间距Wgd相等。图6a表示间距WDdd与间距Wgd相等的一个例子。应予说明，端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
如图6a所示，在半导体基板10的上表面，在二极管部80外设置有与第二虚设沟槽部31电连接的第二引出部62。作为一个例子，第二引出部62由多晶硅形成。第二引出部62与第二虚设沟槽部31内的虚设导电部连接。作为一个例子，虚设导电部由多晶硅形成。
如图6a所示，第一引出部60和第二引出部62可以沿着排列方向排列。第一引出部60和第二引出部62可以以与栅环48在X轴方向正侧和负侧相邻的方式设置。与栅环48在X轴方向正侧相邻的第一引出部60和第二引出部62在X轴方向上可以配置在大致相同的位置。与栅环48在X轴方向负侧相邻的第一引出部60和第二引出部62在X轴方向上可以配置在大致相同的位置。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30延伸设置到二极管部80外的晶体管部70。因此，与图1所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合的情况下容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30延伸设置到二极管部80外的晶体管部70，并与二极管部80外的第一引出部60电连接。因此，与图1所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升的情况。
另外，本例的半导体装置100由于第一虚设沟槽部30具有U字形状，不具有图1所示的半导体装置100中的沟槽的T字交叉和十字交叉，所以不会发生容易在交叉部发生的沟槽宽度的扩大。即，本例的半导体装置100能够使第一虚设沟槽部30的沟槽宽度均匀。因此，能够抑制因沟槽的T字交叉和十字交叉产生的沟槽宽度的扩大而导致埋入的多晶硅陷落的陷落区域的产生。因此，能够防止多晶硅的陷落区域变得比直线状的沟槽部深。
图6b是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图6a所示的半导体装置100的不同之处在于，在图6a所示的半导体装置100的基础上，晶体管部70的栅极沟槽部40在半导体基板10的俯视时具有环状和U字形状。U字形状是指在相邻的栅极沟槽部40之间存在第一虚设沟槽部30的情况下，将半导体装置100的外周侧的、栅极沟槽部40的端部连接而得到的形状。
包围第二虚设沟槽部31的栅极沟槽部40可以为环状，也可以为U字形状。另外，对于在将相邻的栅极沟槽部40的端部连接时与第一虚设沟槽部30交叉的部位而言，以使栅极沟槽部40与第一虚设沟槽部30不交叉的方式设为U字形状的栅极沟槽部40。另外，栅极沟槽部40与栅环48连接。
本例的半导体装置100中，由于设置于晶体管部70的栅极沟槽部40的端部连接成U字形状，所以能够增大栅极沟槽部40内的栅极导电部与栅环48之间的连接面积。因此，能够使晶体管部70的栅极电位更稳定。
图7是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图1所示的半导体装置100的不同之处在于，在图1所示的半导体装置100的基础上，二极管部80的第一虚设沟槽部30没有呈格子状地一体地形成，而是被设置成各自独立。
本例的半导体装置100的晶体管部70具有设置于二极管部80且向二极管部80外延伸的第一虚设沟槽部30。第一虚设沟槽部30在二极管部80和晶体管部70中，在半导体基板10的俯视时，可以沿排列方向以预定的沟槽间距排列。在本例中，第一虚设沟槽部30可以沿排列方向以间距Wdd排列。栅极沟槽部40可以沿排列方向以间距Wgg排列。间距Wgg可以与间距Wdd相等。另外，栅极沟槽部40和与该栅极沟槽部40相邻的第一虚设沟槽部30可以沿排列方向以间距Wgd排列。间距Wgd可以为间距Wgg的1/2。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，与图1和图6a所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，与图1和图6a所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升。
应予说明，如图3a所示，本例的半导体装置100也可以将相邻的栅极沟槽部40的端部连接而成为U字形状。另外，在延伸方向上未设置二极管部80的晶体管部70中，可以将相邻的栅极沟槽部40的两端以成为环状的方式连接。
图8a是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图6a所示的半导体装置100的不同之处在于，在图6a所示的半导体装置100的基出上，U字形状的第一虚设沟槽部30被设置成一笔画成的形状。另外，与图6a所示的半导体装置100的不同之处还在于，第一虚设沟槽部30在二极管部80的Y轴方向最靠正侧朝向X轴方向正侧延伸且连续地设置到二极管部80外，第一虚设沟槽部30在二极管部80的Y轴方向最靠负侧朝向X轴方向负侧延伸且连续地设置到二极管部80外。应予说明，端部S’是具有U字形状的第一虚设沟槽部30的X轴方向最靠正侧的一端。端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
二极管部80的Y轴方向最靠正侧的第一虚设沟槽部30可以在二极管部80外与在X轴方向正侧与栅环48相邻的第一引出部60电连接。另外，二极管部80的Y轴方向最靠负侧的第一虚设沟槽部30可以在二极管部80外与在X轴方向负侧与栅环48相邻的第一引出部60电连接。
另外，本例的半导体装置100与图6a所示的半导体装置100的不同之处在于，在晶体管部70中，在图6a所示的半导体装置100的基础上，除了设置从二极管部80延伸的第一虚设沟槽部30以外，不设置其他第一虚设沟槽部30。在晶体管部70中，除了设置从二极管部80延伸的第一虚设沟槽部30以外，还设置栅极沟槽部40。即，本例的半导体装置100为全栅结构。
在晶体管部70中，栅极沟槽部40可以以与图1和图6a所示的间距Wgg不同的间距在排列方向上排列。在本例中，栅极沟槽部40以间距(1/2)Wgg在排列方向上排列。在二极管部80中，形成U字形状的第一虚设沟槽部30的排列方向上的间距WDdd可以为间距Wgg的1/2。
二极管部80中的第一虚设沟槽部30可以在二极管部80的Y轴方向最靠正侧和最靠负侧这两方中，均朝向X轴方向正侧延伸且连续地设置到二极管部80外。该第一虚设沟槽部30可以分别连接到在X轴方向正侧与栅环48相邻的第一引出部60。
二极管部80中的第一虚设沟槽部30可以在二极管部80的Y轴方向最靠正侧和最靠负侧这两方中，均朝向X轴方向负侧延伸且连续地设置到二极管部80外。该第一虚设沟槽部30可以分别连接到在X轴方向负侧与栅环48相邻的第一引出部60。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，与图1、图6a和图7所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，与图1、图6a和图7所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升的情况。
另外，本例的半导体装置100与图6a所示的半导体装置100同样地，由于第一虚设沟槽部30具有U字形状，并且不具有图1所示的半导体装置100中的沟槽的T字交叉和十字交叉，所以不会发生容易在交叉部发生的沟槽宽度的扩大。即，本例的半导体装置100能够使第一虚设沟槽部30的沟槽宽度均匀。因此，能够抑制因沟槽宽度的扩大而导致的多晶硅的陷落区域的产生。因此，能够防止多晶硅的陷落区域变得比直线状的沟槽部深。
另外，本例的半导体装置100与图1、图6a和图7所示的半导体装置100相比，高密度地设置有多个晶体管部70的栅极沟槽部40。因此，与图1、图6a和图7所示的半导体装置100相比，能够提高饱和电流。
图8b是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图8a所示的半导体装置100的不同之处在于，在图8a所示的半导体装置100的基础上，栅极沟槽部40被设置成环状。本例的半导体装置100由于设置于晶体管部70的栅极沟槽部40的端部连接成U字形状，所以能够增加栅极沟槽部40内的栅极导电部与栅环48之间的连接面积。因此，能够使晶体管部70的栅极电位更稳定。
另外，本例的半导体装置100的第一虚设沟槽部30没有被环状的栅极沟槽部40包围。即使如本例那样将栅极沟槽部40设为环状，也能够得到与图8a同样的效果。此外，通过将栅极沟槽部40设为环状，从而即使沿着X轴方向延伸的2根栅极沟槽部40中的一根因不良而中断，也不会处于浮置状态，所以能够提高半导体装置100的可靠性。
应予说明，在无需提高晶体管部70的饱和电流的情况下，也可以如图6a、图7所示在晶体管部70的相邻的栅极沟槽部40之间具备第一虚设沟槽部30、第二虚设沟槽部31、第一引出部60和第二引出部62。另外，也可以如图6b所示将相邻的栅极沟槽部40的端部连接而成为环状或U字形状。
图9是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图6a所示的半导体装置100的不同之处在于，在二极管部80中具有U字形状且沿着延伸方向延伸的2根第一虚设沟槽部30的Y轴方向的间距WDdd’比图6a所示的半导体装置100大。本例的半导体装置100也与图6a和图8b所示的半导体装置100同样地，二极管部80中的第一虚设沟槽部30具有U字形状。应予说明，端部S’是具有U字形状的第一虚设沟槽部30的X轴方向最靠正侧的一端。端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
间距WDdd’可以比晶体管部70中的栅极沟槽部40的排列方向上的间距Wdd的1/2大。间距WDdd’可以与间距Wdd相等。图9表示间距WDdd’与间距Wdd相等的一个例子。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，与图1和图6a～图8b所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，与图1和图6a～图8b所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升的情况。
另外，本例的半导体装置100与图6a和图8b所示的半导体装置100同样地，由于第一虚设沟槽部30具有U字形状，并且不具有图1所示的半导体装置100中的沟槽的T字交叉和十字交叉，所以不会发生容易在交叉部发生的沟槽宽度的扩大。即，本例的半导体装置100能够使第一虚设沟槽部30的沟槽宽度均匀。因此，能够抑制因沟槽宽度的扩大而导致的多晶硅的陷落区域的产生。因此，能够防止多晶硅的陷落区域变得比直线状的沟槽部深。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30的Y轴方向上的间距WDdd’比图6a所示的半导体装置100大。因此，通过使二极管部80的基区14的掺杂浓度比晶体管部70的阱区11的掺杂浓度低，能够提高二极管部80的耐压。另外，通过使二极管部80的基区14的深度比晶体管部70的阱区11深，从而即使在该基区14的掺杂浓度与该阱区11的掺杂浓度大致相同的情况下，也能够提高二极管部80的耐压。
本例的半导体装置100也可以像图6b所示的半导体装置100那样，使晶体管部70的栅极沟槽部40具有环状和U字形状。第二虚设沟槽部31可以被环状的栅极沟槽部40包围。另外，由于第一虚设沟槽部30与环状的栅极沟槽部40交叉，所以可以不被环状的栅极沟槽部40包围，第二虚设沟槽部31也可以有不被环状的栅极沟槽部40包围的部位。对于栅极沟槽部40，可以将相邻的栅极沟槽部40的端部连接而具备环状和U字形状。
图10是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图8a所示的半导体装置100的不同之处在于，在图8a所示的半导体装置100的基础上，二极管部80中的第一虚设沟槽部30的沟槽间距WDdd’比图8a所示的半导体装置100的沟槽间距WDdd大。本例的半导体装置100也与图8a所示的半导体装置100同样地，二极管部80中的第一虚设沟槽部30具有U字形状，且被设置成一笔画成的形状。
本例的半导体装置100在晶体管部70中除了设置从二极管部80延伸的第一虚设沟槽部30以外，还设置栅极沟槽部40。即，本例的半导体装置100是全栅结构。在晶体管部70中，栅极沟槽部40在Y轴方向上可以以沟槽间距(1/2)Wgg设置。间距Wgg可以是图9中的间距Wdd的1/2。应予说明，端部S’是具有U字形状的第一虚设沟槽部30的X轴方向最靠正侧的一端。端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
间距WDdd’可以比晶体管部70中的栅极沟槽部40的排列方向上的间距(1/2)Wgg大。间距WDdd’可以为间距(1/2)Wgg的2倍，即与Wgg相等。图10表示间距WDdd’与间距Wgg相等的一个例子。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，与图1和图6a～图9所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，与图1和图6a～图9所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜(未图示)形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升的情况。
另外，本例的半导体装置100与图6a、图8a和图9所示的半导体装置100同样地，由于第一虚设沟槽部30具有U字形状，且不具有图1所示的半导体装置100中的沟槽的T字交叉和十字交叉，所以不会发生容易在交叉部发生的沟槽宽度的扩大。即，本例的半导体装置100能够使第一虚设沟槽部30的沟槽宽度均匀。因此，能够抑制因沟槽宽度的扩大而导致的多晶硅的陷落区域的产生。因此，能够防止多晶硅的陷落区域变得比直线状的沟槽部深。
本例的半导体装置100也可以像图8b所示的半导体装置100那样，将栅极沟槽部40设置成环状。另外，第一虚设沟槽部30未被环状的栅极沟槽部40包围。
应予说明，也可以如图6a、图7所示在晶体管部70的相邻的栅极沟槽部40之间具备第一虚设沟槽部30、第二虚设沟槽部31、第一引出部60和第二引出部62。另外，也可以如图6b所示将相邻的栅极沟槽部40的端部连接而成为环状或U字形状。
图11是表示本实施方式的半导体装置100的上表面的另一个例子的图。本例的半导体装置100与图8a所示的半导体装置100的不同之处在于，在图8a所示的半导体装置100的基础上，以比间距WDdd小的间距WDdd”设置二极管部80中的第一虚设沟槽部30的沟槽间距WDdd。本例的半导体装置100也与图8a和图10所示的半导体装置100同样地，二极管部80中的第一虚设沟槽部30具有U字形状，且被设置成一笔画成的形状。
本例的半导体装置100在晶体管部70中除了设置从二极管部80延伸的第一虚设沟槽部30以外，还设置栅极沟槽部40。即，本例的半导体装置100为全栅结构。在晶体管部70中，栅极沟槽部40在Y轴方向上可以以沟槽间距(1/2)Wgg设置。间距Wgg可以为图9中的间距Wdd的1/2。间距WDdd”可以比晶体管部70中的栅极沟槽部40的排列方向上的间距(1/2)Wgg小。应予说明，端部S’是具有U字形状的第一虚设沟槽部30的X轴方向最靠正侧的一端。端部T’是栅极沟槽部40的X轴方向最靠负侧的一端。
本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70。因此，与图1和图6a～图10所示的半导体装置100同样地，无需在半导体基板10的中心附近设置具有高低差Df的第一引出部60。因此，不易发生在对该第一引出部60进行引线键合时容易发生的半导体基板10的裂纹等不良情况。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成延伸到二极管部80外的晶体管部70，且与二极管部80外的第一引出部60电连接。因此，与图1和图6a～图10所示的半导体装置100同样地，在第一虚设沟槽部30的沟槽宽度窄的情况下，不需要用于在该第一虚设沟槽部30的上部的层间绝缘膜形成该接触孔而进行接触的精细加工。另外，在该第一虚设沟槽部30的沟槽宽度宽的情况下，能够避免因埋入到沟槽的多晶硅的厚膜化而导致在该第一虚设沟槽部30上表面产生的高低差增大，与该第一虚设沟槽部30进行接触的加工难易度上升的情况。
另外，本例的半导体装置100与图6a、图8a、图9和图10所示的半导体装置100同样地，由于第一虚设沟槽部30具有U字形状，且不具有图1所示的半导体装置100中的沟槽的T字交叉和十字交叉，所以不会发生容易在交叉部发生的沟槽宽度的扩大。即，本例的半导体装置100能够使第一虚设沟槽部30的沟槽宽度均匀。因此，能够抑制因沟槽宽度的扩大而导致的多晶硅的陷落区域的发生。因此，能够防止多晶硅的陷落区域变得比直线状的沟槽部深。
另外，本例的半导体装置100的二极管部80中的第一虚设沟槽部30被设置成比图8a所示的半导体装置100的二极管部80中的第一虚设沟槽部30的密度高。因此，与图8a所示的半导体装置100相比，能够提高二极管部80的耐压。应予说明，二极管部80的耐压可以通过第一虚设沟槽部30的密度和基区14的掺杂浓度进行调整。
本例的半导体装置100也可以像图8b所示的半导体装置100那样将栅极沟槽部40设置成环状。另外，第一虚设沟槽部30没有被环状的栅极沟槽部40包围。
应予说明，也可以如图6a、图7所示在晶体管部70的相邻的栅极沟槽部40之间具备第一虚设沟槽部30、第二虚设沟槽部31、第一引出部60和第二引出部62。另外，也可以如图6b所示将相邻的栅极沟槽部40的端部连接而成环状或U字形状。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本领域技术人员明白可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知，实施了那样的变更或改良的方式显然也包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，不是在后续处理中使用之前处理的结果，就可以按任意顺序实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见而使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (12)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
阴极区，其形成于所述半导体基板的下表面；
二极管部，其在所述半导体基板的下表面形成有所述阴极区；
第一虚设沟槽部，其从所述半导体基板的上表面设置到所述漂移区，且一部分设置于所述二极管部，另一部分设置于所述二极管部外，在所述半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从所述二极管部设置到所述二极管部外；以及
第一引出部，其设置于所述半导体基板的上表面，在所述二极管部外与所述第一虚设沟槽部电连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备：晶体管部，在俯视所述半导体基板时，以在所述延伸方向上与所述二极管部相邻的方式设置于所述半导体基板，
所述晶体管部具有所述第一虚设沟槽部，
在俯视所述半导体基板时，在所述二极管部和所述晶体管部中，所述第一虚设沟槽部以预定的沟槽间距在与所述延伸方向正交的排列方向上排列。
3.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备：第二引出部，其设置在所述半导体基板的上表面，
所述晶体管部还具有：第二虚设沟槽部，其沿着所述延伸方向延伸，且被设置成从所述半导体基板的上表面朝向所述半导体基板的内部，
所述第二虚设沟槽部与所述第二引出部电连接，
所述第一引出部和所述第二引出部在所述排列方向上排列。
4.根据权利要求2或3所述的半导体装置，其特征在于，所述晶体管部还具有：栅极沟槽部，其沿着所述延伸方向延伸，且被设置成从所述半导体基板的上表面朝向所述半导体基板的内部，
所述栅极沟槽部以与预定的所述沟槽间距不同的沟槽间距在所述排列方向上排列。
5.根据权利要求4所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述栅极沟槽部的所述二极管部侧的端部与所述二极管部中的所述第一虚设沟槽部的端部在所述延伸方向上的距离为所述晶体管部中的所述栅极沟槽部与和所述栅极沟槽部相邻的所述第一虚设沟槽部在所述排列方向上的沟槽间距的2倍以下。
6.根据权利要求4或5所述的半导体装置，其特征在于，所述晶体管部具有：发射区，其在所述半导体基板的上表面与所述栅极沟槽部邻接，且在所述延伸方向上被排列有多个，
在俯视所述半导体基板时，所述栅极沟槽部的所述二极管部侧的端部与在所述晶体管部中最靠近所述二极管部侧而设置的所述发射区之间的在所述延伸方向上的距离比所述栅极沟槽部的与所述二极管部侧的端部为相反侧的端部与在所述延伸方向上距离所述二极管部最远而设置的所述发射区之间的在所述延伸方向上的距离小。
7.根据权利要求4～6中任一项所述的半导体装置，其特征在于，所述晶体管部在所述半导体基板的下表面具有集电区，
在俯视所述半导体基板时，所述阴极区与所述集电区的边界位于比所述栅极沟槽部的所述二极管部侧的端部与所述二极管部中的所述第一虚设沟槽部的端部的在所述延伸方向上的中点靠近所述晶体管部一侧的位置。
8.根据权利要求4～6中任一项所述的半导体装置，其特征在于，所述晶体管部在所述半导体基板的下表面具有集电区，
在俯视所述半导体基板时，所述阴极区与所述集电区的边界位于比所述栅极沟槽部的所述二极管部侧的端部与所述二极管部中的所述第一虚设沟槽部的端部的在所述延伸方向上的中点靠近所述二极管部一侧的位置。
9.根据权利要求2或8所述的半导体装置，其特征在于，在所述二极管部中，在所述排列方向上相邻的所述第一虚设沟槽部的沟槽间距比预定的所述沟槽间距的1/2小。
10.根据权利要求2或8所述的半导体装置，其特征在于，在所述二极管部中，在所述排列方向上相邻的所述第一虚设沟槽部的沟槽间距比预定的所述沟槽间距的1/2大。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述第一虚设沟槽部在所述二极管部中具有U字形状。
12.根据权利要求11所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述第一虚设沟槽部在所述二极管部中呈一笔画成的形状。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463504A (zh) * 2014-11-17 2017-02-22 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN107086217A (zh) * 2016-02-16 2017-08-22 富士电机株式会社 半导体装置
CN107112358A (zh) * 2015-07-16 2017-08-29 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
CN107148675A (zh) * 2014-11-04 2017-09-08 丰田自动车株式会社 半导体装置
WO2017155122A1 (ja) * 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
CN107180855A (zh) * 2016-03-11 2017-09-19 富士电机株式会社 半导体装置
CN107210322A (zh) * 2015-07-07 2017-09-26 富士电机株式会社 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5283326B2 (ja) * 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP5239621B2 (ja) * 2008-08-20 2013-07-17 株式会社デンソー 半導体装置の製造方法
JP6022774B2 (ja) * 2012-01-24 2016-11-09 トヨタ自動車株式会社 半導体装置
JP6022082B2 (ja) * 2014-07-11 2016-11-09 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6260515B2 (ja) * 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
JP6878848B2 (ja) * 2016-02-16 2021-06-02 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107148675A (zh) * 2014-11-04 2017-09-08 丰田自动车株式会社 半导体装置
CN106463504A (zh) * 2014-11-17 2017-02-22 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN107210322A (zh) * 2015-07-07 2017-09-26 富士电机株式会社 半导体装置
CN107112358A (zh) * 2015-07-16 2017-08-29 富士电机株式会社 半导体装置及半导体装置的制造方法
CN107086217A (zh) * 2016-02-16 2017-08-22 富士电机株式会社 半导体装置
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
WO2017155122A1 (ja) * 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
CN107180855A (zh) * 2016-03-11 2017-09-19 富士电机株式会社 半导体装置

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