JP5585646B2 - ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法 - Google Patents
ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法 Download PDFInfo
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Description
このように、炭化珪素はシリコンと比較してバンドギャップが広く絶縁破壊電界強度が10倍以上大きいことから、特にパワー半導体素子の半導体材料として注目されている。 また、埋め込みゲート型静電誘導トランジスタ(BGSIT:Buried Gate Static Induction Transistor)は、ゲート領域を素子の活性領域内部に埋め込み、素子の周囲でゲート引出電極を形成する「埋め込みゲート構造(BG:Buried Gate)」を備える。埋め込みゲート構造は、その半導体バルク中にチャネルが形成されることから、金属−酸化膜−半導体(MOS:Metal−Oxide−Semiconductor)ゲート構造と比較して炭化珪素中の高い電子移動度を毀損することなくそのまま生かすことができ、高性能デバイスが開発できると期待されている。また、上記の埋め込みゲート構造は、表面電極を形成する際のフォトリソグラフィー工程におけるアライメントマージンを取る必要が無い。そのため、埋め込みゲート構造は、半導体領域表面にゲート電極を配線する「表面ゲート構造(SG:Surface Gate)」と比較してチャネル密度を増加できオン抵抗を低減しやすい、という利点もある。
更に、一般に3端子パワー半導体素子をインバータ回路や電源回路などの電力変換装置に使用する場合、駆動回路等の予期せぬ故障の際に、上記パワー半導体素子が遮断状態(オフ状態)になることが、装置の安全措置の観点から望ましい。このためにはパワー半導体素子の電気的特性として、入力端子に電圧を印加しない場合に素子が遮断状態となるノーマリーオフ型の特性が必要である。
[特許文献1]
従来技術として、例えば、特許文献1には、SiC基板上でのSITの製造方法が開示されている。しかし、ノーマリーオフ型のSITの製造方法については、開示が無い。
[特許文献2]
また、特許文献2には、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリーオフ型の利点が得られるように両者を組み合わせた構造が開示されている。開示された絶縁ゲート型炭化珪素半導体装置は、SITとMOSFETをモノリシックにSiC単結晶サブストレートに含めた構造を備える。該炭化珪素半導体装置は、埋め込まれたゲート領域に接続するようにオーミック電極が形成されており、表面にイオン注入により選択的に形成されたpウエル領域を有するMOSFETが形成されて、SITと横型MOSFETが接続される。しかし、この構造は、SITとMOSFETを直列に配置してノーマリーオフ型とするものである。
[特許文献3]
また、特許文献3は、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造をSiC基板上で組み合わせることによって構成されたノーマリーオフ型の炭化珪素絶縁ゲート型半導体装置を開示する。このSIT構造は、n+型SiC半導体基板上に堆積されたn型ドリフト層へのp+ゲート領域と該ゲート領域上部の前記n型ドリフト層の表面に堆積されるn+型第1ソース領域を備え、p+ゲート領域の間の間隔であるSITのチャネル領域9の幅は0.5〜5μm程度である。この例についても、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造を直列に配置してノーマリーオフ型とするものである。
[特許文献4]
また、特許文献4には、高濃度n型炭化珪素基板表面上にエピタキシャル成長により低濃度n型ドリフト層、更に、該低濃度n型ドリフト層上に互いに離間した複数の高濃度p型ゲート領域を形成し、互いに隣り合った前記高濃度p型ゲート領域の間に位置する低濃度n型チャネル領域を形成し、該構造上に低濃度n型領域をエピタキシャル成長させ、イオン注入により高濃度n型ソース領域を形成し、前記高濃度n型ソース領域上へソース電極、前記の高濃度p型層上へゲート電極、高濃度n型炭化珪素基板の裏面にドレイン電極を形成した炭化珪素トランジスタ装置が開示されている。しかし、この文献には、ノーマリーオフ型の構造の実現に関する開示が無い。
この炭化珪素トランジスタ装置においては、例えば1.0×1018〜1.0×1020/cm3の不純物濃度を有するn型炭化珪素基板上に、例えば1.0×1014/cm3〜1.0×1017/cm3の不純物濃度を有するn型ドリフト層が形成されている。
また、前記n型ドリフト層の直上には互いに離間した、例えば1.0×1017/cm3〜1.0×1020/cm3の不純物濃度を有するp型ゲート領域、及び互いに隣り合った前記p型ゲート領域の間にエピタキシャル成長により形成された、例えば1.0×1014/cm3〜1.0×1017/cm3の不純物濃度を有するn型チャネル領域が備えられている。更に、前記p型ゲート領域及び前記n型チャネル領域の直上に前記n型チャネル領域と同じ不純物濃度を有する低濃度n型領域が備えられている。
[特許文献5]
また、特許文献5には、ノーマリーオン型炭化珪素静電誘導トランジスタのチャネル構造の設計方法、およびそれを適用した炭化珪素トランジスタ装置が開示されている。
[非特許文献1]
また、非特許文献1によって、図16に示す構造を持った炭化珪素静電誘導トランジスタ(以下、「SiC−SIT」ともいう。)が知られている。しかし、半導体材料としてのSiCの物性から見ると、さらに改善の余地がある。例えば、チャネルやゲート構造を微細化することによってSITの性能向上が期待できることはよく知られている。しかし、図16の構造は、p+ゲート領域5の直上にゲート電極が設置されている表面ゲート電極構造である。この構造は、ゲート電極とソース電極が確実に離間され、同時に、コンタクトホール(図示省略)がp+ゲート領域5及びソースn+領域8に確実に形成される構造であるため、チャネル領域4とp+ゲート領域5のさらなる微細化が困難な状況にある。
図16の構造において、前記低濃度n型ドリフト層と前記低濃度n型チャネル領域は、同一不純物濃度で無い方が望ましい。この理由は、もし、これらが同じ濃度を有している場合、耐圧とブロッキングゲイン、及びオン特性に関するデバイス設計をそれぞれ独立に行うことができないためである。例えば、前記低濃度n型チャネル領域の不純物濃度を前記低濃度n型ドリフト層の不純物濃度よりも低濃度にしてブロッキング特性を向上させるとともに、ノーマリーオフ特性を実現するための工夫を行うことは、図16の構造において不可能である。このように、図16に示す構造のSiC−SITは、デバイス設計の自由度が限定されてしまう。
[非特許文献2]
また、図17に示すSiC−SIT構造も提案されている。同構造において、p+ゲート領域の形成では数MeVまでのAlの多段イオン注入によって同領域は深さ2.5μmの箱形ドーピング分布を実現している。しかし、この構造は、図16の構造と同様に低濃度n型ドリフト層と低濃度n型チャネル領域が同一不純物濃度であるので、この構造はデバイス設計の自由度が限定される。また、ソース電極金属とp+ゲート領域が電気的に接触しないように同金属の直上にSiO2膜を設置している。同素子をオフさせる場合、ソース電極に対してゲート電極に例えば−15Vの負の電圧を印加する。しかし、この印加電圧のほとんどはSiO2膜に印加されることになるので、SiO2膜の品質が低い場合、素子の信頼性が低下するという問題が生じる。
一般に、パワーMOSFETの性能を表す指標として耐圧とオン抵抗があることが知られている。まず、耐圧について、理想的な場合の素子耐圧(理論耐圧)はn−ドリフト層のキャリア密度と厚さにより決まる。しかし、SITの降伏現象は、上記に加え以下の要因に影響される。まずチャネル部に形成される電位障壁の高さがドレイン電圧の増加により低下してしまい、ソース領域からチャネルを介してドレイン側へ電子が注入されてしまう、いわゆる静電誘導効果(あるいはパンチスルー現象)によって降伏が起こる可能性がある。次に高濃度p型ゲート領域が低濃度n型チャネル領域および低濃度n型ドリフト領域に接するコーナー部に局所的に電界が集中してアバランシェ現象によっても降伏する。そのため、チャネル領域の幅、長さ、不純物濃度を厳密に調整し、電位障壁の高さの低下や高濃度p型領域コーナーの電界集中を抑制することが、同素子の高耐圧化のために重要である。
一方、オン抵抗に関しては、素子を微細化すること、例えばチャネル長を短くして単位面積当たりのチャネル幅を大きくすることでチャネル抵抗を低減し、それによってオン抵抗も低減できる。しかし、この場合、低濃度n型チャネル領域中に形成される電位障壁の高さが低くなり、前述した静電誘導効果が起こりやすくなり、耐圧の低下を招く。同時に、高濃度p+型ゲート領域から低濃度n型ドリフト領域と低濃度n型チャネル領域に広がる空乏層において、高濃度p+ゲート領域が低濃度n型ドリフト領域と低濃度n型チャネル領域の両方の領域と接するコーナー周辺での同空乏層の曲率が増加し、高濃度p型領域コーナーの電界集中が促進され耐圧が低下してしまうという問題がある。
さらにノーマリーオフ型特性を有するSITを実現しようとする場合、ソース電極に対しゲート電極に印加する電圧VGSが0Vの時に、p+ゲート領域からの空乏層によってチャネル領域がピンチオフし、所望の降伏電圧を得るに十分な高さの電位障壁をチャネル部に形成する必要がある。このためにはチャネル部に添加する不純物の濃度を減少させるか、チャネル部の幅を減少させる必要がある。通常ノーマリーオフ型SITの場合、チャネル部の幅(以下、「チャネル幅」という。)は2μm以下、場合によってはサブミクロンに設計することが要求される。一方でこのようにチャネル幅やチャネル不純物濃度を減少させることはオン抵抗を増加させる。従って、ノーマリーオフ型の埋め込みゲート構造SiC−SITを実現させるためには、チャネル幅やチャネル不純物濃度を含むチャネル構造を最適化する必要がある。更に、製造後の素子特性のばらつきを低減し、製造歩留まりを向上させるには、サブミクロンオーダー(例えば0.1〜0.2μm以下)でのチャネル幅の精度が必要になる。これと同時にチャネル不純物濃度の正確な制御も必要となる。
以上のようにノーマリーオフ型の埋め込みゲート構造SiC−SITを実現させるためには、降伏時の静電誘導効果やゲート領域のコーナー部における電界集中を含む素子の物理現象を踏まえた0.1〜0.2μmの精度を有する設計方法を決定し、この設計方法に従って導出された素子構造を正確に再現する素子製造方法が必要である。
しかし、これまでに、素子動作における複雑な物理現象を厳密に考慮してノーマリーオフ型炭化珪素静電誘導トランジスタの設計方法が示された例はない。
また、本発明のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタは、高濃度n型炭化珪素基板と、該高濃度n型炭化珪素基板上に形成されたn型ドリフト層と、該n型ドリフト層上に形成された高濃度p型ゲート領域及び低濃度n型チャネル領域と、該高濃度p型ゲート領域及び低濃度n型チャネル領域上に形成されたn型伝導層と、該n型伝導層上に形成された高濃度n型ソース領域と、を備えた埋め込みゲート型炭化珪素静電誘導トランジスタであって、チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]を得られる範囲は、前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]の最大値b max [μm]を示す式と、前記チャネルドーピング濃度N ch [cm −3 ]を高くした際に、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、前記半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式からの乖離を表す半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]のx乗(xは0.5未満の正数)に比例する式と、前記ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、で囲まれる範囲内であることを特徴とする。
また、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法は、高濃度n型炭化珪素基板上にn型ドリフト層を形成する工程と、前記n型ドリフト層上に高濃度p型ゲート層を形成する工程と、前記高濃度p型ゲート層を略平行な横方向に所定の幅で除去することにより、前記n型ドリフト層上に溝構造を形成する工程と、前記溝構造上に低濃度n型チャネル領域を形成する工程と、前記高濃度p型ゲート層及び低濃度n型チャネル領域上にn型伝導層を形成する工程と、前記n型伝導層上に高濃度n型ソース層を形成する工程と、を有する埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法であって、チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる範囲は、前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]の最大値b max [μm]を示す式と、前記チャネルドーピング濃度N ch [cm −3 ]を高くした際に、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、前記半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式からの乖離を表す半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]のx乗(xは0.5未満の正数)に比例する式と、前記ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、で囲まれる範囲内であることを特徴とする。
図2は、ドナー不純物濃度、チャネル幅、チャネル長のチャネル構造パラメータを、コンピュータシミュレーションによる最適チャネル設計を行って導き出す際に用いたデバイス構造を示す模式図である。
図3Aから図3Eは、本発明の設計方法を適用する埋め込みゲート型SiC−SITを製造するためのプロセスを示す図である。
図4Aは、コンピュータを利用した上記シミュレーションによって得られたRonSのチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。図4Bは、降伏電圧(ブレークダウン電圧)のチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。
図5は、チャネル長が1、2、3μmの場合における、RonSが2.0mΩcm2以下で降伏電圧が600−1200Vのノーマリーオフnチャネル型埋め込みゲートSiC−SITを実現するためのチャネル半幅とチャネルドーピングの最適領域を示す図である。
図6は、チャネルドーピング濃度Nchを横軸、半チャネル幅bを縦軸として、特性オン抵抗の上限に関数(直線2)及び降伏電圧の下限に関する関数(直線1)を両対数グラフに表示した図である。
図7は、降伏電圧が1200Vに設定された場合、本発明において最適とされるチャネル長さXjと半チャネル幅bの最大値(bMAX)との関係を示す図である。
図8A及び図8Bは、チャネル長Xj=1.5μmの場合において、チャネルドナー不純物濃度Nchに対する降伏電圧及び特性オン抵抗を、様々な半チャネル幅bの条件下でシミュレーションにより導出した図である。
図9は、チャネル長Xj=1μmの場合において、シミュレーションによって得られた、半チャネル幅bとチャネルドーピング濃度Nchの設計範囲を示す。
図10は、図8Bに示された半チャネル幅b及びNchのデータのうち、特性オン抵抗が2.5mΩcm2或いは3mΩcm2になる半チャネル幅b及びNchを両対数平面にプロットした図である。
図11は、チャネル長Xj=2.0μmの場合において、シミュレーションによって得られた、半チャネル幅bとチャネルドーピング濃度Nchの設計範囲を示す。
図12は、特性オン抵抗が2.5mΩcm2になるシミュレーション結果及び降伏電圧が1200Vになるシミュレーション結果を、半チャネル幅bが縦軸且つNchが横軸である両対数グラフで表示したものである。
図13は、特性オン抵抗が4.0mΩcm2になるシミュレーション結果と、降伏電圧が1200Vになるシミュレーション結果を、半チャネル幅bが縦軸且つNchが横軸である両対数グラフで表示したものである。
図14は、図6の直線1及び2を図13に表示したものである。
図15は、問題領域を含まない、本願発明の埋込ゲート型SiC−SITのチャネル構造の有効な設計領域のみを定義する図である。
図16は、非特許文献1に開示された表面ゲート電極構造SiC−SITの断面構造を示す模式図である。
図17は、非特許文献2に開示されたSiC−SITの断面構造を示す模式図である。
2・・・SiC基板上(ドレイン領域)
3・・・ドリフト層
4・・・チャネル領域
5・・・ゲート領域
6・・・ゲート電極
7・・・n型層
8・・・ソース領域
9・・・ソース電極
図1は、本発明の設計方法を適用するSiC−SITの断面構造の模式図である。図1Aは4分の1カットを、図1Bは繰り返し部分の単位構造を示す。この構造は、従来のSITの構造を示す図16との比較から、本発明の想定するSITの場合は、ゲート領域の上にn型層があり、ゲート領域が完全に埋め込まれていることが分かる。
本発明で実現しようとするチャネル構造は、ドリフト拡散モデルに基づく2次元デバイスシミュレーションによって決定される。このシミュレーションに於いて、図2に示すデバイス構造が繰り返されるものとして、境界条件に関する制約が緩和されている。ここで、符号aは半ゲート幅を、符号bは半チャネル幅を表す。また、符号Xjはチャネル長であり、符号Nchは、チャネルドーピング濃度を表す。図2に示すデバイス構造は、シミュレーションに用いた構造であり、ドレイン電極1を引出電極とするドレイン領域2と、ドレイン領域2とチャネル領域4間の電界を緩和するドリフト層3と、チャネル領域3を流れる電流を制御するゲート領域5と、ゲート領域5からの引出電極であるゲート電極6と、チャネル領域4とソース領域8間に設けたn型層7と、ソース領域8からの引出電極であるソース電極9を備えている。ここでシミュレーションの都合上、ゲート電極6はゲート領域5の側壁に設置している。尚、上記n型層7及びチャネル領域4は同一の組成で形成することができるので、それぞれ別個に形成することも、一体的に形成することもできる。
図3A乃至図3Eは、本発明の対象となる埋込ゲート型SiC−SITの製造工程の概略図である。図3Eは、完成された本発明の素子を示す。チャネル領域4は、p+ゲート層5及びp+ゲート層5の間の溝内だけでなく、p+ゲート層5及びソース領域8の間に形成されており、図2に示すデバイス構造の上記n型層7としての機能も備える。
まず、(a)高濃度n型4H−SiC基板2上にn−ドリフト層3、p+ゲート層5をエピタキシャル成長させる(図3A)。
次に、(b)ドライエッチング法により、上記n−ドリフト層3の表面が露出するようにp+ゲート層5の中央部を除去してp+ゲート層5を所定の間隔で離間させる(図3B)。この工程によって、微細な溝構造が、上記のn−ドリフト層3上に形成される。尚、図1AのSiC−SITを製造する場合、工程(b)によって、p+ゲート層5を略平行な横方向に所定の間隔で除去し、ストライプ状の溝が上記のn−ドリフト層3上に周期的に形成される。このエッチングプロセスにおいて決まる寸法(p+ゲート領域の幅x(=2a)、隣り合ったp+ゲート領域の間隔y(=2b)、チャネル長Xj)により素子特性がほぼ決定されるため、一定の素子特性を実現するためには、このエッチングプロセスを再現性良く行うことが重要である。
この溝構造上に、(c)n−チャネル領域4をエピタキシャル成長により形成する(図3C)。通常、エピタキシャル成長は平坦な基板上に行われるが、SiC基板の結晶方位やエピタキシャル成長の条件(温度、ガス流量等)を最適化することにより、微細な溝構造上のエピタキシャル成長が可能である。尚、図1のSiC−SITを製造する場合、工程(c)によって、p+ゲート層5及びチャネル領域4が、上記のn−ドリフト層3上に略平行な横方向に隣接して周期的に配列される。
その後、(d)n+ソース領域8をイオン注入により形成し、活性化熱処理(例えば1600℃)後(図3D)、(e)ソース電極9及びドレイン電極1を形成し(図3E)、図3Eでは省略したゲート電極6を形成し、本発明の素子が完成する。この様にして作製した埋込ゲート型SiC−SIT素子では、p+ゲート領域5が完全に埋め込まれ、水平方向に所定の間隔で隣り合うp+ゲート領域5、5の間にn−チャネル領域4が形成される。
半導体デバイスシミュレーションによる素子設計工程においては、電界集中が発生する箇所やSITの動作で重要となるチャネル領域では特にメッシュ間隔を細かく設定し、精度良くアバランシェ降伏や静電誘導効果をシミュレートできるように工夫している。半導体材料は結晶構造が4周期六方晶SiC(4H−SiC)を仮定し、精度良いシミュレーション結果を得るためにキャリア移動度、禁制帯幅、イオン化係数等の材料の物性パラメータは4H−SiCの実験データとフィッティングしたモデル式を用いている。
SITのチャネル構造の明確な設計技術は、未だに確立されていない。しかし、非特許文献3のように、半導体pn接合の完全空乏近似に基づいた空乏層の幅を目安にしてチャネル構造が決定されることがしばしばある。完全空乏近似とは、半導体pn接合などの接合部に形成される空乏層の内部の電界や電位の分布を導出する際に、空乏層中では電子及び正孔の濃度はゼロであると仮定する完全空乏化の状況を仮定して計算を進めることである。
しかし、実際の半導体pn接合の空乏層と非空乏層の境界部には遷移領域が存在する。従って、チャネル構造を微細化する程、完全空乏近似を用いる場合、その設計精度は悪くなる。更に、アバランシェ降伏現象は空乏層中から発生するキャリアが同層の電界からエネルギーを得て価電子帯の電子と衝突し、その電子が自由電子になるという過程による現象であるため、完全空乏近似を用いた場合、素子の降伏電圧を正確に求めることは困難である。
従って、サブミクロンオーダーの微細寸法精度を必要とするノーマリーオフ型埋め込みゲートSiC静電誘導トランジスタの設計を、上記完全空乏近似を用いた従来の設計手法で実施した場合、大幅な製造歩留まりの低下が容易に予測できる。
これに対して、本願発明に用いるシミュレーションは、完全空乏近似を用いない。すなわち、半チャネル幅b、長さXj及びドナー不純物濃度Nchに関し、本願発明の課題を達成できる上限及び下限を示す限界線は、ノーマリーオフ型のSiC−SITの導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出される。該半導体デバイスシミュレーションのために、半導体の基本方程式であるPoisson式、電子の連続方程式及び正孔の連続方程式が、有限差分法によって離散化され、ニュートン法を用いて解かれる。そして、様々な半チャネル幅bおよびチャネル長Xjの条件の下で、これらの方程式から得られた解の式を用いてチャネルドナー不純物濃度Nchに対する特性オン抵抗および降伏電圧がシミュレーションされ、これらの上限及び下限の限界線が導出される。今日、こうした半導体シミュレーションを行うソフトウエアは市販されており、それを購入すれば誰もが使用することが可能である。しかし、対象となる半導体デバイスを精度良く解析し、より正確な設計方法を確立するには、下記の事項が必要となる。
まず、シミュレーション対象となる半導体デバイスの材料(例えばSiやSiC)のキャリア移動度、アバランシェ増倍係数、禁制帯幅などの物性値を正確に把握し、これらの物性値をシミュレータに組み込む作業が必要である。これらの物性値は半導体に添加する不純物の密度、半導体の面方位、温度に複雑に依存する。Si半導体の場合、研究開発の歴史が長いため、信頼できる物性データを誰もが容易に入手できる。これに対し、SiCは開発の歴史が浅いため、SiCに関する正確な物性データの多くは、明らかにされていない。従って、測定された物性データに基づいたモデル式をシミュレータに組み込んでシミュレーションした結果と実デバイスの特性が一致するように、シミュレーションによる物性値のモデル式を調整する「フィッティング」という作業を繰り返し、シミュレータの精度を上げる必要がある。
次に、一般的な半導体シミュレーションの手法として、有限差分法や有限要素法を用いるが、この際、対象となるデバイス構造領域内をメッシュで区切るプロセスが存在する。数値解析理論によれば、メッシュの間隔を細かく設定すれば計算誤差は減少するが、シミュレーション時間が増大する。このため、通常の半導体シミュレーションでは、デバイス領域中でキャリア分布や電界強度の変化が大きい領域はメッシュ間隔を細かく設定し、その他の領域はメッシュを粗く設定する、所謂不均一メッシュが生成される。このようなメッシュの設定によって、解析領域全体でメッシュ総数が大きくなりすぎないようにする手法が用いられる。
また、本願発明において扱うノーマリーオフ型埋め込みゲート構造SiC−SITのように、静電誘導効果やゲート領域コーナーでの電界集中を含む複雑な動作原理を有する場合には、その動作が正確に再現できるよう、メッシュをアレンジすることが必要になる。最終的には、物性値を決定する際と同様に、シミュレーション結果と実デバイス特性を一致させるようにメッシュ調整を繰り返す作業を行う。
本願発明では、上記を考慮し精度良いシミュレーション結果を得るために、実験結果に基づいて、SiC材料特有の物性値であるキャリア移動度、アバランシェ増倍係数のモデル式中のパラメータを決定し、フィッティング作業を行い、精度の高い物性値をシミュレータに組み込んでいる。
また、メッシュ生成においては、降伏時に発生するゲートコーナー部での電界集中や静電誘導効果(パンチスルー現象)、オン時のチャネルやドリフト領域のキャリアの流れを正確に解析する必要がある。
そこで、本願発明では、図2のデバイス構造におけるp+ゲート領域5の右下コーナー部、同領域5とドリフト領域3が接する箇所、p+ゲート領域5の側壁部、チャネル領域4、ドリフト領域3、基板領域2などで、上記の物性値を調整する場合と同様にフィッティング作業によって、図2のデバイス構造に関するメッシュのプロファイルを作成し、評価している。この方法を用いれば、上述した降伏時に起こる静電誘導効果やゲートコーナー部での電界集中を含む複雑な素子動作メカニズムを正確に解析できるため、上記完全空乏近似の問題点が解決され、精度良いチャネル部の設計が可能である。
すなわち、目的とする特性オン抵抗の上限及び降伏電圧の下限を満たす半チャネル幅bをそれぞれ、コンピュータを用いてドリフト拡散モデルに基づく2次元デバイスシミュレーションによって、チャネル長さXj及びチャネルドーピング濃度Nchの関数として決定する。そして、目的とする特性オン抵抗の上限を表す、チャネル長さXj及びドーピング濃度Nchの関数としての半チャネル幅bのグラフと、降伏電圧の下限を表す、チャネル長さXj及びドーピング濃度Nchの関数としての半チャネル幅bのグラフで囲まれる領域を特定する。この特定された領域が、本願発明の埋込ゲート型SiC−SITのチャネル構造の有効な設計範囲である。
[実施例1]
図2のデバイス構造の各領域が以下の(i)及び(ii)のように不純物ドーピングされている場合において、降伏電圧が600から1200V、特性オン抵抗が2mΩcm2以下の特性を有するノーマリーオフ型のSiC−SITを製造するためのチャネル構造を上記シミュレーションにより求める。
(i) ソース領域8のドーパントは窒素または燐でドーピング濃度は2.0×1020cm−3、ドレイン2のドーピング濃度は1×1019cm−3であり、ゲート領域5のドーパントはアルミニウムまたはボロンでドーピングは2.0×1018cm−3である。
(ii) ドリフト層3の厚みは8.5μmであり、チャネル4とソース領域8との間にあるn型層7のドーピング濃度は1.3×1016cm−3であり、その厚みは1.1μmである。上記ドリフト層3やn型層7のドーパントは窒素または燐である。
図4Aに、コンピュータを利用した上記シミュレーションによって得られたRonSのチャネルドーピング依存性を、半チャネル幅が、0.3、0.375、0.45、0.5μmのそれぞれの場合について示す。この場合チャネル長さXjは1.0μmである。半チャネル幅bの減少に従って、また、チャネルドーピング濃度の減少に従って、RonSが増加することが分かる。
また、図4Bに、同様に得られた降伏電圧(ブレークダウン電圧)のチャネルドーピング依存性を、半チャネル幅が、0.2、0.3、0.45μmのそれぞれの場合について示す。上記と同様にチャネル長Xjは1.0μmである。半チャネル幅の減少に従って、また、チャネルドーピング濃度の減少に従って、降伏電圧が増加することが分かる。尚、図4A及び図4Bの横軸は、チャネルドーピング濃度Nch(cm−3)を対数表記されている。
他のチャネル長についても、上記と同様なシミュレーションを行った。図5に、チャネル長が1μm、2μm及び3μmのそれぞれの場合について、RonSが2.0mΩcm2以下で降伏電圧が600V乃至1200VのNチャネルノーマリーオフ埋め込みゲートSiC−SITを実現するためのチャネル構造、つまり半チャネル幅とチャネルドーピング濃度の最適領域を示す。尚、図5の横軸のチャネルドーピング濃度(cm−3)及び縦軸の半チャネル幅(μm)の大きさは、それぞれ対数表記されている。
ノーマリーオフ型のトランジスタを実現するためには、ゲート電圧が0Vでチャネルが完全に空乏化している必要があるので、ゲート電圧が0Vにおける空乏層の幅をWdep(0V)と表すと、以下の条件が必要になる。
0.5×Wdep(0V)>b
一方、オン動作時(2.5V)にはチャネルに非空乏領域が存在する必要があるので、ゲート電圧が2.5Vにおける空乏層の幅をWdep(2.5V)と表すと、以下の条件が必要になる。
0.5×Wdep(2.5V)<b
従来の完全空乏近似を用いた解析手法において、Wdep(Vapp)の解析値の式は、
と表される。ここでqは素電荷(C)、εsは半導体の比誘電率、ε0は真空の誘電率(F/cm)、Vbiはゲート領域5とチャネル領域4の接合間の内蔵電位(V)、Vappはソース端子に対してゲート端子に印加する電圧(V)である。
図5に示されたWdep(0V)の解析値およびWdep(2.5V)の解析値に関する直線は、上記Wdep(Vapp)の解析値の式を使用して求めた従来設計手法によるものである。
すなわち、Wdep(0V)及びWdep(2.5V)に関する上記関係式を満足する領域、すなわち、図5のWdep(0V)及びWdep(2.5V)の直線で囲まれた領域が、解析的手法に基づく従来の手法による有効な設計範囲であり、空乏層ではキャリアがゼロであると仮定する完全空乏近似に基づいて、Nチャネルノーマリーオフ埋め込みゲートSiC−SITを設計できる範囲である。
これに対して、下記に説明する図5中のハッチングで示された領域は本願発明の埋込ゲート型SiC−SITのチャネル構造の有効な設計範囲である。この設計領域の導出は、上述した完全空乏近似に基づく従来の設計手法ではなく、上述したような半導体シミュレーションによる厳密な素子解析により導出したものである。
すなわち、上記したように、実デバイスの電気的特性データを使用しながら図2のデバイス構造についてフィッティング作業によってメッシュのプロファイルを作成し、該作成されたプロファイルを用いたシミュレーションにおいて、物性値を調整するためのフィッティング作業を繰り返した。このようにして得られた精度の高い半導体シミュレータを用いて、(i)及び(ii)のように不純物ドーピングされている場合において上記の特性を有するノーマリーオフ型のSiC−SITのチャネル構造の設計範囲を導出した。
具体的には、上記の特性を有するノーマリーオフ型のSiC−SITのチャネル構造は、チャネルドーピングとチャネル幅の組み合わせが、チャネルドーピング(×1016cm−3)及び半チャネル幅(μm)を両対数表示したグラフにおいて、
(i) チャネル長が1μmの場合には、
A(1.4、0.22)、B(3.0、0.22)、C(1.8、0.30)、D(0.7、0.30)の各点をA−B−C−D−Aと順に結ぶ領域(領域1)内であり、
(ii) チャネル長が2μmの場合には、
E(4.0、0.24)、F(2.0、0.24)、G(0.6、0.48)の各点をE−F−G−Eと順に結ぶ領域(領域II)内であり、
(iii) チャネル長が3μmの場合には、
H(0.3、0.53)、I(0.6、0.53)、J(1.8、0.38)、K(2.3、0.3)、L(0.9,0.3)、M(0.53、0.38)の各点をH−I−J−K−L−M−Hと順に結ぶ領域(領域III)内になるように設計すれば良いことが分かる。
図5において、完全空乏近似に基づく従来設計手法による有効な設計範囲内においても、本願発明の有効な設計範囲から外れる領域が顕著に存在することがわかる。このことから、チャネル構造を正確に決定するためには,従来設計手法では不十分であり、本願発明の設計手法の有効性が確認できる。
[実施例2]
降伏電圧が1200V以上であり、かつ特性オン抵抗が4.0mΩcm2以下の特性を有するノーマリーオフ型のSiC−SITを実現するのに必要な半チャネル幅b、チャネル長さXj、チャネルドーピング濃度Nchに関する設計範囲を上記シミュレーションにより求める。
このためには、チャネルドーピング濃度Nchを横軸、半チャネル幅bを縦軸として、降伏電圧の下限に関する以下の式(1)及び特性オン抵抗の上限に関する以下の式(2)の2つの式を両対数グラフに表示して、式(1)及び式(2)で囲まれる領域内に存在するドナー不純物濃度Nch及び半チャネル幅bの組合せ(Nch,b)を決定する。
一方、上記組合せ(Nch,b)のうち、次の式(3)によって与えられるbMAX以下の半チャネル幅bを有するように、チャネル長さXjを決定する必要がある。
ここで、図6において、直線1及び2は、上記の式(1)及び式(2)をそれぞれ示す。図7の曲線1は、降伏電圧が1200Vに設定された場合におけるチャネル長さXjと、半チャネル幅bの上限値との関係を示す上記の式(3)を示す。
図6及び図7に示される各々の限界線は、上記した半導体デバイスシミュレーションによるノーマリーオフ型のSiC−SITの導通特性および降伏特性を解析することによって得られた。すなわち、半導体の基本方程式であるPoisson式、電子の連続方程式、正孔の連続方程式を有限差分法で離散化し、ニュートン法を用いて解いた後、得られた解を用いて上記の導通特性および降伏特性をシミュレートし、シミュレート結果を解析した。また、本発明による式(3)は、特にドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用およびp+ゲート領域のコーナー部での電界集中を正確にシミュレーションすることによって得られたものである。
後述するように、式(1)乃至式(3)に基づいて上記の方法によって決定された組合せ(Nch,b)及びチャネル長さXjは、本願発明の目的とするSiC−SITを実現するチャネル構造の有効な設計範囲を特定する。
図6及び図7に示される各限界線を求めるためには、まず図8A及び図8Bに示されるように、チャネルドーピング濃度Nchに対する降伏電圧および特性オン抵抗を、様々な半チャネル幅bおよびチャネル長Xjの条件の下でシミュレーションにより導出する。
図8Aではノーマリーオフ特性を考慮して、ゲート‐ソース間電圧VGS=0Vを設定している。一方、図8Bの計算では上記のVGSは、素子をオンする為の入力信号である2.5Vを設定しており、ドレイン電流密度が200A/cm2の時のドレイン‐ソース間電圧VDSによって特性オン抵抗RonSを計算している。ここでVGSを2.5Vに設定しているのは、VGSを十分大きくし、図2に示すチャネル領域4に広がる空乏層の幅を小さくし、可能な限りRonSを低減するように意図している。またVGSを3.0V以上とするとp+ゲート領域5からホールがチャネル領域4およびドリフト領域3に注入されるため、ターンオフ時間が著しく増加する恐れがある。よってVGSを、p+ゲート領域5からホールが注入されない上限である2.5Vに設定している。尚、図8A及び図8Bにおいて、Xj=1.5μmとしている。他のXjに関しても図8A及び図8Bと同様の解析を行った。
図8Bの特性オン抵抗対Nchの関係図ではNchの減少と共に初めは徐々に特性オン抵抗が増加することがわかる。この理由は、Nchの減少と共に、p+ゲート領域からチャネルに広がる空乏層の幅が増加するため、チャネル中の非空乏化領域である伝導チャネルの実効幅が徐々に減少するためである。
そして、あるNchでは特性オン抵抗が急激に増加していることが図8Bから確認できる。これはチャネルの両側のp+ゲート領域5からの空乏層によってチャネル領域が完全に空乏化しそこに電位障壁が形成されるため、電流が著しく減少するためである。
このように特性オン抵抗を急激に増加させる値のNchが、ノーマリーオフ型のSiC−SITを導通させるための下限値であり、この素子に導通機能を持たせるためには、この下限値より大きい値でNchを設計することが必要となる。また下限値は半チャネル幅bに依存していることが図8Bでわかる。
図8Bに示された半チャネル幅b及びNchのデータのうち、特性オン抵抗が2.5mΩcm2或いは3mΩcm2になる半チャネル幅b及びNchを両対数平面にプロットすると、半チャネル幅bが0.4μm未満の範囲において同じ傾きを持った2つの実線が得られる(図10)。
一方、図8Aの降伏電圧対Nchの関係図では、Nchを増加させると、あるNchの値で急激に降伏電圧が低下していることがわかる。これは、Nchの増加により、p+ゲート領域5からチャネル領域4に広がる空乏層の幅が減少し、電流を遮断するための電位障壁が低下するためである。
この降伏電圧が急激に低下するときのチャネル不純物濃度が、素子が確実にオフ機能を持つためのチャネル不純物濃度の上限値である。この上限値の値は半チャネル幅bが増加するに従い減少していくことが図8Aより分かる。
この結果を踏まえ、降伏電圧が1200Vになる半チャネル幅b及びNchを両対数平面にプロットすると、図9及び図10に示される点線に示される降伏電圧の上限(Limit of VBR(1200V))となる。ここでNchの減少にともない点線が直線から外れその勾配が緩やかになり、最終的に、半チャネル幅bがNchに依存しなくなるのは以下の2つの理由がある。一つはNchの増加に伴い半チャネル幅bを増加させようとした場合、ドレイン電極からの静電誘導効果が顕著に働くようになり、Nchを減少してもノーマリーオフ特性を維持するのに十分な高さの電位障壁を形成できなくなる。これはNchが減少するほど空乏層端における電界強度が低くなり、電位障壁を形成しにくくなるからである。他の一つは、Nchの減少により半チャネル幅bを増加させようとした場合、p+ゲート領域5のコーナーにおける電界集中が促進され、降伏電圧が減少する傾向を示すためである。
結果として、降伏電圧が1200Vになる半チャネル幅b及びNchを両対数平面にプロットすると、図9および図10に示されるように、Nchが低い値になる程、曲線の勾配が緩やかになり、最終的に半チャネル幅bの値はNchに依存しなくなる。図10において、降伏電圧VBRが1200Vになる半チャネル幅b及びNchの曲線は、Nchの低い側において、横軸と平行な破線で示す半チャネル幅b=0.45μmに漸近していることが分かる。すなわち、降伏電圧VBRを所定の大きさ、例えば、1200Vに設定した場合、Nchが低い範囲において、Nchの大きさに依存しない半チャネル幅bの上限値bMAXが存在する。尚、チャネル長さXj=1.5μmの場合、降伏電圧VBRが1200Vに等しいという条件を満たす最大の半チャネル幅、すなわち、半チャネル幅bMAXは0.45μmになる。
このように、図8Aから求められた、降伏電圧が1200Vになる半チャネル幅b及びNchの両対数平面上の曲線には、ドレイン電圧による静電誘導効果とゲート領域コーナーでの電界集中が強く作用することによって決まる、Nchに依存しない半チャネル幅bの上限が存在することも考慮する必要がある。この効果は、従来の完全空乏近似によって導出することは困難であり、本願発明において用いた半導体デバイスシミュレーション手法によって正確に導出することが可能となる。
Nchに依存しない半チャネル幅bの上限値であるbMAXは、上記したドリフト拡散モデルに基づく2次元デバイスシミュレーションによってチャネル構造を設計する際の一つのパラメータとして考慮される必要がある。そのため、上記の半チャネル幅bMAXを、上記のシミュレーションによって、チャネル長さXj及び降伏電圧の関数として決定する必要がある。
図9及び図11はそれぞれ、チャネル長Xj=1μm及びチャネル長Xj=2μmの場合において上記シミュレーションによって得られた設計範囲を示す。これらのチャネル長の場合、半チャネル幅bMAXは、それぞれ0.35μm及び0.5μmである。
次に、図12乃至図14に示されるように、図9乃至図11に記載されたシミュレーション結果を用いて、目的とする特性オン抵抗の上限及び降伏電圧VBRの下限を満たすチャネル領域の半チャネル幅bを、チャネル長さXj及びNchの関数として表す。尚、半チャネル幅bMAXはNchに依存しないが、チャネル長さXjの関数として扱うことができる。
本願発明において、上記チャネル構造の有効な設計範囲は、図7に示された任意のチャネル長さXjに関し、この曲線によって与えられる半幅の上限値bMAXと、上記のシミュレーションによって得られた特性オン抵抗の曲線、降伏電圧の曲線によって囲まれる領域である。例えば、図12によれば、Xj=1μmにおけるRonS曲線、降伏電圧VBR≧1200Vの曲線およびb=半チャネル幅bMAX(=0.35μm))で囲まれる領域内の(Nch,b)の組が、上記の有効な設計範囲である。同様にして、図12のXj=1.5μm及びXj=2.0μmにおける有効な設計範囲も、上記のRonS曲線と、降伏電圧VBR曲線及びb=半チャネル幅bMAXで囲まれる領域内の(Nch,b)の組として定義される。
図13は、チャネル長さXj=1μm、1.5μm及び2μmに関し、RonS≦4.0mΩcm2、VBR≧1200Vの条件を満たす半チャネル幅b及びNchのシミュレーション結果を示す。図13に示された、チャネル長さXj=1μm、1.5μm及び2μmの各RonS曲線は、ほぼ直線状であるので、これらの曲線は同一の直線、すなわち、図6の直線2によって近似することができる。一方、図13に示された、チャネル長さXj=1μm、1.5μm及び2μmの各降伏電圧VBR曲線は、Nch>2.0×1016(cm−3)の高濃度側で一つの直線に収束している。上記の降伏電圧VBR曲線がNchの高濃度側で収束する当該直線は、図6の直線1によって近似することができる。
図14は、上記RonS曲線の近似直線及び上記降伏電圧VBR曲線の近似曲線を図13上に、追加的に示した図である。直線1及び直線2は、チャネル長さXj=2.0(μm)における降伏電圧VBR曲線及びRonS曲線を比較的に良く近似している。
しかし、チャネル長さXjが大きくなるに従い、直線1とb=半チャネル幅bMAXが交差する近傍の領域において、降伏電圧VBR曲線は、直線1及びb=半チャネル幅bMAXの直線から乖離している。このような乖離した領域、すなわち、降伏電圧VBR曲線と、直線1及びb=半チャネル幅bMAXの直線で囲まれる領域(以下、「問題領域」という。)は、本願発明の目的とするSiC−SITを実現するチャネル構造を実現できない。
この問題領域は上述したように、SITの降伏時におけるp+ゲート領域5のコーナーにおける電界集中およびドレイン電界による静電誘導効果に伴うチャネル領域の電位障壁の低下に起因するものであり、SITの設計特有のものである。すなわちこの問題領域を排除した有効な設計領域を定義することが、所望の降伏電圧を有し電力損失の低いノーマリーオフ型埋め込みゲートSiC−SITの設計において重要になる。
本願発明では、問題領域を含まない下記の様な設計領域を提案する。すなわち図15の横軸Nch、縦軸bの両対数平面において、直線1、直線2、直線3、直線4で囲まれる領域を有効な設計領域とするものである。ここで直線4は点R(β,bMAX)および点Q(α,bMAX−0.1)を通る直線であり、下記の式で与えられる。
b=A×Nch x ・・・(4)
ここでAおよびxは下記で与えられる。
図14に示されたシミュレーションの結果に基づき、点Rは、図14の降伏電圧VBR曲線が直線b=bMAXと交わる点および、点Qは降伏電圧VBR曲線が直線1から乖離する点として導出されている。直線4は、点Rと点Qの間の降伏電圧VBR曲線を直線で近似したものである。従って、直線1と直線3と直線4で囲まれた領域が問題領域となる。式(4)においてAおよびxはbMAXの関数として与えられるので、任意のXjに対して式(3)によってbMAXが与えられ、これによって式(4)から直線4を求めることができる。この直線4と直線1、直線2、直線3で囲まれた領域によって、問題領域を含まない有効な設計領域を定義することができる。
Claims (11)
- 高濃度n型炭化珪素基板と、該高濃度n型炭化珪素基板上に形成されたn型ドリフト層と、該n型ドリフト層上に形成された高濃度p型ゲート領域及び低濃度n型チャネル領域と、該高濃度p型ゲート領域及び低濃度n型チャネル領域上に形成されたn型伝導層と、該n型伝導層上に形成された高濃度n型ソース領域と、を備えたノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタを半導体デバイスシミュレーションを用いて設計するノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法であって、
チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]を変数として、降伏電圧V BR [V]及び特性オン抵抗R on S[mΩcm 2 ]を求めることと、
所望の値以上の降伏電圧V BR [V]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲をチャネル長X j [μm]毎に求めることと、
所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲をチャネル長X j [μm]毎に求めることと、
前記所望の値以上の降伏電圧V BR [V]と前記所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲内からそれぞれの値を定めることと、
を特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。 - 前記所望の値以上の降伏電圧V BR [V]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の組合せを選定することを含み、
前記所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の組合せを選定することを含み、
前記所望の値以上の降伏電圧V BR [V]と前記所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲からそれぞれの値を定めることは、前記選定した半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の組合せの点を結んで得られる領域の内部の点から定めることを特徴とする請求項1に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。 - 前記所望の値以上の降伏電圧V BR [V]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることを含み、
前記所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の、前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることを含むことを特徴とする請求項1に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。 - 前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、前記チャネルドーピング濃度N ch [cm −3 ]を低くした際に収束する半チャネル幅b[μm]の最大値b max [μm]を求めることを含むことを特徴とする請求項3に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
- 前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、前記チャネルドーピング濃度N ch [cm −3 ]を高くした際に、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式を求めることと、前記半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式からの乖離を表す半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]のx乗(xは0.5未満の正数)に比例する式を求めることと、を含むことを特徴とする請求項4に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
- ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の、前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を求めることは、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式を求めることを含むことを特徴とする請求項5に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
- 前記所望の値以上の降伏電圧V BR [V]と前記所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる半チャネル幅b[μm]とチャネルドーピング濃度N ch [cm −3 ]の範囲を定める領域は、下記の式(1)〜式(4)によって囲まれる領域であることを特徴とする請求項6に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
b=4.65×10 7 /(N ch ) 1/2 ・・・式(1)
b=2.74×10 7 /(N ch ) 1/2 ・・・式(2)
b=b MAX =0.109+0.290X j −0.0455X j 2 ・・・式(3)
b=A×N ch x ・・・式(4)
但し、
- 高濃度n型炭化珪素基板と、
該高濃度n型炭化珪素基板上に形成されたn型ドリフト層と、
該n型ドリフト層上に形成された高濃度p型ゲート領域及び低濃度n型チャネル領域と、
該高濃度p型ゲート領域及び低濃度n型チャネル領域上に形成されたn型伝導層と、
該n型伝導層上に形成された高濃度n型ソース領域と、
を備えた埋め込みゲート型炭化珪素静電誘導トランジスタであって、
チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]を得られる範囲は、
前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]の最大値b max [μm]を示す式と、
前記チャネルドーピング濃度N ch [cm −3 ]を高くした際に、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、
前記半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式からの乖離を表す半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]のx乗(xは0.5未満の正数)に比例する式と、
前記ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、
で囲まれる範囲内であることを特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタ。 - 前記チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]を得られる範囲は、下記の式(1)〜式(4)によって囲まれる範囲であることを特徴とする請求項8に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタ。
b=4.65×10 7 /(N ch ) 1/2 ・・・式(1)
b=2.74×10 7 /(N ch ) 1/2 ・・・式(2)
b=b MAX =0.109+0.290X j −0.0455X j 2 ・・・式(3)
b=A×N ch x ・・・式(4)
但し、
- 高濃度n型炭化珪素基板上にn型ドリフト層を形成する工程と、
前記n型ドリフト層上に高濃度p型ゲート層を形成する工程と、
前記高濃度p型ゲート層を略平行な横方向に所定の幅で除去することにより、前記n型ドリフト層上に溝構造を形成する工程と、
前記溝構造上に低濃度n型チャネル領域を形成する工程と、
前記高濃度p型ゲート層及び低濃度n型チャネル領域上にn型伝導層を形成する工程と、
前記n型伝導層上に高濃度n型ソース層を形成する工程と、
を有する埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法であって、
チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]が得られる範囲は、
前記ゲート−ソース間電圧V GS =0[V]において、前記降伏電圧V BR [V]の所望の値に対する半チャネル幅b[μm]の最大値b max [μm]を示す式と、
前記チャネルドーピング濃度N ch [cm −3 ]を高くした際に、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、
前記半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式からの乖離を表す半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]のx乗(xは0.5未満の正数)に比例する式と、
前記ゲート−ソース間電圧V GS [V]を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗R on S[mΩcm 2 ]の所望の値に対する、半チャネル幅b[μm]がチャネルドーピング濃度N ch [cm −3 ]の平方根の逆数に比例する式と、
で囲まれる範囲内であることを特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。 - 前記チャネル長X j [μm](低濃度n型チャネル領域の長さ)、半チャネル幅b[μm](低濃度n型チャネル領域の1/2幅)及び低濃度n型チャネル領域のチャネルドーピング濃度N ch [cm −3 ]で、所望の値以上の降伏電圧V BR [V]及び所望の値以下の特性オン抵抗R on S[mΩcm 2 ]を得られる範囲は、下記の式(1)〜式(4)によって囲まれる範囲であることを特徴とする請求項10に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。
b=4.65×10 7 /(N ch ) 1/2 ・・・式(1)
b=2.74×10 7 /(N ch ) 1/2 ・・・式(2)
b=b MAX =0.109+0.290X j −0.0455X j 2 ・・・式(3)
b=A×N ch x ・・・式(4)
但し、
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