JPH0897230A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH0897230A JPH0897230A JP25271694A JP25271694A JPH0897230A JP H0897230 A JPH0897230 A JP H0897230A JP 25271694 A JP25271694 A JP 25271694A JP 25271694 A JP25271694 A JP 25271694A JP H0897230 A JPH0897230 A JP H0897230A
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- 239000000758 substrate Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】マルチフィンガー構造のバイポーラトランジス
タにおいて、熱的安定化の実現すると共に、エミッタ抵
抗自体が消費する電力を抑止し、更に周波数特性の劣化
等を抑止するトランジスタ構造の提供。 【構成】マルチフィンガー構造のバイポーラトランジス
タにおいて、エミッタフィンガー１の面積を半導体チッ
プの中央部に行くほど小とし、両端部に行くほど大とす
る。
タにおいて、熱的安定化の実現すると共に、エミッタ抵
抗自体が消費する電力を抑止し、更に周波数特性の劣化
等を抑止するトランジスタ構造の提供。 【構成】マルチフィンガー構造のバイポーラトランジス
タにおいて、エミッタフィンガー１の面積を半導体チッ
プの中央部に行くほど小とし、両端部に行くほど大とす
る。
Description
【０００１】
【産業上の利用分野】本発明はマルチフィンガー構造を
有するバイポーラトランジスタに関し、特に高出力用バ
イポーラトランジスタに関する。
有するバイポーラトランジスタに関し、特に高出力用バ
イポーラトランジスタに関する。
【０００２】
【従来の技術】高出力用のマルチフィンガー構造のバイ
ポーラトランジスタにおいては、高出力動作状態の際
に、各フィンガーで発生する熱は、チップの中央部付近
において多く重なり合うため、中央部フィンガーの温度
が両端部フィンガーの温度より非常に高くなり、チップ
全体としてフィンガーの温度が均一でなくなる。
ポーラトランジスタにおいては、高出力動作状態の際
に、各フィンガーで発生する熱は、チップの中央部付近
において多く重なり合うため、中央部フィンガーの温度
が両端部フィンガーの温度より非常に高くなり、チップ
全体としてフィンガーの温度が均一でなくなる。
【０００３】このため、高出力化の実現にとって必要と
されるトランジスタ全体の均一動作が確保できなくな
る。
されるトランジスタ全体の均一動作が確保できなくな
る。
【０００４】従来、このような熱的不安定を防止するた
めに、バラスト抵抗を導入したり、あるいはエミッタコ
ンタクト抵抗を増加させたりするなどして、実際上のエ
ミッタ抵抗を増加させている。
めに、バラスト抵抗を導入したり、あるいはエミッタコ
ンタクト抵抗を増加させたりするなどして、実際上のエ
ミッタ抵抗を増加させている。
【０００５】図５は、従来のマルチフィンガー構造のバ
イポーラトランジスタの一例を示す平面図であり、図６
は、図５の線Ｘ−Ｘ′の断面の概略を示す図である。
イポーラトランジスタの一例を示す平面図であり、図６
は、図５の線Ｘ−Ｘ′の断面の概略を示す図である。
【０００６】図５を参照して、半導体チップ平面上には
平行に短冊状に複数の等面積のエミッタフィンガー１が
配置されている。エミッタフィンガー１間及び両端側に
はベース電極とコレクタ電極が夫々櫛歯状にパターン形
成されており、エミッタフィンガー１はエミッタボンデ
ィングパッド２と接続してパターン形成されている。
平行に短冊状に複数の等面積のエミッタフィンガー１が
配置されている。エミッタフィンガー１間及び両端側に
はベース電極とコレクタ電極が夫々櫛歯状にパターン形
成されており、エミッタフィンガー１はエミッタボンデ
ィングパッド２と接続してパターン形成されている。
【０００７】図６を参照して、トランジスタはｎｐｎエ
ミッタトップ型ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）として構成され、半絶縁性基板層（半絶縁層）１
１上に積層されたサブコレクタ層１０、コレクタ層９、
ベース層８、エミッタ層７を備えている。接合部として
は、コレクタ層９とベース層８の界面にコレクタ／ベー
ス接合、ベース層８とエミッタ層７の界面にベース／エ
ミッタ接合がそれぞれ形成されている。そして、サブコ
レクタ層１０の上にはコレクタ電極１３、ベース層８の
上にはベース電極１２、エミッタ層７の上にはエミッタ
キャップ層６、エミッタ電極１６を備え、エミッタ電極
１６はエミッタボンディングパッド２が設けられてい
る。
ミッタトップ型ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）として構成され、半絶縁性基板層（半絶縁層）１
１上に積層されたサブコレクタ層１０、コレクタ層９、
ベース層８、エミッタ層７を備えている。接合部として
は、コレクタ層９とベース層８の界面にコレクタ／ベー
ス接合、ベース層８とエミッタ層７の界面にベース／エ
ミッタ接合がそれぞれ形成されている。そして、サブコ
レクタ層１０の上にはコレクタ電極１３、ベース層８の
上にはベース電極１２、エミッタ層７の上にはエミッタ
キャップ層６、エミッタ電極１６を備え、エミッタ電極
１６はエミッタボンディングパッド２が設けられてい
る。
【０００８】また、図６に示すように、トランジスタ
は、エミッタ層７の側部にサイドウォール（ＳｉＯ2等
の酸化膜、「エミッタサイドウォール」ともいう）１７
が設けられる構成とされ、チップ表面には酸化膜等から
成るパッシベーション膜（絶縁膜）１４が設けられてい
る。なお、図６においてはトランジスタ端部に設けられ
るイオン注入領域は図示していない。
は、エミッタ層７の側部にサイドウォール（ＳｉＯ2等
の酸化膜、「エミッタサイドウォール」ともいう）１７
が設けられる構成とされ、チップ表面には酸化膜等から
成るパッシベーション膜（絶縁膜）１４が設けられてい
る。なお、図６においてはトランジスタ端部に設けられ
るイオン注入領域は図示していない。
【０００９】この種のバイポーラトランジスタにおいて
は、ヘテロ界面の熱的安定性の確保がキーポイントの一
つとされている。
は、ヘテロ界面の熱的安定性の確保がキーポイントの一
つとされている。
【００１０】そして、従来の構造においては、図５に示
すように、各フィンガーのフィンガー長Ｌは所定の長さ
（一定）とされ、また各フィンガー幅Ｄも互いに等し
く、エミッタ抵抗は全て等しい値を有することになる。
すなわち、図６を参照して、各トランジスタの断面の形
状はいずれも同一とされている。
すように、各フィンガーのフィンガー長Ｌは所定の長さ
（一定）とされ、また各フィンガー幅Ｄも互いに等し
く、エミッタ抵抗は全て等しい値を有することになる。
すなわち、図６を参照して、各トランジスタの断面の形
状はいずれも同一とされている。
【００１１】
【発明が解決しようとする課題】上述したように従来の
マルチフィンガー構造のバイポーラトランジスタでは、
中央部に熱集中現象が生じるため、中央部に位置するフ
ィンガーでは、両端部のフィンガーよりも高いバラスト
抵抗、即ち、高抵抗率のエミッタ抵抗が必要とされる。
マルチフィンガー構造のバイポーラトランジスタでは、
中央部に熱集中現象が生じるため、中央部に位置するフ
ィンガーでは、両端部のフィンガーよりも高いバラスト
抵抗、即ち、高抵抗率のエミッタ抵抗が必要とされる。
【００１２】しかしながら、従来のマルチフィンガー構
造では、各フィンガーは同一面積とされ、エミッタ抵抗
は互いに等しい値を有するため、エミッタ抵抗を高抵抗
化した場合、フィンガー全体としてかなり高いエミッタ
抵抗を有することになる。
造では、各フィンガーは同一面積とされ、エミッタ抵抗
は互いに等しい値を有するため、エミッタ抵抗を高抵抗
化した場合、フィンガー全体としてかなり高いエミッタ
抵抗を有することになる。
【００１３】そして、従来のマルチフィンガー構造で
は、エミッタ抵抗が過度に増加することにより、エミッ
タ抵抗自体で消費される電力が増大してしまうという問
題を生ずる。さらに、エミッタ抵抗ＲEの増大はバイポ
ーラトランジスタの遮断周波数ｆT（一般に、ｆTはエミ
ッタ抵抗ＲEに逆比例する）を低下させるなど周波数特
性を劣化させてしまうという問題を生じる。
は、エミッタ抵抗が過度に増加することにより、エミッ
タ抵抗自体で消費される電力が増大してしまうという問
題を生ずる。さらに、エミッタ抵抗ＲEの増大はバイポ
ーラトランジスタの遮断周波数ｆT（一般に、ｆTはエミ
ッタ抵抗ＲEに逆比例する）を低下させるなど周波数特
性を劣化させてしまうという問題を生じる。
【００１４】このため、デバイスを熱的に安定させるた
めに、バラスト抵抗を含むエミッタ抵抗を最小・最適化
することができるトランジスタ構造が必要とされる。
めに、バラスト抵抗を含むエミッタ抵抗を最小・最適化
することができるトランジスタ構造が必要とされる。
【００１５】本発明はこのような問題に鑑みてなされた
ものであって、本発明の目的は、上述したような従来の
問題点を解決し、より良い熱的安定性を有するバイポー
ラトランジスタを提供することにある。
ものであって、本発明の目的は、上述したような従来の
問題点を解決し、より良い熱的安定性を有するバイポー
ラトランジスタを提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、マルチフィンガー構造のバイポーラトラ
ンジスタにおいて、フィンガーの面積が半導体チップの
中央部側に位置するほど小とされ、両端部側に位置する
ほど大となるように形成されたことを特徴とするバイポ
ーラトランジスタを提供する。
め、本発明は、マルチフィンガー構造のバイポーラトラ
ンジスタにおいて、フィンガーの面積が半導体チップの
中央部側に位置するほど小とされ、両端部側に位置する
ほど大となるように形成されたことを特徴とするバイポ
ーラトランジスタを提供する。
【００１７】また、本発明のバイポーラトランジスタ
は、好ましい態様として、半導体チップ上に所定のフィ
ンガー長から成るエミッタフィンガーを有するトランジ
スタを複数備えたバイポーラトランジスタにおいて、前
記エミッタフィンガーの幅が前記半導体チップの両端部
から中央部に位置するに従い順次狭くなるように形成さ
れたことを特徴とするものである。
は、好ましい態様として、半導体チップ上に所定のフィ
ンガー長から成るエミッタフィンガーを有するトランジ
スタを複数備えたバイポーラトランジスタにおいて、前
記エミッタフィンガーの幅が前記半導体チップの両端部
から中央部に位置するに従い順次狭くなるように形成さ
れたことを特徴とするものである。
【００１８】さらに、本発明のバイポーラトランジスタ
は、エミッタ抵抗の抵抗値が低く設定されるように構成
されたことを特徴とするものである。
は、エミッタ抵抗の抵抗値が低く設定されるように構成
されたことを特徴とするものである。
【００１９】
【作用】本発明は上記構造のもと、チップの中央部フィ
ンガーでのエミッタ抵抗は高く、両端部に行くほどエミ
ッタ抵抗が低くなるため、最小・最適なエミッタ抵抗を
形成することを可能とし、デバイスを熱的に安定させな
がら、エミッタ抵抗自体で消費される電力の増大を抑止
し且つ周波数特性の劣化を抑えることができる。
ンガーでのエミッタ抵抗は高く、両端部に行くほどエミ
ッタ抵抗が低くなるため、最小・最適なエミッタ抵抗を
形成することを可能とし、デバイスを熱的に安定させな
がら、エミッタ抵抗自体で消費される電力の増大を抑止
し且つ周波数特性の劣化を抑えることができる。
【００２０】さらに本発明によれば、中央部フィンガー
の面積が両端部フィンガーより狭いため、中央部フィン
ガーで消費される電力量は減り、半導体チップのピーク
温度を低減させることができる。
の面積が両端部フィンガーより狭いため、中央部フィン
ガーで消費される電力量は減り、半導体チップのピーク
温度を低減させることができる。
【００２１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２２】図１は、本発明の一実施例を示すｎｐｎ型
マルチフィンガーバイポーラトランジスタの平面図であ
り、図２は図１の線Ｘ−Ｘ′の断面の概略を示す図であ
る。また、図３には、図２に概略を示した複数のトラン
ジスタの１つを拡大した断面が示されている。
マルチフィンガーバイポーラトランジスタの平面図であ
り、図２は図１の線Ｘ−Ｘ′の断面の概略を示す図であ
る。また、図３には、図２に概略を示した複数のトラン
ジスタの１つを拡大した断面が示されている。
【００２３】図１を参照して、半導体チップ平面上には
平行に短冊状にフィンガー幅Ａ、Ｂ、Ｃのエミッタフィ
ンガー１が配置されている。エミッタフィンガー１間及
び両端側にはベース電極とコレクタ電極が夫々櫛歯状に
パターン形成されており、エミッタフィンガー１はエミ
ッタボンディングパッド２と接続してパターン形成され
ている。
平行に短冊状にフィンガー幅Ａ、Ｂ、Ｃのエミッタフィ
ンガー１が配置されている。エミッタフィンガー１間及
び両端側にはベース電極とコレクタ電極が夫々櫛歯状に
パターン形成されており、エミッタフィンガー１はエミ
ッタボンディングパッド２と接続してパターン形成され
ている。
【００２４】図２及び図３を参照して、トランジスタは
ｎｐｎエミッタトップ型ヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）として構成され、半絶縁性基板層（半絶
縁層）１１上に積層されたサブコレクタ層１０、コレク
タ層９、ベース層８、エミッタ層７を備えている。接合
部としては、コレクタ層９とベース層８の界面にコレク
タ／ベース接合、ベース層８とエミッタ層７の界面にベ
ース／エミッタ接合がそれぞれ形成されている。そし
て、サブコレクタ層１０の上にはコレクタ電極１３、ベ
ース層８の上にはベース電極１２、エミッタ層７の上に
はエミッタキャップ層６、エミッタ電極５を備え、エミ
ッタ電極５はエミッタボンディングパッド２が設けられ
ている。
ｎｐｎエミッタトップ型ヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）として構成され、半絶縁性基板層（半絶
縁層）１１上に積層されたサブコレクタ層１０、コレク
タ層９、ベース層８、エミッタ層７を備えている。接合
部としては、コレクタ層９とベース層８の界面にコレク
タ／ベース接合、ベース層８とエミッタ層７の界面にベ
ース／エミッタ接合がそれぞれ形成されている。そし
て、サブコレクタ層１０の上にはコレクタ電極１３、ベ
ース層８の上にはベース電極１２、エミッタ層７の上に
はエミッタキャップ層６、エミッタ電極５を備え、エミ
ッタ電極５はエミッタボンディングパッド２が設けられ
ている。
【００２５】また、図２及び図３に示すように、トラン
ジスタは、エミッタ層７の側部にサイドウォール（Ｓｉ
Ｏ2等の酸化膜、「エミッタサイドウォール」ともい
う）１７が設けられる構成とされ、チップ表面には酸化
膜等から成るパッシベーション膜（絶縁膜）１４が設け
られている。なお、図３において示したＨ+イオン注入
領域（層）１５は図２では省略されている。
ジスタは、エミッタ層７の側部にサイドウォール（Ｓｉ
Ｏ2等の酸化膜、「エミッタサイドウォール」ともい
う）１７が設けられる構成とされ、チップ表面には酸化
膜等から成るパッシベーション膜（絶縁膜）１４が設け
られている。なお、図３において示したＨ+イオン注入
領域（層）１５は図２では省略されている。
【００２６】図１を参照して、本実施例では、半導体チ
ップ上の各エミッタのフィンガー長Ｌは一定とされ、各
エミッタのフィンガー幅はそれぞれＡ、Ｂ、Ｃと異な
り、半導体チップ両端側から中央部に行くに従い幅が狭
くなるように構成されている（Ａ＞Ｂ＞Ｃ）。
ップ上の各エミッタのフィンガー長Ｌは一定とされ、各
エミッタのフィンガー幅はそれぞれＡ、Ｂ、Ｃと異な
り、半導体チップ両端側から中央部に行くに従い幅が狭
くなるように構成されている（Ａ＞Ｂ＞Ｃ）。
【００２７】すなわち、本実施例では、半導体チップの
両端部から中央部に行くほどエミッタフィンガーの面積
が小となるように構成されている。また、図２を参照し
て、複数のトランジスタは同一形状には構成されてい
ず、半導体チップの中央部に位置するほどエミッタ層７
の幅が狭く形成されている。
両端部から中央部に行くほどエミッタフィンガーの面積
が小となるように構成されている。また、図２を参照し
て、複数のトランジスタは同一形状には構成されてい
ず、半導体チップの中央部に位置するほどエミッタ層７
の幅が狭く形成されている。
【００２８】より詳細には、本実施例において、好まし
くは、エミッタフィンガー長Ｌは８μｍとされ、フィン
ガー幅Ａ、Ｂ、Ｃはそれぞれ、３．４μｍ、２．８μ
ｍ、２．６μｍとされている。また、各エミッタコンタ
クト抵抗率はそれぞれ、３．５×１０-6Ωｃｍ2とされ
ている。
くは、エミッタフィンガー長Ｌは８μｍとされ、フィン
ガー幅Ａ、Ｂ、Ｃはそれぞれ、３．４μｍ、２．８μ
ｍ、２．６μｍとされている。また、各エミッタコンタ
クト抵抗率はそれぞれ、３．５×１０-6Ωｃｍ2とされ
ている。
【００２９】従って、フィンガー幅Ａ、Ｂ、Ｃを持つ各
エミッタフィンガーにおけるエミッタ抵抗はそれぞれ、
１２．９Ω、１５．６Ω、１６．８Ωとなる。
エミッタフィンガーにおけるエミッタ抵抗はそれぞれ、
１２．９Ω、１５．６Ω、１６．８Ωとなる。
【００３０】図４は、本実施例と図５を参照して説明し
た従来例におけるＸ−Ｘ′線上での温度分布を示す図で
ある。図４において、実線は本実施例の表面温度分布を
示し、破線は従来例における表面温度温度分布を示す。
た従来例におけるＸ−Ｘ′線上での温度分布を示す図で
ある。図４において、実線は本実施例の表面温度分布を
示し、破線は従来例における表面温度温度分布を示す。
【００３１】温度分布の比較例とされた従来例は、図５
に示す構成からなり、各エミッタフィンガーのフィンガ
ー長Ｌは８μｍ、フィンガー幅Ｄは３μｍと一定とさ
れ、また、半導体チップの面積とエミッタの総面積は、
図１の本実施例と同一とされている。
に示す構成からなり、各エミッタフィンガーのフィンガ
ー長Ｌは８μｍ、フィンガー幅Ｄは３μｍと一定とさ
れ、また、半導体チップの面積とエミッタの総面積は、
図１の本実施例と同一とされている。
【００３２】そして、従来例の構造において、熱的安定
化に必要とされる最小のエミッタ抵抗は、各フィンガー
当たり２０．８Ω（エミッタ抵抗率は５×１０-6Ωｃｍ
2）とされる。
化に必要とされる最小のエミッタ抵抗は、各フィンガー
当たり２０．８Ω（エミッタ抵抗率は５×１０-6Ωｃｍ
2）とされる。
【００３３】すなわち、従来例の構造においては、熱的
安定性確保のためにエミッタ抵抗率は高い値とされ、各
エミッタ抵抗は、高い抵抗値とされている（図６では高
抵抗率のエミッタ電極１６で指示している）。
安定性確保のためにエミッタ抵抗率は高い値とされ、各
エミッタ抵抗は、高い抵抗値とされている（図６では高
抵抗率のエミッタ電極１６で指示している）。
【００３４】これに対して、本実施例の構造によれば、
半導体チップ中央部に位置するエミッタフィンガーの面
積を小さくし、両端部に位置するエミッタフィンガーの
面積は従来例の構造よりも若干大きな面積となるような
構成とされており、エミッタ抵抗率を小さく設定するこ
とが可能とされ、エミッタ抵抗の抵抗値はいずれのトラ
ンジスタについても従来例よりも低い値とされている。
半導体チップ中央部に位置するエミッタフィンガーの面
積を小さくし、両端部に位置するエミッタフィンガーの
面積は従来例の構造よりも若干大きな面積となるような
構成とされており、エミッタ抵抗率を小さく設定するこ
とが可能とされ、エミッタ抵抗の抵抗値はいずれのトラ
ンジスタについても従来例よりも低い値とされている。
【００３５】図４において、本実施例と従来例とも、同
じ消費電力（１．５ｍＷ／μｍ2）における結果を示し
ている。
じ消費電力（１．５ｍＷ／μｍ2）における結果を示し
ている。
【００３６】図４を参照して、温度の各ピークは図１
（図２）及び図５（図６）に示した５個のトランジスタ
のＸ−Ｘ′方向の位置に対応している。
（図２）及び図５（図６）に示した５個のトランジスタ
のＸ−Ｘ′方向の位置に対応している。
【００３７】図４から明らかなように、本実施例に係る
マルチエミッタフィンガー構造では、従来の構造より、
低いエミッタ抵抗を形成することによって、熱的な安定
化を実現している。
マルチエミッタフィンガー構造では、従来の構造より、
低いエミッタ抵抗を形成することによって、熱的な安定
化を実現している。
【００３８】そして、本実施例によれば、エミッタ抵抗
を低く抑えることによって、トランジスタの遮断周波数
ｆTの低下を防止するなど周波数特性の劣化を抑止して
いる。
を低く抑えることによって、トランジスタの遮断周波数
ｆTの低下を防止するなど周波数特性の劣化を抑止して
いる。
【００３９】さらに、本実施例によれば、中央部フィン
ガーで消費される電力量が減少し、半導体チップの接合
ピーク温度が、従来例の構造よりも多少低くなるため、
取り扱える消費電力を向上させることができる。
ガーで消費される電力量が減少し、半導体チップの接合
ピーク温度が、従来例の構造よりも多少低くなるため、
取り扱える消費電力を向上させることができる。
【００４０】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。例えば、上記実施例では、トランジスタはエミッ
タサイドウォール１７を備えたセルフアライン型の構成
とされているが、本発明は、これ以外の構成にも同様に
して適用することができる。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。例えば、上記実施例では、トランジスタはエミッ
タサイドウォール１７を備えたセルフアライン型の構成
とされているが、本発明は、これ以外の構成にも同様に
して適用することができる。
【００４１】
【発明の効果】以上説明したように、本発明のバイポー
ラトランジスタによれば、各フィンガーでのエミッタ抵
抗を最小・最適化することが可能とされ、デバイスの熱
的安定化を実現すると共に、エミッタ抵抗自体で消費さ
れる電力の増大を抑止低減するという効果を有する。ま
た、本発明は、エミッタ抵抗を低減させたことにより、
周波数特性の劣化の抑止しあるいはこれを向上するとい
う効果を有する。
ラトランジスタによれば、各フィンガーでのエミッタ抵
抗を最小・最適化することが可能とされ、デバイスの熱
的安定化を実現すると共に、エミッタ抵抗自体で消費さ
れる電力の増大を抑止低減するという効果を有する。ま
た、本発明は、エミッタ抵抗を低減させたことにより、
周波数特性の劣化の抑止しあるいはこれを向上するとい
う効果を有する。
【００４２】さらに、本発明によれば、中央部フィンガ
ーで消費される電力量が減少することにより、半導体チ
ップのピーク温度が低減し、取り扱える消費電力を向上
させることができるという効果を有する。
ーで消費される電力量が減少することにより、半導体チ
ップのピーク温度が低減し、取り扱える消費電力を向上
させることができるという効果を有する。
【図１】本発明のマルチフィンガーバイポーラトランジ
スタ構造を示す平面図である。
スタ構造を示す平面図である。
【図２】図１のＸ−Ｘ′線の断面図である。
【図３】図１のＸ−Ｘ′線のトランジスタセルを部分的
に拡大した断面図である。
に拡大した断面図である。
【図４】本発明の一実施例と従来構造の実施例の表面温
度分布を表す図である。
度分布を表す図である。
【図５】従来のマルチフィンガーバイポーラトランジス
タ構造を示す平面図である。
タ構造を示す平面図である。
【図６】図３のＸ−Ｘ′線の断面図である。
１ エミッタフィンガー ２ エミッタボンディングパッド ３ ベースボンディングパッド ４ コレクタボンディングパッド ５ エミッタ電極（低抵抗率） ６ エミッタキャップ層 ７ エミッタ層 ８ ベース層 ９ コレクタ層 １０ サブコレクタ層 １１ 半絶縁層 １２ ベース電極 １３ コレクタ電極 １４ パッシベーション膜（絶縁膜） １５ イオン注入領域 １６ 高抵抗率のエミッタ電極 １７ サイドウォール
Claims (3)
- 【請求項１】マルチフィンガー構造のバイポーラトラン
ジスタにおいて、フィンガーの面積が半導体チップの中
央部側に位置するほど小とされ、両端部側に位置するほ
ど大となるように形成されたことを特徴とするバイポー
ラトランジスタ。 - 【請求項２】半導体チップ上に所定のフィンガー長から
成るエミッタフィンガーを有するトランジスタを複数備
えたバイポーラトランジスタにおいて、 前記エミッタフィンガーの幅が前記半導体チップの両端
部から中央部に位置するに従い順次狭くなるように形成
されたことを特徴とするバイポーラトランジスタ。 - 【請求項３】エミッタ抵抗の抵抗値が低く設定されるよ
うに構成されたことを特徴とする請求項２記載のバイポ
ーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25271694A JPH0897230A (ja) | 1994-09-22 | 1994-09-22 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25271694A JPH0897230A (ja) | 1994-09-22 | 1994-09-22 | バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897230A true JPH0897230A (ja) | 1996-04-12 |
Family
ID=17241266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25271694A Pending JPH0897230A (ja) | 1994-09-22 | 1994-09-22 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897230A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019503A (ja) * | 2004-07-01 | 2006-01-19 | Sharp Corp | 半導体装置 |
| JP2007036138A (ja) * | 2005-07-29 | 2007-02-08 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ及び電力増幅器 |
| CN102231379A (zh) * | 2009-12-21 | 2011-11-02 | 上海华虹Nec电子有限公司 | SiGe异质结双极晶体管多指结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342803A (ja) * | 1992-05-29 | 1994-12-13 | Texas Instr Inc <Ti> | トランジスタ |
-
1994
- 1994-09-22 JP JP25271694A patent/JPH0897230A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342803A (ja) * | 1992-05-29 | 1994-12-13 | Texas Instr Inc <Ti> | トランジスタ |
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| CN102231379A (zh) * | 2009-12-21 | 2011-11-02 | 上海华虹Nec电子有限公司 | SiGe异质结双极晶体管多指结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970304 |