JP2002043572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ内壁に凹凸を形成するのを抑える。
【解決手段】 トレンチを埋める形状でありＳｉＯ2を
材料とする複数の埋め込み層を形成し（工程Ｓ１０，Ｓ
１４，Ｓ１８）、その周辺にＳｉＣを材料とするｎ型エ
ピ層，ｐ型エピ層，ｎ型ソース領域を形成し（工程Ｓ１
２，Ｓ１６，Ｓ２０，Ｓ２２）、フッ酸エッチングによ
り各埋め込み層をエッチングして（工程Ｓ２４）、ｎ型
ソース領域２０の表面からｎ型エピ層１２に達するトレ
ンチを形成する。ＳｉＣは、フッ酸エッチングにおいて
ＳｉＯ2と比較するとほとんどエッチングされない。そ
のため、工程Ｓ２４においても、ＳｉＣはほとんどエッ
チングされないので、トレンチ内壁に凹凸が形成される
のを抑えることができる。
材料とする複数の埋め込み層を形成し（工程Ｓ１０，Ｓ
１４，Ｓ１８）、その周辺にＳｉＣを材料とするｎ型エ
ピ層，ｐ型エピ層，ｎ型ソース領域を形成し（工程Ｓ１
２，Ｓ１６，Ｓ２０，Ｓ２２）、フッ酸エッチングによ
り各埋め込み層をエッチングして（工程Ｓ２４）、ｎ型
ソース領域２０の表面からｎ型エピ層１２に達するトレ
ンチを形成する。ＳｉＣは、フッ酸エッチングにおいて
ＳｉＯ2と比較するとほとんどエッチングされない。そ
のため、工程Ｓ２４においても、ＳｉＣはほとんどエッ
チングされないので、トレンチ内壁に凹凸が形成される
のを抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体層にトレンチを備える半導体
装置の製造方法に関する。
方法に関し、特に、半導体層にトレンチを備える半導体
装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法と
して、ＲＩＥ（Reactive Ion Etching）法を用いて半導
体層にトレンチを形成する方法が提案されている（特開
平２０００−８２８１０号公報など）。このトレンチ形
成方法では、まず半導体層を形成し、その後、ＲＩＥ法
を用いて半導体層をエッチングして半導体層の所望の部
位にトレンチを形成する。
して、ＲＩＥ（Reactive Ion Etching）法を用いて半導
体層にトレンチを形成する方法が提案されている（特開
平２０００−８２８１０号公報など）。このトレンチ形
成方法では、まず半導体層を形成し、その後、ＲＩＥ法
を用いて半導体層をエッチングして半導体層の所望の部
位にトレンチを形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなトレンチ形成方法では、ＲＩＥ法を用いて半導体層
を削るのでトレンチ内壁が凹凸形状となってしまう。こ
の結果、トレンチに埋め込みゲート電極を備えるトレン
チゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field Effect Transistor）のトレンチをこのような方
法で形成すると、トレンチの内壁とゲート酸化膜との間
で良好な界面を実現するのが難しくなり、チャネル移動
度が小さくなりオン抵抗が大きくなってしまう。特に、
ＳｉＣを材料とする半導体層はＳｉを材料とする半導体
層と比較してＲＩＥ法でエッチングすると表面が傷つき
やすいため、エッチングでトレンチ内壁が凹凸形状にな
りやすくオン抵抗が更に大きくなってしまう。
うなトレンチ形成方法では、ＲＩＥ法を用いて半導体層
を削るのでトレンチ内壁が凹凸形状となってしまう。こ
の結果、トレンチに埋め込みゲート電極を備えるトレン
チゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field Effect Transistor）のトレンチをこのような方
法で形成すると、トレンチの内壁とゲート酸化膜との間
で良好な界面を実現するのが難しくなり、チャネル移動
度が小さくなりオン抵抗が大きくなってしまう。特に、
ＳｉＣを材料とする半導体層はＳｉを材料とする半導体
層と比較してＲＩＥ法でエッチングすると表面が傷つき
やすいため、エッチングでトレンチ内壁が凹凸形状にな
りやすくオン抵抗が更に大きくなってしまう。
【０００４】本発明は上記を課題を解決するためになさ
れたものであり、トレンチ内壁に凹凸が形成されるのを
抑えることができる半導体装置の製造方法を提供するこ
とを目的とする。
れたものであり、トレンチ内壁に凹凸が形成されるのを
抑えることができる半導体装置の製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体層にトレンチを備える半導体装置の製
造方法であって、前記トレンチの少なくとも一部を埋め
る形状の第１の埋め込み層を形成する第１埋め込み層形
成工程と、該第１の埋め込み層の周辺に該第１の埋め込
み層の材料よりエッチング速度が遅い材料からなる第１
の半導体層を形成する第１半導体層形成工程と、前記第
１の埋め込み層をエッチングする第１埋め込み層エッチ
ング工程と、を備えることを特徴とする。
造方法は、半導体層にトレンチを備える半導体装置の製
造方法であって、前記トレンチの少なくとも一部を埋め
る形状の第１の埋め込み層を形成する第１埋め込み層形
成工程と、該第１の埋め込み層の周辺に該第１の埋め込
み層の材料よりエッチング速度が遅い材料からなる第１
の半導体層を形成する第１半導体層形成工程と、前記第
１の埋め込み層をエッチングする第１埋め込み層エッチ
ング工程と、を備えることを特徴とする。
【０００６】本発明の半導体装置の製造方法では、トレ
ンチの少なくとも一部を埋める形状の第１の埋め込み層
を形成し、その周辺に第１の半導体層を形成した後、第
１の埋め込み層をエッチングして第１の半導体層にトレ
ンチを形成する。第１の半導体層は、第１の埋め込み層
の材料よりエッチング速度が遅い材料からなるので、第
１埋め込み層エッチング工程においてほとんどエッチン
グされない。この結果、トレンチ内壁に凹凸が形成され
るのを抑えることができる。また、本発明の半導体装置
の製造方法をトレンチゲート型の半導体装置の製造方法
に用いると、トレンチに埋め込まれた層とトレンチとで
良好な界面を実現することができ、チャネル移動度が大
きくなりオン抵抗が小さくなる。
ンチの少なくとも一部を埋める形状の第１の埋め込み層
を形成し、その周辺に第１の半導体層を形成した後、第
１の埋め込み層をエッチングして第１の半導体層にトレ
ンチを形成する。第１の半導体層は、第１の埋め込み層
の材料よりエッチング速度が遅い材料からなるので、第
１埋め込み層エッチング工程においてほとんどエッチン
グされない。この結果、トレンチ内壁に凹凸が形成され
るのを抑えることができる。また、本発明の半導体装置
の製造方法をトレンチゲート型の半導体装置の製造方法
に用いると、トレンチに埋め込まれた層とトレンチとで
良好な界面を実現することができ、チャネル移動度が大
きくなりオン抵抗が小さくなる。
【０００７】この本発明の半導体装置の製造方法におい
て、前記第１の半導体層は、ＳｉＣを材料とし、前記第
１の埋め込み層はＳｉＯ2を材料とすることもできる。
て、前記第１の半導体層は、ＳｉＣを材料とし、前記第
１の埋め込み層はＳｉＯ2を材料とすることもできる。
【０００８】この本発明の半導体装置の製造方法におい
て、前記第１埋め込み層エッチング工程の前に、前記第
１の埋め込み層の材料よりエッチング速度の遅い第２の
半導体層を前記第１の半導体層上に形成する第２半導体
層形成工程を備えるものとすることもできるし、前記第
１の埋め込み層上に、該第１の埋め込み層とともに前記
トレンチの少なくとも一部を埋める形状をなす第２の埋
め込み層を形成する第２埋め込み層形成工程と、該第２
の埋め込み層の周辺に該第２の埋め込み層の材料よりエ
ッチング速度が遅い材料からなる第２の半導体層を形成
する第２半導体層形成工程と、前記第２の埋め込み層を
エッチングする第２埋め込み層エッチング工程と、を備
えるものとすることもできる。こうすれば、第２の半導
体層から第１の半導体層に達する形状のトレンチを形成
することができる。この態様の本発明の半導体装置の製
造方法において、前記第２の半導体層は、ＳｉＣを材料
とし、前記第２の埋め込み層は、ＳｉＯ2を材料とする
ものとすることもできる。
て、前記第１埋め込み層エッチング工程の前に、前記第
１の埋め込み層の材料よりエッチング速度の遅い第２の
半導体層を前記第１の半導体層上に形成する第２半導体
層形成工程を備えるものとすることもできるし、前記第
１の埋め込み層上に、該第１の埋め込み層とともに前記
トレンチの少なくとも一部を埋める形状をなす第２の埋
め込み層を形成する第２埋め込み層形成工程と、該第２
の埋め込み層の周辺に該第２の埋め込み層の材料よりエ
ッチング速度が遅い材料からなる第２の半導体層を形成
する第２半導体層形成工程と、前記第２の埋め込み層を
エッチングする第２埋め込み層エッチング工程と、を備
えるものとすることもできる。こうすれば、第２の半導
体層から第１の半導体層に達する形状のトレンチを形成
することができる。この態様の本発明の半導体装置の製
造方法において、前記第２の半導体層は、ＳｉＣを材料
とし、前記第２の埋め込み層は、ＳｉＯ2を材料とする
ものとすることもできる。
【０００９】この本発明の半導体装置の製造方法におい
て、トレンチにゲート電極が埋め込まれたトレンチゲー
ト型の半導体装置を製造する方法であるものとすること
もできる。この方法で、トレンチゲート型の半導体装置
を製造すると、トレンチの内壁において良好な界面を形
成することができ、チャネル移動度が大きくなり半導体
装置のオン抵抗が小さくなる。
て、トレンチにゲート電極が埋め込まれたトレンチゲー
ト型の半導体装置を製造する方法であるものとすること
もできる。この方法で、トレンチゲート型の半導体装置
を製造すると、トレンチの内壁において良好な界面を形
成することができ、チャネル移動度が大きくなり半導体
装置のオン抵抗が小さくなる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。尚、各図
において同一の構成要件には同一の符号を施している。
実施形態という）を、図面に従って説明する。尚、各図
において同一の構成要件には同一の符号を施している。
【００１１】図１は、本実施形態のトレンチゲート型Ｍ
ＯＳＦＥＴの製造方法において、ゲート電極が埋め込ま
れるトレンチを形成するトレンチ形成工程を示す工程図
であり、図２〜図９は、各工程におけるトレンチゲート
型ＭＯＳＦＥＴの断面図であり、図１０は、図１に示し
たトレンチ形成工程後、ゲート電極，ドレイン電極，ソ
ース電極などを形成したトレンチゲート型ＭＯＳＦＥＴ
の断面図である。トレンチ形成工程は、最初に、ＳｉＣ
を材料とし不純物濃度が１０18〜１０21［ｃｍ -3］程度
のｎ型基板１０上に、ｎ型基板１０と同多形の膜からな
り不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が
５〜５０［μｍ］程度のｎ型エピ層１２ａが形成された
状態から始める。ｎ型エピ層１２ａ上の全面に膜厚が５
０［ｎｍ］程度のＳｉＯ2膜をＣＶＤ法で形成した後、
ＳｉＯ2膜をトレンチの一部を埋める形状になるようパ
ターニングして、埋め込み層１４ａを形成する（工程Ｓ
１０，図２）。その後、ｎ型基板１０と同多形の膜から
なり不純物濃度が１０18〜１０21［ｃｍ-3］程度で膜厚
が１〜１０［μｍ］程度のｎ型エピ層１２ｂをエピタキ
シャル成長させた後、表面を研磨し平坦化する（工程Ｓ
１２，図３）。
ＯＳＦＥＴの製造方法において、ゲート電極が埋め込ま
れるトレンチを形成するトレンチ形成工程を示す工程図
であり、図２〜図９は、各工程におけるトレンチゲート
型ＭＯＳＦＥＴの断面図であり、図１０は、図１に示し
たトレンチ形成工程後、ゲート電極，ドレイン電極，ソ
ース電極などを形成したトレンチゲート型ＭＯＳＦＥＴ
の断面図である。トレンチ形成工程は、最初に、ＳｉＣ
を材料とし不純物濃度が１０18〜１０21［ｃｍ -3］程度
のｎ型基板１０上に、ｎ型基板１０と同多形の膜からな
り不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が
５〜５０［μｍ］程度のｎ型エピ層１２ａが形成された
状態から始める。ｎ型エピ層１２ａ上の全面に膜厚が５
０［ｎｍ］程度のＳｉＯ2膜をＣＶＤ法で形成した後、
ＳｉＯ2膜をトレンチの一部を埋める形状になるようパ
ターニングして、埋め込み層１４ａを形成する（工程Ｓ
１０，図２）。その後、ｎ型基板１０と同多形の膜から
なり不純物濃度が１０18〜１０21［ｃｍ-3］程度で膜厚
が１〜１０［μｍ］程度のｎ型エピ層１２ｂをエピタキ
シャル成長させた後、表面を研磨し平坦化する（工程Ｓ
１２，図３）。
【００１２】次に、膜厚が５０［ｎｍ］程度のＳｉＯ2
膜をＣＶＤ法で形成した後、埋め込み層１４ａとともに
トレンチの一部を埋める形状になるようＳｉＯ2膜をパ
ターニングし、埋め込み層１４ｂを形成する（工程Ｓ１
４，図４）。尚、図３におけるｎ型エピ層１２ａ，１２
ｂは、共にトレンチゲート型ＭＯＳＦＥＴのドレインの
一部をなすので、図４〜図１０では、ｎ型エピ層１２と
表記する。その後、ｎ型基板１０と同多形の膜からなり
不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が１
〜１０［μｍ］程度のｐ型エピ層１８ａをエピタキシャ
ル成長させた後、表面を研磨し平坦化する（工程Ｓ１
６，図５）。
膜をＣＶＤ法で形成した後、埋め込み層１４ａとともに
トレンチの一部を埋める形状になるようＳｉＯ2膜をパ
ターニングし、埋め込み層１４ｂを形成する（工程Ｓ１
４，図４）。尚、図３におけるｎ型エピ層１２ａ，１２
ｂは、共にトレンチゲート型ＭＯＳＦＥＴのドレインの
一部をなすので、図４〜図１０では、ｎ型エピ層１２と
表記する。その後、ｎ型基板１０と同多形の膜からなり
不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が１
〜１０［μｍ］程度のｐ型エピ層１８ａをエピタキシャ
ル成長させた後、表面を研磨し平坦化する（工程Ｓ１
６，図５）。
【００１３】次に、膜厚が５０［ｎｍ］程度のＳｉＯ2
膜をＣＶＤ法で形成した後、埋め込み層１４ａ，１４ｂ
と一体となってトレンチを全て埋める形状になるようＳ
ｉＯ 2膜をパターニングし、埋め込み層１４ｃを形成す
る（工程Ｓ１８，図６）。その後、ｎ型基板１０と同多
形の膜からなり不純物濃度が１０18〜１０21［ｃｍ-3］
程度で層厚が０．５〜１．０［μｍ］程度のｎ型ソース
層をエピタキシャル成長させた後、表面を研磨し平坦化
する。そして、ｎ型ソース層をパターニングしてｎ型ソ
ース領域２０を形成する（工程Ｓ２０，図７）。工程Ｓ
２０では、ｎ型ソース領域２０をエピタキシャル成長に
より形成するので、ｎ型ソース領域２０の不純物濃度や
不純物濃度分布の制御を精密に行うことができる。
膜をＣＶＤ法で形成した後、埋め込み層１４ａ，１４ｂ
と一体となってトレンチを全て埋める形状になるようＳ
ｉＯ 2膜をパターニングし、埋め込み層１４ｃを形成す
る（工程Ｓ１８，図６）。その後、ｎ型基板１０と同多
形の膜からなり不純物濃度が１０18〜１０21［ｃｍ-3］
程度で層厚が０．５〜１．０［μｍ］程度のｎ型ソース
層をエピタキシャル成長させた後、表面を研磨し平坦化
する。そして、ｎ型ソース層をパターニングしてｎ型ソ
ース領域２０を形成する（工程Ｓ２０，図７）。工程Ｓ
２０では、ｎ型ソース領域２０をエピタキシャル成長に
より形成するので、ｎ型ソース領域２０の不純物濃度や
不純物濃度分布の制御を精密に行うことができる。
【００１４】その後、ｎ型基板１０と同多形の膜からな
り不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が
１〜１０［μｍ］程度のｐ型エピ層１８ｂをエピタキシ
ャル成長させた後、表面を研磨し平坦化する（工程Ｓ２
２，図８）。
り不純物濃度が１０15〜１０18［ｃｍ-3］程度で膜厚が
１〜１０［μｍ］程度のｐ型エピ層１８ｂをエピタキシ
ャル成長させた後、表面を研磨し平坦化する（工程Ｓ２
２，図８）。
【００１５】次に、フッ酸を用いて埋め込み層１４ｃ，
１４ｂ，１４ａを順にエッチングし、表面からｎ型ソー
ス領域２０，ｐ型エピ層１８ａ，ｎ型エピ層１６へ達す
るトレンチ２２が完成する（工程Ｓ２４、図９）。尚、
図８におけるｐ型エピ層１８ａ，１８ｂは、共にトレン
チゲート型ＭＯＳＦＥＴのボディ領域の一部をなすの
で、図９，図１０では、ｐ型エピ層１８と表記する。工
程Ｓ２４では、ｎ型エピ層１２，ｐ型エピ層１８，ｎ型
ソース領域２０の材料であるＳｉＣと埋め込み層１４
ａ，１４ｂ，１４ｃの材料であるＳｉＯ2とのエッチン
グ速度の比は、ＳｉＣ：ＳｉＯ2＝０：１程度となる。
従って、工程Ｓ２４では、埋め込み層１４ａ，１４ｂ，
１４ｃのみエッチングされるが、ｎ型エピ層１２，ｐ型
エピ層１８，ｎ型ソース領域２０はほとんどエッチング
されず、トレンチ内壁に凹凸が形成されるのを抑えるこ
とができる。尚、埋め込み層１４ａ，１４ｂ，１４ｃが
形成されていた部位がトレンチとなるので、工程Ｓ１
０，Ｓ１４，Ｓ１８の各工程において、埋め込み層１４
ａ，１４ｂ，１４ｃを各々積層されたときトレンチを埋
める形状になるよう形成する。
１４ｂ，１４ａを順にエッチングし、表面からｎ型ソー
ス領域２０，ｐ型エピ層１８ａ，ｎ型エピ層１６へ達す
るトレンチ２２が完成する（工程Ｓ２４、図９）。尚、
図８におけるｐ型エピ層１８ａ，１８ｂは、共にトレン
チゲート型ＭＯＳＦＥＴのボディ領域の一部をなすの
で、図９，図１０では、ｐ型エピ層１８と表記する。工
程Ｓ２４では、ｎ型エピ層１２，ｐ型エピ層１８，ｎ型
ソース領域２０の材料であるＳｉＣと埋め込み層１４
ａ，１４ｂ，１４ｃの材料であるＳｉＯ2とのエッチン
グ速度の比は、ＳｉＣ：ＳｉＯ2＝０：１程度となる。
従って、工程Ｓ２４では、埋め込み層１４ａ，１４ｂ，
１４ｃのみエッチングされるが、ｎ型エピ層１２，ｐ型
エピ層１８，ｎ型ソース領域２０はほとんどエッチング
されず、トレンチ内壁に凹凸が形成されるのを抑えるこ
とができる。尚、埋め込み層１４ａ，１４ｂ，１４ｃが
形成されていた部位がトレンチとなるので、工程Ｓ１
０，Ｓ１４，Ｓ１８の各工程において、埋め込み層１４
ａ，１４ｂ，１４ｃを各々積層されたときトレンチを埋
める形状になるよう形成する。
【００１６】図１に示したトレンチ形成工程の終了後、
熱酸化によりトレンチ２２にゲート酸化膜２１，埋め込
みポリシリコン膜２４を形成し、埋め込みポリシリコン
膜２４に接するゲート電極２６，ｎ型ソース領域２０に
接するソース電極２８及びｎ型基板１０の裏面のドレイ
ン電極３０などを形成しトレンチゲート型ＭＯＳＦＥＴ
が完成する（図１０）。
熱酸化によりトレンチ２２にゲート酸化膜２１，埋め込
みポリシリコン膜２４を形成し、埋め込みポリシリコン
膜２４に接するゲート電極２６，ｎ型ソース領域２０に
接するソース電極２８及びｎ型基板１０の裏面のドレイ
ン電極３０などを形成しトレンチゲート型ＭＯＳＦＥＴ
が完成する（図１０）。
【００１７】以上説明したように、本実施形態のトレン
チ形成方法では、トレンチを形成する際に、トレンチ内
壁に凹凸が形成されることを抑えることができるので、
ゲート酸化膜２１とトレンチ２２の内壁との間に良好な
界面を形成することができる。この結果、チャネル移動
度が向上し、オン抵抗を低減することができる。
チ形成方法では、トレンチを形成する際に、トレンチ内
壁に凹凸が形成されることを抑えることができるので、
ゲート酸化膜２１とトレンチ２２の内壁との間に良好な
界面を形成することができる。この結果、チャネル移動
度が向上し、オン抵抗を低減することができる。
【００１８】尚、本実施形態のトレンチゲート型ＭＯＳ
ＦＥＴの製造方法では、ｎ型ソース領域２０をエピタキ
シャル成長で形成したが、イオン注入法を用いて形成す
ることもできる。
ＦＥＴの製造方法では、ｎ型ソース領域２０をエピタキ
シャル成長で形成したが、イオン注入法を用いて形成す
ることもできる。
【００１９】また、本実施形態のトレンチゲート型ＭＯ
ＳＦＥＴの製造方法では、工程Ｓ１２，Ｓ１６，Ｓ２
０，Ｓ２２において研磨して表面を平坦化したが、その
他の一般的な方法で表面を平坦化することもできる。
ＳＦＥＴの製造方法では、工程Ｓ１２，Ｓ１６，Ｓ２
０，Ｓ２２において研磨して表面を平坦化したが、その
他の一般的な方法で表面を平坦化することもできる。
【００２０】そして、本実施形態のトレンチゲート型Ｍ
ＯＳＦＥＴの製造方法では、埋め込み層１４ａ，１４
ｂ，１４ｃをフッ酸を用いたエッチングで行なったが、
ＲＩＥ法を用いて行うこともできる。埋め込み層１４
ａ，１４ｂ，１４ｃをＲＩＥ法でエッチングするので、
半導体層をＲＩＥ法でエッチングする方法と比較する
と、トレンチ内壁に凹凸が形成されるのを抑えることが
できる。
ＯＳＦＥＴの製造方法では、埋め込み層１４ａ，１４
ｂ，１４ｃをフッ酸を用いたエッチングで行なったが、
ＲＩＥ法を用いて行うこともできる。埋め込み層１４
ａ，１４ｂ，１４ｃをＲＩＥ法でエッチングするので、
半導体層をＲＩＥ法でエッチングする方法と比較する
と、トレンチ内壁に凹凸が形成されるのを抑えることが
できる。
【００２１】また、本実施形態のトレンチゲート型ＭＯ
ＳＦＥＴの製造方法では、埋め込み層１４ａ，１４ｂ，
１４ｃが積層されたトレンチを埋める形状をなすように
形成したが、埋め込み層を単層でトレンチを全て埋める
形状に形成し、トレンチの周囲に多層構造の半導体層を
形成することもできる。尚、トレンチの周囲は単層構造
とすることもできる。
ＳＦＥＴの製造方法では、埋め込み層１４ａ，１４ｂ，
１４ｃが積層されたトレンチを埋める形状をなすように
形成したが、埋め込み層を単層でトレンチを全て埋める
形状に形成し、トレンチの周囲に多層構造の半導体層を
形成することもできる。尚、トレンチの周囲は単層構造
とすることもできる。
【００２２】そして、本実施形態のトレンチゲート型Ｍ
ＯＳＦＥＴの製造方法では、ゲート電極を埋め込むトレ
ンチの形成方法を例示したが、ゲート電極を埋め込む以
外の用途に用いられるトレンチについても用いることが
できる。
ＯＳＦＥＴの製造方法では、ゲート電極を埋め込むトレ
ンチの形成方法を例示したが、ゲート電極を埋め込む以
外の用途に用いられるトレンチについても用いることが
できる。
【００２３】また、本実施形態はトレンチゲート型ＭＯ
ＳＦＥＴの製造方法について例示したが、トレンチゲー
ト型ＭＯＳＦＥＴ以外にも、ＩＧＢＴ（Insulated Gate
Bipolar Transistor）やＭＢＳ（Metal-oxide Barrier
-controlled Schottky）整流器などの他の半導体装置に
も用いることができる。
ＳＦＥＴの製造方法について例示したが、トレンチゲー
ト型ＭＯＳＦＥＴ以外にも、ＩＧＢＴ（Insulated Gate
Bipolar Transistor）やＭＢＳ（Metal-oxide Barrier
-controlled Schottky）整流器などの他の半導体装置に
も用いることができる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法では、トレンチの少なくとも一部を埋める
形状の第１の埋め込み層を形成し、その周辺に第１の半
導体層を形成した後、第１の埋め込み層をエッチングし
て、第１の半導体層にトレンチを形成する。第１の半導
体層は、第１の埋め込み層の材料よりエッチング速度が
遅い材料からなるので、第１埋め込み層エッチング工程
においてほとんどエッチングされない。この結果、トレ
ンチ内壁に凹凸が形成されるのを抑えることができる。
置の製造方法では、トレンチの少なくとも一部を埋める
形状の第１の埋め込み層を形成し、その周辺に第１の半
導体層を形成した後、第１の埋め込み層をエッチングし
て、第１の半導体層にトレンチを形成する。第１の半導
体層は、第１の埋め込み層の材料よりエッチング速度が
遅い材料からなるので、第１埋め込み層エッチング工程
においてほとんどエッチングされない。この結果、トレ
ンチ内壁に凹凸が形成されるのを抑えることができる。
【図１】 本実施形態のトレンチゲート型ＭＯＳＦＥＴ
の製造方法においてゲート電極が埋め込まれるトレンチ
を形成するトレンチ形成工程を示す工程図である。
の製造方法においてゲート電極が埋め込まれるトレンチ
を形成するトレンチ形成工程を示す工程図である。
【図２】 工程Ｓ１０終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図３】 工程Ｓ１２終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図４】 工程Ｓ１４終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図５】 工程Ｓ１６終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図６】 工程Ｓ１８終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図７】 工程Ｓ２０終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図８】 工程Ｓ２２終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図９】 工程Ｓ２４終了後のトレンチゲート型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図１０】 トレンチゲート型ＭＯＳＦＥＴの断面図で
ある。
ある。
１２，１２ａ，１２ｂ ｎ型エピ層、１４ａ，１４ｂ，
１４ｃ 埋め込み層、１８，１８ａ，１８ｂ ｐ型エピ
層、２２ トレンチ。
１４ｃ 埋め込み層、１８，１８ａ，１８ｂ ｐ型エピ
層、２２ トレンチ。
Claims (7)
- 【請求項１】 半導体層にトレンチを備える半導体装置
の製造方法であって、 前記トレンチの少なくとも一部を埋める形状の第１の埋
め込み層を形成する第１埋め込み層形成工程と、 該第１の埋め込み層の周辺に該第１の埋め込み層の材料
よりエッチング速度が遅い材料からなる第１の半導体層
を形成する第１半導体層形成工程と、 前記第１の埋め込み層をエッチングする第１埋め込み層
エッチング工程と、を備えることを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の半導体層は、ＳｉＣを材料と
し、前記第１の埋め込み層は、ＳｉＯ2を材料とするこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第１埋め込み層エッチング工程の前
に、前記第１の埋め込み層の材料よりエッチング速度の
遅い第２の半導体層を前記第１の半導体層上に形成する
第２半導体層形成工程を備えることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１埋め込み層エッチング工程の前
に、 前記第１の埋め込み層上に、該第１の埋め込み層ととも
に前記トレンチの少なくとも一部を埋める形状をなす第
２の埋め込み層を形成する第２埋め込み層形成工程と、 該第２の埋め込み層の周辺に該第２の埋め込み層の材料
よりエッチング速度が遅い材料からなる第２の半導体層
を形成する第２半導体層形成工程と、 前記第２の埋め込み層をエッチングする第２埋め込み層
エッチング工程と、を備えることを特徴とする請求項１
又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記第２の半導体層は、ＳｉＣを材料と
し、前記第２の埋め込み層は、ＳｉＯ2を材料とするこ
とを特徴とする請求項３又は４に記載の半導体装置の製
造方法。 - 【請求項６】 前記第２の半導体層は、ＳｉＣを材料と
し、前記第２の埋め込み層は、ＳｉＯ2を材料とするこ
とを特徴とする請求項３又は４に記載の半導体装置の製
造方法。 - 【請求項７】 トレンチにゲート電極が埋め込まれたト
レンチゲート型の半導体装置を製造する方法であること
を特徴とする請求項１〜６のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225219A JP2002043572A (ja) | 2000-07-26 | 2000-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225219A JP2002043572A (ja) | 2000-07-26 | 2000-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043572A true JP2002043572A (ja) | 2002-02-08 |
Family
ID=18719034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225219A Pending JP2002043572A (ja) | 2000-07-26 | 2000-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002043572A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100357A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| US8178920B2 (en) | 2006-01-17 | 2012-05-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of forming the same |
-
2000
- 2000-07-26 JP JP2000225219A patent/JP2002043572A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100357A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| US8178920B2 (en) | 2006-01-17 | 2012-05-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of forming the same |
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